KR20190131592A - 메모리 어레이 - Google Patents

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KR20190131592A
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마틴 씨. 로버츠
산 디. 탱
프레드 디. 피쉬번
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마이크론 테크놀로지, 인크
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Abstract

메모레 어레이는 절연물의 수직 교번층들 및 메모리 셀들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들을 포함하는 트랜지스터 및 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합된다. 상기 수직 교번층들을 통해 높이 방향으로 감지 라인 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들은 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합된다. 추가 실시 예들도 개시된다.

Description

메모리 어레이
본원에 개시된 실시 예들은 메모리 어레이들에 관한 것이다.
메모리는 집적 회로의 일 유형이고, 데이터를 저장하기 위해 컴퓨터 시스템들에 사용될 수 있다. 메모리는 개별적인 메모리 셀들의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀들은 디지트 라인들(비트 라인들, 데이터 라인들 또는 감지 라인들로도 지칭될 수 있음) 및 액세스 라인들(워드 라인들로도 지칭될 수 있음)을 사용하여 기입되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있고, 액세스 라인들은 어레이의 로우들을 따라 메모리 셀들을 전도적으로 상호 연결시킬 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀들은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀들은 전력이 없는 상태에서 장시간 데이터를 저장할 수 있다. 비휘발성 메모리는 통상적으로 적어도 약 10년의 유지 시간을 갖는 메모리인 것으로 특징 지어진다. 휘발성 메모리는 소멸되고, 그에 따라 데이터 저장을 유지하기 위해 재생/재기입된다. 휘발성 메모리는 밀리초 이하의 유지 시간을 가질 수 있다. 이와는 관계없이, 메모리 셀들은 메모리를 적어도 두 개의 상이한 선택 가능한 상태로 유지 또는 저장하도록 구성된다. 이진 시스템에서, 상태들은 "0" 또는 "1" 중 어느 하나로 간주된다. 그 외 다른 시스템들에서는, 적어도 일부 개별적인 메모리 셀이 둘보다 많은 정보의 레벨 또는 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 부품의 일 유형이다. 커패시터는 전기 절연물로 분리되는 두 개의 전기 도체를 갖는다. 전계로서의 에너지는 그러한 물질 내에 정전기적으로 저장될 수 있다. 그렇게 저장된 전계는 절연체 물질의 조성에 따라 휘발성 또는 비휘발성이될 것이다. 예를 들어, 단지 SiO2를 포함하는 커패시터 절연체 물질은 휘발성이될 것이다. 비휘발성 커패시터의 일 유형은 절연물의 적어도 부분으로서 강유전물을 갖는 강유전 커패시터이다. 강유전물은 두 개의 안정한 분극 상태를 갖는 것으로 특징 지어지고 그에 의해 커패시터 및/또는 메모리 셀의 프로그램 가능한 물질을 포함할 수 있다. 강유전물의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 프로그래밍 전압의 제거 후에 유지된다(적어도 한동안). 각각의 분극 상태는 다른 하나의 분극 상태와 상이한 전하가 축적된 캐패시턴스를 갖고, 이는 이상적으로 분극 상태가 역전되는 것이 요구될 때까지 그러한 상태를 역전시키지 않고 메모리 상태를 기입(즉, 저장) 및 판독하는 데 사용될 수 있다. 덜 바람직하게는, 강유전 캐패시터들을 갖는 일부 메모리에서, 메모리 상태를 판독하는 동작이 분극을 역전시킬 수 있다. 그에 따라, 분극 상태를 결정시, 메모리 셀의 재기입을 수행하여 그 결정 직후 메모리 셀을 판독 전 상태로 만든다. 그럼에도 불구하고, 강유전 커패시터를 통합하는 메모리 셀은 이상적으로는 커패시터의 일 부분을 형성하는 강유전물의 쌍안정 특성들로 인해 비휘발성이다. 강유전물 이외의 프로그래밍 가능한 물질을 커패시터 절연체로 사용하여 커패시터들을 비휘발성이 되게 만들 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 부품의 일 유형이다. 이러한 트랜지스터들은 그 사이에 반전도성 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 그것과 얇은 게이트 절연체에 의해 분리된다. 적절한 전압을 게이트에 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나로부터 다른 하나의 영역으로 전류가 흐르게된다. 전압이 게이트에서 제거될 때, 전류는 대부분 채널 영역을 통해 흐를 수 없게된다. 전계 효과 트랜지스터들은 또한 추가 구조, 예를 들어 가역적으로 프로그래밍 가능한 전하 축적/트랩 영역들을 게이트 절연체와 전도성 게이트 사이 게이트 구성의 부분으로서 포함할 수 있다.
트랜지스터의 일 유형은 게이트 구성의 적어도 일부분(예를 들어, 게이트 절연체)이 강유전물을 포함하는 강유전 전계 효과 트랜지스터(FeFET, ferroelectric field effect transistor)이다. 전계 효과 트랜지스터들에서 강유전물의 두 상이한 상태는 트랜지스터마다 상이한 임계 전압(Vt)에 의해 또는 선택된 동작 전압마다 상이한 채널 전도도에 의해 특징 지어질 수 있다. 다시, 강유전물의 분극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있고, 그 결과 높은 채널 전도도 또는 낮은 채널 전도도 중 하나가된다. 강유전 분극 상태에 의해 유발되는 높은 전도도 및 낮은 전도도는 게이트 프로그래밍 전압의 제거 후에 유지된다(적어도 한동안). 채널의 상태는 강유전 분극을 방해하지 않는 작은 드레인 전압을 인가함으로써 판독될 수 있다. 강유전물 이외의 프로그래밍 가능한 물질을 게이트 절연체로 사용하여 트랜지스터를 비휘발성이 되게 만들 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 기판 단편의 도식적인 단면도이다.
도 2는 도 1에서의 라인 2-2를 통해 취해진, 도 1보다 더 작은 축척의 단면도이다.
도 3은 도 1에서의 라인 3-3를 통해 취해진 단면도이고, 도 2와 동일한 더 작은 축척이다.
도 4는 도 2 및 도 3에서의 라인 4-4를 통해 취해진, 도 2보다 더 작은 축척의 단면도이다.
도 5는 도 2 및 도 3에서의 라인 5-5를 통해 취해진 단면도이고, 도 4와 동일한 더 작은 축척이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 어레이를 포함하는 다른 기판 단편의 도식적인 단면도이고, 도 11 및 도 12에서의 라인 10-10을 통해 취해진다.
도 11은 도 10에서의 라인 11-11을 통해 취해진 단면도이고, 도 10보다 더 큰 축척이다.
도 12는 도 10에서의 라인 12-12를 통해 취해진 단면도이고, 도 11과 동일한 더 큰 축척이다.
도 13은 도 1 내지 도 5에 의해 도시된 기판 이전 기판의 도식적인 사시도이고, 도 14에서의 라인 13-13을 통해 취해진다.
도 14는 도 13에서의 라인 14-14를 통해 취해진 단면도이고, 도 13보다 더 큰 축척이다.
도 15는 도 13에 의해 도시된 기판에 후속한 처리 단계에서의 도 13 기판의 단면도이고, 도 16에서의 라인 15-15를 통해 취해진다.
도 16은 도 15에서의 라인 16-16을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 17은 도 15에 의해 도시된 기판에 후속한 처리 단계에서의 도 15 기판의 단면도이고, 도 18에서의 라인 17-17을 통해 취해진다.
도 18은 도 17에서의 라인 18-18을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 19는 도 17에 의해 도시된 기판에 후속한 처리 단계에서의 도 17 기판의 단면도이고, 도 20에서의 라인 19-19를 통해 취해진다.
도 20은 도 19에서의 라인 20-20을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 21은 도 19에 의해 도시된 기판에 후속한 처리 단계에서의 도 19 기판의 단면도이고, 도 22에서의 라인 21-21을 통해 취해진다.
도 22는 도 21에서의 라인 22-22를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 23은 도 21에 의해 도시된 기판에 후속한 처리 단계에서의 도 21 기판의 단면도이고, 도 24에서의 라인 23-23을 통해 취해진다.
도 24는 도 23에서의 라인 24-24를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 25는 도 23에 의해 도시된 기판에 후속한 처리 단계에서의 도 23 기판의 단면도이고, 도 26에서의 라인 25-25를 통해 취해진다.
도 26은 도 25에서의 라인 26-26을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 27은 도 25에 의해 도시된 기판에 후속한 처리 단계에서의 도 25 기판의 단면도이고, 도 28에서의 라인 27-27을 통해 취해진다.
도 28은 도 27에서의 라인 28-28을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 29는 도 28에 의해 도시된 기판에 후속한 처리 단계에서의 도 28에 도시된 기판의 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 30은 도 29에 의해 도시된 기판에 후속한 처리 단계에서의 도 29 기판의 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 31은 도 30에 의해 도시된 기판에 후속한 처리 단계에서의 도 30에 도시된 기판의 단면도이고, 도 32에서의 라인 31-31을 통해 취해지며, 도 13과 동일한 축척이다.
도 32는 도 31에서의 라인 32-32를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 33은 도 31에 의해 도시된 기판에 후속한 처리 단계에서의 도 31 기판의 단면도이고, 도 34에서의 라인 33-33을 통해 취해진다.
도 34는 도 33에서의 라인 34-34를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 35는 도 33에 의해 도시된 기판에 후속한 처리 단계에서의 도 33 기판의 단면도이고, 도 36에서의 라인 35-35를 통해 취해진다.
도 36은 도 35에서의 라인 36-36을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 37은 도 35에 의해 도시된 기판에 후속한 처리 단계에서의 도 35 기판의 단면도이고, 도 38에서의 라인 37-37을 통해 취해진다.
도 38은 도 37에서의 라인 38-38을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 39는 도 37에 의해 도시된 기판에 후속한 처리 단계에서의 도 37 기판의 단면도이고, 도 40에서의 라인 39-39를 통해 취해진다.
도 40은 도 39에서의 라인 40-40을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 41은 도 39에 의해 도시된 기판에 후속한 처리 단계에서의 도 39 기판의 단면도이고, 도 42에서의 라인 41-41을 통해 취해진다.
도 42는 도 41에서의 라인 42-42를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 43은 도 41에 의해 도시된 기판에 후속한 처리 단계에서의 도 41 기판의 단면도이고, 도 44에서의 라인 43-43을 통해 취해진다.
도 44는 도 43에서의 라인 44-44를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 45는 도 43에 의해 도시된 기판에 후속한 처리 단계에서의 도 43 기판의 단면도이고, 도 46에서의 라인 45-45를 통해 취해진다.
도 46은 도 45에서의 라인 46-46을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 47은 도 45에 의해 도시된 기판에 후속한 처리 단계에서의 도 45 기판의 단면도이고, 도 48에서의 라인 47-47을 통해 취해진다.
도 48은 도 47에서의 라인 48-48를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 49는 도 47에 의해 도시된 기판에 후속한 처리 단계에서의 도 47 기판의 단면도이고, 도 50에서의 라인 49-49를 통해 취해진다.
도 50은 도 49에서의 라인 50-50을 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
도 51은 도 49에 의해 도시된 기판에 후속한 처리 단계에서의 도 49 기판의 단면도이고, 도 52에서의 라인 51-51을 통해 취해진다.
도 52는 도 51에서의 라인 52-52를 통해 취해진 단면도이고, 도 14와 동일한 더 큰 축척이다.
본 발명의 실시 예들은 메모리 어레이들을 포함한다. 제1 예시적인 실시 예가 도 1 내지 도 5에 도시되고 그것들을 참조하여 설명된다. 그러한 실시 예는 베이스 기판(11)에 관해 제조된 메모리 어레이(10)를 포함하는 기판 구조 또는 구성(8)을 포함한다. 기판(11)은 전도성/도체/전도(즉, 본원에서 전기적으로), 반전도성/반도체/반전도 그리고 절연성/절연체/절연(즉, 본원에서 전기적으로) 물질들 중 임의의 하나 이상을 포함할 수 있다. 베이스 기판(11) 위에 높이 방향으로 다양한 물질이 형성되었다. 물질들은 도 1 내지 도 5에 도시된 물질들의 한쪽에, 높이 방향으로 안쪽에 또는 높이 방향으로 바깥쪽에 있을 수 있다. 예를 들어, 집적 회로의 그 외 다른 부분적으로 또는 완전히 제조된 구성요소들이 베이스 기판(11) 위, 주위 또는 내 어딘가에 제공될 수 있다. 메모리 어레이 내 구성요소들을 동작시키기 위한 제어 및/또는 그 외 다른 주변 회로가 또한 제조될 수 있고, 이는 메모리 어레이 또는 서브 어레이 내에 완전히 또는 부분적으로 있을 수도 그렇지 않을 수도 있다. 나아가, 다수의 서브 어레이가 또한 제조되고 독립적으로, 동시에 또는 서로에 관해 그 외 다르게 동작될 수 있다. 본 문서에서 사용될 때, "서브 어레이"는 또한 어레이로 간주될 수도 있다.
구성(8)은 각각, 절연물(16)(예를 들어, 200 암스트롱 내지 500 암스트롱 두께로 증착된 탄소 도핑된 실리콘 질화물[2 내지 10 원자 퍼센트 탄소], 실리콘 질화물 및/또는 도핑되거나 도핑되지 않은 실리콘 이산화물을 포함하거나, 그러한 물질로 필수적으로 구성되거나 또는 그러한 물질로 구성됨) 및 메모리 셀들(19)의 수직 교번층들(12 및 14)을 포함한다. 명확성을 위해 단지 세 개의 메모리 셀 외곽선(19)이 도 1에 도시되지만, 세 개의 완전한 그리고 세 개의 부분적인 메모리 셀이 도 1에 보인다. 유사하게, 단지 여섯 개의 메모리 셀 외곽선(19)이 도 2 및 도 3에 도시되지만, 더 많은 메모리 셀이 도 2 및 도 3에 보인다. 메모리 셀 층들(14)은 절연물 층들(12)의 두께와 동일하거나 상이한 두께를 가질 수 있으며, 상이한 그리고 더 큰 두께가 도시된다(예를 들어, 500 암스트롱 내지 2,000 암스트롱). 구성(8)은 일곱 개의 수직 교번층(12 및 14)을 갖는 것으로 도시되지만, 더 적거나 더 많이(예를 들어, 수십, 수백 등) 형성될 수 있다. 그에 따라, 더 많은 층(12 및 14)이 도시된 층들 아래에 그리고 베이스 기판(11) 위에 있을 수 있고/거나 더 많은 층(12 및 14)이 도시된 층들 위에 있을 수 있다.
메모리 셀들(19)은 개별적으로 트랜지스터(25) 및 커패시터(34)를 포함한다. 트랜지스터(25)는 채널 영역(24)(예를 들어, 본질적으로는 전도성이 아니나, 폴리실리콘과 같은 도핑된 반도체 물질)을 사이에 갖는 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22)(예를 들어, 각각에 대해 폴리실리콘과 같은 전도성이 도핑된 반도체 물질)을 포함한다. 일부 실시 예에서는(도시되지 않았으나), 채널 영역(24)과 소스/드레인 영역들(20 및 22) 중 하나 또는 양자 사이에 전도성이 도핑된 반도체 영역 및/또는 전기적으로 반전도성인 영역(예를 들어, LDD 및/또는 할로 영역들)이 있을 수 있다.
채널 영역(24)에 동작 가능하게 근접하게는 게이트(26 또는 27)(예를 들어, 금속 원소, 두 개 이상의 원소의 혼합물 또는 합금, 전도성 금속 화합물들 및 전도성이 도핑된 반전도성 물질들 중 하나 이상)가 있다. 구체적으로, 도시된 예에서는, 게이트(26/27)과 채널 영역(24) 사이에 게이트 절연체 물질(28)(예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물, 그 외 다른 고 k 절연체 물질 및/또는 강유전물)이 있다. 일 실시예에서 그리고 도시된 바와 같이, 개별적인 메모리 셀 층들(14)은 게이트(26) 및 다른 게이트(27)를 포함하며, 그러한 게이트들 중 하나(예를 들어, 게이트(26))는 해당 개별적인 메모리 셀 층(14)에서 다른 하나(예를 들어, 게이트(27)) 바로 위에 있다. 채널 영역(24)의 적어도 일 부분은 제1 소스/드레인 영역(20) 및 제2 소스/드레인 영역(22) 사이 그 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 도시된 예시적인 실시 예에서는, 채널 영역(24)의 전부가 그것을 통한 수평 전류 흐름에 대해 수평으로 배향된다. 이에 상관없이, 게이트(26 및/또는 27)에 적절한 전압이 인가될 때, 게이트 절연체 물질(28)에 근접한 채널 영역(24) 내에는 전류가 소스/드레인 영역들(20과 22) 사이에서 흐를 수 있도록 전도성 채널이 형성될 수 있다.
일 실시예에서 그리고 도시된 바와 같이, 채널 영역(24)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(annulus)(40)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 게이트(26)는 직선 수평 단면(예를 들어, 도 2에 의해 도시된 단면)에서 애뉼러스(44)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제1 소스/드레인 영역(20)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(41)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 제2 소스/드레인 영역(22)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(42)를 포함한다.
게이트들(26 및 27) 중 하나 또는 양자는 로우 또는 컬럼을 따라 다수의 트랜지스터를 상호 연결시키는 액세스 라인(예를 들어, 두 개의 액세스 라인(90x 및 90y)이 도시됨)의 부분일 수 있다. 이에 상관없이, 게이트들(26 및 27) 양자를 포함하는 일 실시 예에서, 그러한 게이트들은 서로 직접 전기적으로 결합된다. 예들로서, 그리고 단지 예들로, 어레이(10)의 일 단부에 또는 일 부분으로서 하나 이상의 계단 영역들(15)(도 2, 도 3 및 도 5에는 하나가 도시됨)이 제공될 수 있다. 도시된 바와 같은 계단 영역(15)은 개별적인 메모리 셀 층들(14)에서 수직적으로 적층된 게이트들(26 및 27)을 함께 직접 전기적으로 결합시키는 전도성 비아(97)(예를 들어, 금속 물질)를 안에 개별적으로 갖는 서로 엇갈리는 접촉 개구들(96)을 포함한다. 전도성 비아들(97)은 각각의 메모리 셀 층(14)에서 게이트 라인 쌍들(26, 27)에 별개로 액세스하기 위해 각각의 전도성 제어 및/또는 액세스 라인(도시되지 않음)과 연결될 수 있다.
커패시터(34)는 커패시터 절연체(50)(예를 들어, 실리콘 이산화물, 실리콘 질화물, 하프늄 산화물, 그 외 다른 고 k 절연체 물질 및/또는 강유전물)를 사이에 갖는 제1 전극(46) 및 제2 전극(48)(예를 들어, 각각에 대해 전도성이 도핑된 반전도성 물질 및/또는 금속 물질)을 포함한다. 도 3에서 제2 커패시터 전극 물질(48) 및 커패시터 절연체(50)는 축척으로 인해 별개로 구별될 수 없다. 제1 전극(46)은 제1 소스/드레인 영역(20)에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 어레이(10)에서의 다수의 커패시터(34)의 제2 커패시터 전극들(48)은 서로 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시 예에서, 어레이(10)에서의 모든 커패시터의 그러한 모든 제2 커패시터 전극은 서로 전기적으로 결합, 일 실시 예에서는 서로 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 제2 전극(48)은 직선 수직 단면(예를 들어, 도 1에 의해 도시된 단면)에서 제1 전극(46) 바로 위 그리고 바로 아래 둘 다에 있다. 일 실시예에서 그리고 도시된 바와 같이, 제1 전극(46)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(45)를 포함하고, 일 실시예에서 제2 전극(48)은 직선 수평 단면(예를 들어, 도 3에 의해 도시된 단면)에서 애뉼러스(53)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 하나의 게이트(26 또는 27)(예를 들어, 26)는 직선 수직 단면(예를 들어, 도 1에 의해 도시된 단면)에서 커패시터(34) 바로 위에 길이 방향으로 연장되고, 일 실시예에서 다른 하나의 게이트(26 또는 27)(예를 들어, 27)는 직선 수직 단면(예를 들어, 도 1에 의해 도시된 단면)에서 커패시터(34) 바로 아래에 길이 방향으로 연장된다.
일 실시 예에서, 커패시터 전극 구조체(52)(예를 들어, 고형 또는 중공 필라, 고형 또는 중공 벽 등)는 수직 교번층들(12 및 14)을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들(14)에 있는 개별적인 커패시터들(34)의 개별적인 제2 전극들(48)이 높이 방향으로 연장되는 커패시터 전극 구조체(52)에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 커패시터 전극 구조체(52)에 대한 예시적인 물질들은 금속 물질들 및 전도성이 도핑된 반도체 물질이다. 일 실시예에서 그리고 도시된 바와 같이, 커패시터 전극 구조체(52)는 수직으로 또는 수직의 10° 내에 연장된다. 일 실시예에서 그리고 도시된 바와 같이, 커패시터 전극 구조체(52)는 수평 길이 방향으로 연신되고 개별적인 제2 커패시터를 함께 직접 전기적으로 결합시키는 높이 방향으로 연장되는 벽(55)을 포함한다. 일 실시 예에서, 그러한 것은 단지 예로서, 어레이에서의 상이한 메모리 셀 층들(14)에 있는 다수의 커패시터(34)의 제1 커패시터 전극들(48)이 서로 어떻게 전기적으로 결합될 수 있는지에 대한 일례이다. 일 실시 예에서, 커패시터 전극 구조체(52)는 수직 교번층들(12 및 14) 위 또는 아래에 있는(위에 있는 것으로 도시됨) 수평으로 연신되는 커패시터 전극 구성(29)(예를 들어, 라인 또는 플레이트)에 직접 전기적으로 결합된다. 구성(들)(29)은 일 실시 예에서, 어레이 내 모든 제2 전극(48)을 함께 직접 전기적으로 결합시킬 수 있다.
상이한 메모리 셀 층들에 있는 개별적인 트랜스터들의 다수의 제2 소스/드레인 영역에 감지 라인이 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)(예를 들어, 고형 또는 중공 필라, 고형 또는 중공 벽 등)는 수직 교번층들(12 및 14)을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들(14)에 있는 개별적인 트랜지스터들(25)의 개별적인 제2 소스/드레인 영역들(22)이 그것에 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 수직으로 또는 수직의 10° 내에 연장된다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 필라(59)를 포함한다. 일 실시예에서 그리고 도시된 바와 같이, 감지 라인 구조체(56)는 주변의 전도성이 도핑된 반전도성 물질(58)(예를 들어, 폴리실리콘) 및 중앙의 금속 물질 코더(60)(예를 들어, 타이타늄 질화물 및/또는 텅스텐)을 포함한다. 일 실시 예에서, 감지 라인 구조체(56)는 수직 교번층들(12 및 14) 위 또는 아래에 있는(아래에 있는 것으로 도시됨) 수평적 길이 방향으로 연신되는 감지 라인(57)에 직접 전기적으로 결합된다.
예시적인 절연체 물질(47)(예를 들어, 실리콘 질화물) 및 절연체 물질(49)(예를 들어, 실리콘 이산화물)이 메모리 셀 층들(14)의 서브 층들에서 적절한 분리를 위해 도시된 바와 같이 제공될 수 있다.
메모리 어레이(10)의 대안적인 실시 예 구성(8a)이 도 6에 도시되어 있다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "a"로 표시된다. 명확성을 위해 단지 하나의 층(14a) 및 두 개의 층(12)이 도시되어 있다. 트랜지스터(25a)의 채널 영역은 직선 수직 단면(예를 들어, 도 1에 의해 도시된 단면)에서 서로 떨어져 높이 방향으로 이격되는 두 개의 채널 영역 세그먼트(24a)를 포함한다. 그러한 일 실시 예에서, 그러한 두 개의 채널 영역 세그먼트(24a)는 서로 직접 전기적으로 결합되고, 도시된 바와 같은 그러한 일 실시 예에서는 제1 소스/드레인 영역(20a)에 의해 그렇게 결합된다. 일 실시예에서 그리고 도시된 바와 같이, 커패시터(34a)의 제2 전극(48a)은 임의의 직선 수직 단면에서 제1 전극(46a) 바로 위 그리고 바로 아래 둘 다에 있지는 않다. 일 실시예에서 그리고 도시된 바와 같이, 제1 전극(46a)은 직선 수직 단면(예를 들어, 도 1에 의해 도시된 단면)에서 제2 전극(48a) 바로 위 그리고 바로 아래 둘 다에 있다. 그 외 다른 실시 예들에 대하여 본원에 도시되고/거나 설명된 바와 같은 임의의 그 외 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
도 7은 메모리 어레이(10)의 다른 예시적인 대안적인 실시 예 구성(8b)을 도시하며, 개별적인 메모리 셀들이 트랜지스터(25b) 및 커패시터(34b)를 포함한다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "b"로 표시된다. 다시, 단지 하나의 층(14b) 및 두 개의 층(12)이 도시되어 있다. 트랜지스터(25b)는 채널 영역(24)과 연관된 단지 하나의 게이트(26)만(예를 들어, 추가 게이트(27) 없이)을 포함한다. 그러한 것은 채널 영역(24) 위에 있는 것으로 도시되지만, 그러한 것은 대안적으로 그 아래에 있을 수도 있다. 그에 따라, 커패시터(34b)는 단면에 있는 것으로 고려될 수 있는 반면 커패시터(34 및 34a)는 적어도 양면(예를 들어, 커패시터 전극(48, 48a)에 대하여 상하면)에 있는 것으로 고려될 수 있다. 그 외 다른 실시 예들에 대하여 본원에 도시되고/거나 설명된 바와 같은 임의의 그 외 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
일 실시 예에서, 개별적인 메모리 셀 층들은 해당 개별적인 메모리 셀 층에서 서로 바로 위 그리고 바로 아래에 있는 2개의 메모리 셀들을 갖지 않는다. 예를 들어, 그리고 단지 예로서, 도 1 내지 도 7에 대하여 상술된 실시 예들은 그러한 예시적인 실시 예들을 도시한다. 대안적으로, 그리고 단지 예로서, 개별적인 메모리 셀 층들은 메모리 셀들의 해당 개별적인 층에서 하나의 메모리 셀이 다른 하나의 메모리 셀 바로 위에 있는 2개의 메모리 셀들을 포함할 수 있다. 그러한 제1 예시적인 실시 예가 도 8 및 메모리 어레이(10)의 구성(8c)에 대하여 도시 및 설명된다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "c"로 표시된다. 다시, 단지 하나의 층(14c) 및 두 개의 층(12)이 도시되어 있다.
단일 층(14c)에서의 개별적인 메모리 셀들(19)은 트랜지스터(25c) 및 커패시터(34c)를 포함하는 것을 도시되어 있다. 메모리 셀들(19) 중 하나는 예시적인 실시 예에 도시된 바와 같이 개별적인 층(14c)에서 다른 메모리 셀(19) 위에 있다. 도시된 바와 같은 일 실시 예에서, 각각의 커패시터(34c)는 커패시터 전극 구조체(52)로 연장되거나 그것의 부분인 커패시터 전극(48c)을 공유한다. 도시된 상이한 트랜지스터들(25c)의 제2 소스/드레인 영역들(22)은 예를 들어 감지 라인 구조체(56)의 부분으로서 전도성 물질들(58 및 60)에 의해 도시된 바와 같이 서로 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합될 수 있다. 각각의 트랜지스터(25c)의 제1 소스/드레인 영역들(20)은 서로 직접 전기적으로 결합되지 않고, 각각의 제1 커패시터 전극들(46c)과 전기적으로 결합, 일 실시 예에서는 직접 전기적으로 결합된다. 그에 의해, 단일 메모리 셀 층(14c) 내에 두 개의 수직으로 적층된 메모리 셀(19)(하나가 다른 하나의 바로 위에)이 형성된다. 트랜지스터 게이트들(26 및 27)은 일 실시 예에서, 서로 직접 전기적으로 결합되지 않으며 이는 개별적인 메모리 셀 층(14c) 내에서 서로 위아래에 있는 상이한 트랜지스터들(25c)에 대하여 양호한 별개의 액세스/제어를 가능하게 할 수 있다. 그 외 다른 실시 예들에 대하여 본원에 도시되고/거나 설명된 바와 같은 임의의 그 외 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
그러한 제2 예시적인 실시 예가 도 9 및 메모리 어레이(10)의 구성(8d)에 대하여 도시 및 설명된다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "d"로 표시된다. 다시, 단지 하나의 층(14d) 및 두 개의 층(12)이 도시되어 있다. 예시적인 구성(8d)은 구성(8c)과 매우 유사하며, 각각의 메모리 셀(19)이 트랜지스터(25d) 및 커패시터(34c)를 갖는다. 트랜지스터(25d)는 감지 라인 구조체(56) 한쪽에 그것을 따라 높이 방향으로 서로 일체로 연결되는 제2 소스/드레인 영역들(22d)을 갖는다는 점에서 트랜지스터(25c)와 상이하다. 그럼에도 불구하고, 개별적인 메모리 셀 층들(14d)은 그러한 것들 중 하나가 메모리 셀들의 해당 개별적인 층에서 다른 하나 바로 위에 있는 메모리 셀들(19)의 둘을 포함한다.
게이트들(26 및 27) 양자를 포함하는 일 실시 예에서, 그러한 게이트들은 서로 직접 결합되지 않는다. 예를 들어, 그러한 실시 예가 도 10 내지 12 및 메모리 어레이의 구성(8e)에 대하여 도시 및 설명된다. 적절할 경우, 상술된 실시 예들과 같은 부호들이 사용되었으며, 몇몇 구성 차이는 접미사 "e"로 표시된다. 계단 영역(15e)은 개별적인 메모리 셀 층들(14)에서 상이한 개별적인 게이트들(26 및 27)로 별개로 연장됨으로써, 개별적인 메모리 셀 층들(14)에서 게이트들(26 및 27)을 함께 직접 결합시키지 않는 전도성 비아(97e)를 안에 개별적으로 갖는 서로 엇갈리는 접촉 개구들(96e)을 포함한다.
상기한 예시적인 구조들은 임의의 기존 또는 아직 개발중인 기술들에 의해 제조될 수 있다. 도 1 내지 도 5에 의해 도시된 실시 예를 제조하는 하나의 예시적인 기술이 도 13 내지 도 52를 참조하여 설명된다. 이전 구성(들), 영역들 및 그것들의 같은/이전 물질들에 대하여 상술된 실시 예들과 같은 부호들이 사용되었다.
도 13 및 도 14는 도 1 내지 도 5의 구성 또는 스택 이전의 것의 예시적인 부분을 도시한다. 해당 기술분야에서의 통상의 기술자는 계속되는 설명에 따라, 특정 물질들이 예시적인 방법에서 그 외 다른 물질에 관해 선택적으로 에칭될 것임을 인식하여 임의의 적절한 상이한 물질들의 조합들을 선택할 수 있다. 예들로서, 그리고 상술된 것들과 일치하여, 절연성 물질 층들(12)에 대한 예시적인 물질(16)은 탄소가 도핑된 실리콘 질화물(2 내지 10 원자 퍼센트 탄소)이다. 절연물(16)의 예시적인 두께는 200 내지 500 암스트롱이다. 구성(8)은 물질들 또는 층들(26, 47, 49, 47 및 27)(위에서 아래로)의 스택을 포함하고, 이들 각각은 메모리 셀 층들(14)이될 것 내의 서브 층인 것으로 고려될 수 있다. 물질들(26, 47 및 27)의 각각에 대한 예시적인 두께는 100 내지 400 암스트롱이며, 예시적인 게이트 물질들(26 및 27)은 n+ 전도성이 도핑된 폴리실리콘이다. 예시적인 절연체 물질(47)은 실리콘 질화물이다. 물질들(26 및/또는 27)은 희성이고(sacrificial) 전도성이 도핑된 반전도성 금속 및/또는 금속 물질로 대체될 수 있다. 예시적인 절연체 물질(49)은 실리콘 질화물이며, 예시적인 두께는 300 내지 600 암스트롱이다. 구성(8)은 개별적인 메모리 셀 층들(14)에서의 개별적인 게이트 물질들(26 및 27)이 계속되는 논의로부터 분명해질 바와 같이 후속하여 위쪽이 노출될 수 있는 소위 "계단들"의 최상측 표면들을 형성하는 계단 영역(15)을 형성하도록 패터닝될 수 있다. 계단 영역(15)에서의 계단들 위에는 예시적인 실리콘-이산화물-절연체 물질(49)이 있다.
도 15 및 도 16을 참조하면, 서로 오프셋되거나 엇갈린 방식으로 도시된 물질들의 스택에 그리고 그것들을 통해 개구들(33)이 형성되어 있다. 예시적인 개구들(33)의 중심들은 감지 라인 구조체들(56)(도시되지 않음) 및 애뉼러스들(40, 41, 42 및 44)(도시되지 않음)의 중심들이될 것에 관한 중심에 놓인다.
도 17 및 도 18을 참조하면, 도 15 및 도 16의 기판 구성(8)은 적절하게 에칭 처리되었으며 이에 의해 물질(49)이 메모리 셀 층들(14) 내 개구들(33)을 넓히는 데 유효한 그 외 다른 도시된 물질들에 관해 선택적으로 측 방향으로/방사 방향으로 에칭되었다. 상기한 예시적인 물질들에 대하여, 예시적인 에칭 화학 물질은 희석 HF이다. 예시적인 최상측 실리콘 질화물 절연체 층(47)은 계단 영역(15)에서 그 아래 예시적인 실리콘-이산화물-절연체 물질(49)이 에칭되지 않게 보호한다.
도 19 및 도 20을 참조하면, 제2 커패시터 전극 물질(48)(예를 들어, 30 내지 60 암스트롱의 타이타늄 질화물), 커패시터 절연체(50)/게이트 절연체(28)(예를 들어, 30 내지 60 암스트롱의 실리콘 이산화물 및/또는 고 k 절연체) 그리고 제1 커패시터 전극 물질(46)-제1 소스/드레인 물질(20)(예를 들어, 50 내지 100 암스트롱의 전도성이 도핑된 폴리실리콘이 도시된 바와 같이 증착되었다. 제2 커패시터 전극 물질(48) 및 커패시터 절연체(50)/게이터 절연체(28)는 축척으로 인해, 도 19에서도, 후속하여 대응하는 홀수 도면들에서도 별개로 구별될 수 없다. 절연체 물질(50/28)은 고밀화를 위해 그것의 증착 직후 제자리에서 증기 발생 처리되는 실리콘 이산화물일 수 있다(예를 들어, 650℃ 내지 1000℃, 기압 또는 부압에서, 그리고 O2 및 H2의 존재 하에서). 물질(46/20)은 개구들(33)의 측 방향으로 넓혀진 부분들을 채우기에 충분하게, 그러나 이상적으로 그러한 개구들의 더 좁은 부분의 중심 부분을 채우기에는 충분하지 않게 증착되었다.
도 21 및 도 22를 참조하면, 물질(46/20)은 완성된 제1 커패시터 전극(46) 및 제1 소스/드레인 영역(20)(그리고 각각, 대응하는 애뉼러스들(45 및 41))을 형성하기 위해 도시된 바와 같이 에칭되었다. 언급된 물질들에 대해 예시적인 도시된 선택적 에칭을 수행하기 위한 예시적인 에칭 화학 물질은 테트라-메틸암모늄 수산화물(TMAH)이다.
도 23 및 도 24를 참조하면, 고유한 또는 적절하게 도핑된 채널 물질 실리콘(24)을 증착하고 후속하여 도시된 바와 같이 다시 에칭하여 채널 길이(예를 들어, 200 암스트롱)를 셋팅하고 채널 애뉼러스들(40)을 획정하였다. 언급된 물질들에 대한 예시적인 에칭 화학 물질은 TMAH이다.
도 25 및 도 26을 참조하면, 도 23 및 도 24에 도시된 채널 물질(24)의 에칭에 의해, 그 다음 개구들(33)의 주요 부분에서 그러한 것을 제거하기 위한 그것의 선택적 에칭(예를 들어, 희석 HF)에 의해 형성된 도시된 리세스들/갭들을 채우는 데 유효하게 더 많은 실리콘-이산화물-절연체 물질(49)이 증착되었다.
도 27 및 도 28을 참조하면, 절연체 물질(50/28)이 에칭된 다음, 타이타늄 질화물 제2 커패시터 전극 물질(48)의 에칭에 의해, 개구들(33)의 주요 부분 내에서 그러한 것을 제거했다. 예시적인 에칭 화학 물질들은 각각, 희석 HF 및 히드로겐 과산화물 및 황산의 조합을 포함한다. 그 후, 예시적인 실리콘 질화물 절연체 물질(47)이 적절하게 에칭(예를 들어, 고온 인산을 사용하여)되어 도시된 바와 같이 메모리 셀 층들(14) 내 최상측 층(47) 그리고 측 방향으로 리세스 물질(47)을 제거했다. 이에 의해, 또한 실리콘 질화물 절연체 재료(47)가 메모리 셀 층(14)에서 제거된 제2 커패시터 전극 재료(48)의 최상부 및 최상부 표면을 노출시킨다.
도 29를 참조하면, 예시된 질화 티타늄 물질(48)은 도시된 바와 같이 측면/방사상으로 리 세스하고 절연체 물질(50/28)과 실리콘 질화물(47)의 방사상 내부 단부들(개구들(33)에 관한)에서의 예시적인 실리콘 질화물(47) 사이에 상승 갭/리 세스를 형성하기에 충분한 선택적 에칭(예를 들어, 황산 및 과산화수소를 사용)을 거쳤다.
도 30을 참조하면, 절연체 재료(49)는 도 29에 도시된 에칭에 의해 형성된 높이 갭/리 세스 내에 형성되었다. 도 30의 구성을 생성하기위한 예시적인 기술은 예시된 이산화 규소 절연체 재료(49)의 컨포멀 증착(conformal deposition)에 이어, 도시된 갭/리 세스 내에 수용되는 경우를 제외하고 이를 제거하기 위해 에칭 백(예를 들어, 묽은 HF를 사용)이다.
도 31 및 도 32를 참조하면,보다 예시적인 n+ 전도성이 도핑된 폴리실리콘 게이트 재료(26, 27)는 도 30에 도시된 나머지 갭/리 세스를 채우기 위해 증착되고, 이어서 재료(26, 27)(예를 들어, TMAH를 사용하여)를 도시된 바와 같이 측면 리세스로 선택적 에칭한다.
도 33 및 34를 참조하면, 예시적인 실리콘 질화물 절연체 재료(47)는 도 31 및 도 32에 도시된 에칭에 의해 형성된 갭을 채우기 위해 증착된 다음, 개구부(33)의 주요 부분 내에 존재하는 것을 제거하기 위해 선택적으로 에칭(예를 들어, 뜨거운 인산을 사용)한다.
도 35 및 도 36을 참조하면, 이산화 규소 절연체 재료(49)의 예는 도 25 및 도 26(도 35 및도 36에 도시되지 않음)에 대하여 전술한 바와 같이 형성되었던 예시적인 실리콘-이산화물-절연체 물질(49)이 선택적 에칭(예를 들어, HF)에 의해 제거되었다. 이러한 에칭에 의해, 계단 영역(15)의 일부 이산화 규소 절연체 재료(49)도 에칭될 수 있다(도시되지 않음). 대안 적으로, 도 14에 도시된 최상부 질화규소 절연체 재료(47)(도시되지 않음)는 초기에 충분히 두꺼워서 도 27 및 도 28에 도시된 처리에서 모든 재료가 제거되지 않을 수 있어 도 25 및 도 26에 도시된 바와 같이 형성되었던 재료(49)를 제거하는 동안 일부가 남아 있고(도시되지 않음) 계단 영역-실리콘-산화물 재료(49)를 보호하게된다.
도 37 및 도 38을 참조하면, 제 2 소스/드레인 영역 재료(22)/재료(58)는 도 35 및 도 36에 도시된 바와 같이 재료(49)를 제거함으로써 형성된 간극을 채우기에 충분한 것으로 도시되어있다. 이어서, 금속 재료(60)가 도시된 바와 같이 증착 및 평탄화 및/또는 에칭되어 감지 라인 구조(56)를 형성한다. 재료(58, 60)의 최상부 부분은 도시된 바와 같이 제거되었고, 이에 의해 형성된 개구는 절연체 재료(49)로 막혔다.
도 39 및 도 40을 참조하면, 트렌치(89)가 도시된 바와 같이(예컨대, 피치 곱셈을 갖거나 갖지 않는 리소그래피 및 감산 에칭을 사용하여) 형성되었다. 이는 액세스 라인(90x 및 90y)(종료되지 않음)의 종 방향 윤곽이 형성될 수 있게 하고, 계속 논의되는 바와 같이 커패시터 전극 구조물(52)(도시되지 않음)의 형성을 효과적으로 가능하게 한다.
도 41 및 도 42를 참조하면, 예시적인 폴리 실리콘 재료(26, 27)는(예를 들어, TMAH를 사용하여) 도시된 바와 같이 선택적으로 에칭되어, 액세스 라인(90x 및 90y)의 종 방향 윤곽을 형성한다.
도 43 및 도 44를 참조하면, 예시적인 실리콘 질화물 절연체 재료(47)는 도 41 및 도 42에 도시된 에칭에 의해 형성된 갭/리 세스를 막기 위해 사용된 다음, 그러한 재료(47)는 트렌치(89)의 주요 부분으로부터 제거되었다.
도 45 및 도 46을 참조하면, 예시적인 이산화 규소 절연체 재료(49)는 도시된 바와 같이 제 2 커패시터 전극 재료(48)의 단부를 노출시키기에 충분한 측 방향으로(예를 들어, HF를 사용하여) 에칭되었다.
도 47 및 도 48을 참조하면, 트렌치(89) 및 도 45 및 도 46에 도시된 에칭에 의해 형성된 갭/리세스를 채우도록 추가의 제 2 커패시터 전극 재료(48)가 증착되어, 커패시터-전극 구조물(52)의 형성이 완료된다. 수평 연장된 커패시터-전극 구조물(29)은이 시점에서(예를 들어, 커패시터-전극 구조물(52)의 재료(48)의 감산 패터닝에 의해) 제조될 수 있다.
도 49 및 도 50을 참조하면, 접촉 영역(96)은 계단 영역(15)에 형성되어 개별 메모리 셀 계층(14) 내에서 전도성 게이트 재료(26, 27)를 상향 노출 및 중첩시킨다.
도 51 및 도 52를 참조하면, 접촉 개구(96)가 전도성 물질로 채워져 있으며, 이어서 전도성 비아(97)를 형성하도록 평탄화되었다.
결론
일부 실시 예에서, 메모레 어레이는 절연물 및 메모리 셀들의 수직 교번층들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합된다. 상기 수직 교번층들을 통해 높이 방향으로 감지 라인 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들은 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합된다.
일부 실시 예에서, 메모레 어레이는 절연물 및 메모리 셀들의 수직 교번층들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 수직 교번층들을 통해 높이 방향으로 커패시터 전극 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들은 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합된다. 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 전기적으로 감지 라인이 결합된다.
일부 실시 예에서, 메모레 어레이는 절연물 및 메모리 셀들의 수직 교번층들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 수직 교번층들을 통해 높이 방향으로 감지 라인 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들은 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합된다. 상기 수직 교번층들을 통해 높이 방향으로 커패시터 전극 구조체가 연장된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들은 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합된다.
일부 실시 예에서, 메모레 어레이는 절연물 및 메모리 셀들의 수직 교번층들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 감지 라인이 전기적으로 결합된다. 메모리 셀들의 개별적인 상기 층들은 2개의 메모리 셀을 포함하며, 그 중 하나의 메모리 셀이 메모리 셀들의 해당 개별적인 층에서 다른 하나의 메모리 셀 바로 위에 있다.
일부 실시 예에서, 메모레 어레이는 절연물 및 메모리 셀들의 수직 교번층들을 포함한다. 상기 메모리 셀들은 개별적으로 채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터를 포함한다. 상기 채널 영역의 적어도 일 부분은 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향된다. 상기 메모리 셀들은 개별적으로 커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터를 포함한다. 상기 제1 전극은 상기 제1 소스/드레인 영역에 전기적으로 결합된다. 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합된다. 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 감지 라인이 전기적으로 결합된다. 메모리 셀들의 개별적인 상기 층들은 상기 게이트 및 다른 게이트를 포함한다. 상기 게이트 및 상기 다른 게이트 중 하나는 메모리 셀들의 해당 개별적인 층에서 다른 하나 바로 위에 있다.

Claims (34)

  1. 메모리 어레이로서,
    절연물 및 메모리 셀들의 수직 교번층들과 감지 라인 구조체을 포함하며, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터; 및
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합되는, 상기 커패시터를 포함하고;
    상기 감지 라인 구조체는 상기 수직 교번층들을 통해 높이 방향으로 연장되며, 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들이 상기 높이 방향으로 연장되는 상기 감지 라인 구조체에 전기적으로 결합되는, 메모리 어레이.
  2. 청구항 1에 있어서, 상기 채널 영역의 전부가 그것을 통한 수평 전류 흐름에 대해 수평으로 배향되는, 메모리 어레이.
  3. 청구항 1에 있어서, 상기 제1 전극은 상기 제1 소스/드레인 영역에 직접 전기적으로 결합되는, 메모리 어레이.
  4. 청구항 1에 있어서, 개별적인 상기 제2 소스/드레인 영역들은 상기 높이 방향으로 연장되는 감지 라인 구조체에 직접 전기적으로 결합되는, 메모리 어레이.
  5. 청구항 1에 있어서, 상기 감지 라인 구조체는 상기 수직 교번층들 위 또는 아래에 있는 수평적 길이 방향으로 연신되는 감지 라인에 직접 전기적으로 결합되는, 메모리 어레이.
  6. 청구항 1에 있어서, 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 직접 전기적으로 결합되는, 메모리 어레이.
  7. 청구항 6에 있어서, 수평 길이 방향으로 연신되고 다수의 상기 커패시터의 상기 제2 커패시터 전극들을 서로 직접 전기적으로 결합시키는 높이 방향으로 연장되는 벽을 포함하는, 메모리 어레이.
  8. 청구항 1에 있어서, 상기 제2 전극은 직선 수직 단면에서 상기 제1 전극 바로 위 그리고 바로 아래 둘 다에 있는, 메모리 어레이.
  9. 청구항 1에 있어서, 상기 제2 전극은 임의의 직선 수직 단면에서 상기 제1 전극 바로 위 그리고 바로 아래 둘 다에 있지는 않은, 메모리 어레이.
  10. 청구항 1에 있어서, 상기 제1 전극은 직선 수직 단면에서 상기 제2 전극 바로 위 그리고 바로 아래 둘 다에 있는, 메모리 어레이.
  11. 청구항 1에 있어서, 상기 채널 영역은 직선 수직 단면에서 서로에 관해 높이 방향으로 떨어져 이격된 두 개의 채널 영역 세그먼트를 포함하는, 메모리 어레이.
  12. 청구항 11에 있어서, 상기 두 개의 채널 영역 세그먼트는 서로 직접 전기적으로 결합되는, 메모리 어레이.
  13. 청구항 12에 있어서, 상기 두 개의 채널 영역 세그먼트는 상기 제1 소스/드레인 영역에 의해 서로 직접 전기적으로 결합되는, 메모리 어레이.
  14. 청구항 1에 있어서, 메모리 셀들의 개별적인 상기 층들은 하나의 메모리 셀이 메모리 셀들의 해당 개별적인 층에서 다른 하나의 메모리 셀 바로 위에 있는 2개의 상기 메모리 셀들을 갖는, 메모리 어레이.
  15. 청구항 1에 있어서, 개별적인 상기 메모리 셀 층들은 해당 개별적인 메모리 셀 층에서 서로 바로 위 그리고 바로 아래에 있는 2개의 상기 메모리 셀들을 갖지 않는, 메모리 어레이.
  16. 청구항 1에 있어서, 메모리 셀들의 개별적인 상기 층들은 상기 게이트 및 다른 게이트를 포함하며, 상기 게이트 및 상기 다른 게이트 중 하나가 메모리 셀들의 해당 개별적인 층에서 다른 하나 바로 위에 있는, 메모리 어레이.
  17. 청구항 1에 있어서, 상기 채널 영역은 직선 수평 단면에서 애뉼러스(annulus)를 포함하는, 메모리 어레이.
  18. 청구항 1에 있어서, 상기 제1 소스/드레인 영역은 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  19. 청구항 1에 있어서, 상기 제2 소스/드레인 영역은 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  20. 청구항 1에 있어서, 상기 제1 전극은 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  21. 청구항 1에 있어서, 상기 제2 전극은 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  22. 청구항 1에 있어서, 상기 게이트는 직선 수평 단면에서 애뉼러스를 포함하는, 메모리 어레이.
  23. 메모리 어레이로서,
    절연물 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터; 및
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터를 포함하는, 상기 수직 교번층들;
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 커패시터 전극 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들이 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합되는, 상기 커패시터 전극 구조체; 및
    개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 전기적으로 결합되는 감지 라인을 포함하는, 메모리 어레이.
  24. 청구항 23에 있어서, 상기 커패시터 전극 구조체는 상기 수직 교번층들 위 또는 아래에 있는 수평으로 연신되는 커패시터 전극 구성에 직접 전기적으로 결합되는, 메모리 어레이.
  25. 청구항 23에 있어서, 상기 커패시터 전극 구조체는 수평 길이 방향으로 연신되고 개별적인 상기 제2 커패시터를 함께 직접 전기적으로 결합시키는 높이 방향으로 연장되는 벽을 포함하는, 메모리 어레이.
  26. 메모리 어레이로서,
    절연물 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터; 및
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되는, 상기 커패시터를 포함하는, 상기 수직 교번층들;
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 감지 라인 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 개별적인 상기 제2 소스/드레인 영역들이 상기 높이 방향으로 연장되는 감지 라인 구조체에 전기적으로 결합되는, 상기 감지 라인 구조체; 및
    상기 수직 교번층들을 통해 높이 방향으로 연장되는 커패시터 전극 구조체로서, 상이한 메모리 셀 층들에 있는 개별적인 상기 커패시터들의 개별적인 상기 제2 전극들이 상기 높이 방향으로 연장되는 커패시터 전극 구조체에 전기적으로 결합되는, 상기 커패시터 전극 구조체를 포함하는, 메모리 어레이.
  27. 메모리 어레이로서,
    절연물 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터; 및
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합되는, 상기 커패시터를 포함하는, 상기 수직 교번층들;
    상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 전기적으로 결합되는 감지 라인; 및
    2개의 메모리 셀을 포함하는 메모리 셀들의 개별적인 층들로서, 그 중 하나의 메모리 셀은 이 메모리 셀들의 개별 층에서 다른 하나의 메모리 셀 바로 위에 있는, 메모리 셀들의 개별적인 층들을 포함하는, 메모리 어레이.
  28. 청구항 27에 있어서, 상기 채널 영역의 전부가 그것을 통한 수평 전류 흐름에 대해 수평으로 배향되는, 메모리 어레이.
  29. 메모리 어레이로서,
    절연물 및 메모리 셀들의 수직 교번층들로서, 상기 메모리 셀들은 개별적으로:
    채널 영역을 사이에 갖는 제1 및 제2 소스/드레인 영역들과 상기 채널 영역에 동작 가능하게 근접하게 있는 게이트를 포함하는 트랜지스터로서, 상기 채널 영역의 적어도 일 부분이 상기 제1 및 제2 소스/드레인 영역들 사이 상기 부분에서의 수평 전류 흐름에 대해 수평으로 배향되는, 상기 트랜지스터; 및
    커패시터 절연체를 사이에 갖는 제1 및 제2 전극들을 포함하는 커패시터로서, 상기 제1 전극이 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 상기 어레이에서의 다수의 상기 커패시터의 상기 제2 커패시터 전극들은 서로 전기적으로 결합되는, 상기 커패시터를 포함하는, 상기 수직 교번층들;
    상이한 메모리 셀 층들에 있는 개별적인 상기 트랜지스터들의 다수의 상기 제2 소스/드레인 영역에 전기적으로 결합되는 감지 라인; 및
    상기 게이트 및 다른 게이트를 포함하는 메모리 셀들의 개별적인 상기 층들로서, 상기 게이트 및 상기 다른 게이트 중 하나가 메모리 셀들의 해당 개별적인 층에서 다른 하나 바로 위에 있는, 상기 메모리 셀들의 개별적인 상기 층들을 포함하는, 메모리 어레이.
  30. 청구항 29에 있어서, 상기 게이트 및 상기 다른 게이트는 서로 직접 전기적으로 결합되는, 메모리 어레이.
  31. 청구항 29에 있어서, 상기 게이트 및 상기 다른 게이트는 서로 직접 전기적으로 결합되지 않는, 메모리 어레이.
  32. 청구항 29에 있어서, 상기 게이트 및 상기 다른 게이트 중 상기 하나는 직선 수직 단면에서 상기 커패시터 바로 위에 길이 방향으로 연장되는, 메모리 어레이.
  33. 청구항 29에 있어서, 상기 게이트 및 상기 다른 게이트 중 상기 다른 하나는 직선 수직 단면에서 상기 커패시터 바로 아래에 길이 방향으로 연장되는, 메모리 어레이.
  34. 청구항 33에 있어서, 상기 게이트 및 상기 다른 게이트 중 상기 하나는 상기 직선 수직 단면에서 상기 커패시터 바로 위에 길이 방향으로 연장되는, 메모리 어레이.
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