KR100881825B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 튜브 채널을 형성하고, 채널 내에 반도체 기판과 연결되는 바이어스 전극을 형성하며, 채널 외측에 써라운드 게이트(Surrounding gate) 전극을 형성하여 플로팅 바디 셀(Floating body cell)을 구현함으로써, 전하를 축적할 충분한 면적을 확보하여 소자의 집적도를 향상시킬 수 있고, 데이터 리텐션 시간을 개선하여 소자 성능을 향상시킬 수 있는 기술이다.
Description
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 사시도.
도 3a 내지 3s는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 내지 4d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
102: 채널 영역 104: 바이어스 전극 영역
106: 소스 라인 영역 108: 워드 라인 영역
110: 비트 라인 영역 120: 소자 분리 영역
210: 반도체 기판 220: 소스 라인
230: 채널 구조 240: 바이어스 전극
250: 게이트 전극 260: 비트 라인
270: 비트 라인 콘택 플러그 310: 반도체 기판
312: 제 1 실리콘층 314: 제 2 실리콘층
316: 제 1 하드 마스크층 316a: 제 2 하드 마스크 패턴
318: 제 1 스페이서 320: 제 1 실리콘층 패턴
322: 실리콘 필러 324: 제 1 절연막
326: 제 2 절연막 328: 제 3 절연막
330: 실리콘 튜브 332: 제 1 도전층
340: 바이어스 전극 342: 게이트 절연막
344: 제 2 도전층 346: 게이트 전극
348: 제 4 절연막 350: 워드 라인
352: 제 5 절연막 370: 비트 라인 콘택 플러그
372: 제 4 도전층 360: 비트 라인
410: 반도체 기판 412: 제 1 실리콘층
416: 제 1 하드 마스크 패턴 420: 제 1 실리콘층 패턴
422: 실리콘 필러 424: 제 6 절연막
426: 제 7 절연막 428: 제 2 스페이서
430: 실리콘 튜브 432: 공간
434: 제 2 스페이서
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 수직형 플로 팅 바디 셀(Floating body cell)을 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
현재, 1개의 트랜지스터와 1개의 캐패시터로 이루어진 셀 구조의 한계를 극복하려는 새로운 노력들이 시도되고 있다. 이중 메모리의 고집적화의 가장 큰 제약 요소 중 하나인 캐패시터를 없애고 한 개의 트랜지스터로 메모리 셀을 구성하려는 시도가 가장 대표적이라 할 수 있다. 이것이 플로팅 바디 셀(Floating Body Cell: FBC)이라 한다. 플로팅 바디 셀(FBC)은 트랜지스터의 채널 바닥 면에 전하가 쌓이게 되면 문턱전압이 바뀌게 되는 현상을 이용한 것이다.
특히 엔모스(NMOS)에 정공(hole)을 주입/축적(injection/accumulation)시키면 플로팅 바디 이팩트가 발생하여 채널의 문턱전압이 낮아지고, 트랜지스터의 전류가 증가한다. 이때 채널 바닥의 정공(hole)을 가능한 긴 시간 동안 머물 수 있도록 해주기 위해 실리콘-온-절연막(Silicon-on-insulator: SOI) 기판을 사용해야 한다. 한편, 플로팅 바디 셀(FBC)은 T. Shino et al., "Floating body RAM technology and its scalability to 32nm node and beyond", IEDM, 2006에 개시되어 있고, 자세한 구조 및 동작 설명은 이를 참조하기로 한다.
일반적 디램(DRAM)의 경우, 1개의 셀 트랜지스터(Cell Tr)에 캐패시터 1개가 붙어 있기 때문에 이를 형성하기 위해 매우 복잡한 공정을 수행한다. 또한, 트랜지스터의 특성 향상을 위해 고온 열처리 공정을 수행해야 한다. 플로팅 바디 셀(FBC) 기술은 이러한 복잡한 공정을 피할 수 있어 더욱 고집적화시킬 수 있다. 또한, 플로팅 바디 셀(FBC)은 캐패시터가 없는 로직(LOGIC) 회로 등과 합쳐진 임베디드 디 램(Embedded DRAM)의 구현을 용이하게 한다. 따라서, 다양한 어플리게이션(Application)을 형성할 수 있다.
그러나 플로팅 바디 셀(FBC)이 평면 트랜지스터로 구현되어 채널 길이가 짧아지게 되면 전하를 축적할 수 있는 면적이 감소하게 된다. 또한, 생성된 전하들이 소스/드레인 영역으로 되돌아가는 재결합(Recombination)이 활발해져 자료(Data)를 오래 보존하는데 문제가 발생한다. 따라서 트랜지스터의 크기를 감소시키가 용이하지 않는다. 또한, 실리콘-온-인슐레이터(SOI) 웨이퍼 사용에 의한 소자의 제조 가격이 증가하여 플로팅 바디 셀(FBC)의 상용화를 제한한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 튜브 채널 을 형성하고, 채널 내에 반도체 기판과 연결되는 바이어스 전극을 형성하며, 채널 외측에 써라운드 게이트(Surrounding gate) 전극을 형성하여 플로팅 바디 셀(Floating body cell)을 구현함으로써, 전하를 축적할 충분한 면적을 확보하여 소자의 집적도를 향상시킬 수 있고, 소자의 데이터 리텐션 시간을 개선하여 성능을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 반도체 소자는,
플로팅 바디 셀(Floating body cell) 구조를 갖는 반도체 소자로서, 반도체 기판 상부에 형성되며, 제 1 및 제 2 도전 라인과 연결되는 튜브 형 채널과, 튜브 형 채널 내측에 매립되어 반도체 기판과 연결되는 바이어스 전극과, 튜브 형 채널과 바이어스 전극 사이에 위치하는 절연막과, 튜브 형 채널 외측에 형성되는 써라운드 게이트(Surrounding gate) 전극을 포함하는 것을 특징으로 한다.
그리고 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 도전성 필러(Pillar)를 형성하는 단계와, 도전성 필러의 내측과 그 하부의 반도체 기판의 일부를 식각하여 도전성 튜브를 형성하는 단계와, 도전성 튜브의 내부 측벽에 절연막을 형성하는 단계와, 도전성 튜브를 매립하며, 그 하부의 반도체 기판과 연결되는 바이어스 전극을 형성하는 단계와, 도전성 튜브의 외부 측벽에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상부에 써라운드 게이트(Surrounding gate) 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃이다. 반도체 소자는 소자 분리 영역(120)에 의해 정의되는 채널 영역(102), 바이어스 전극 영역(104), 소스 라인 영역(106), 워드 라인 영역(108) 및 비트 라인 영역(110)을 포함한다. 소스 라인 영역(106)은 반도체 기판 상부에 일측 방향으로 연장된다. 채널 영역(102)은 소스 라인 영역(106) 상부에 위치하며, 수직 튜브 구조로 형성한다. 또한, 바이어스 전극 영역(104)은 채널 영역(102) 내측에 위치하도록 형성한다.
채널 영역(102) 외측의 선폭은 F인 것이 바람직하다(단, F는 인접한 두 채널 영역(102) 사이의 거리이다). 또한, 채널 영역(102)의 상부 면은 원형 또는 타원형 구조로도 형성할 수 있다. 한편, 본 발명의 채널 영역(102)의 상부 면은 장방형으 로 구현하는 것으로 개시되어 있으나, 이는 그 설명을 위한 것이며 제한하기 위한 것이 아님을 주의하여야 한다.
워드 라인 영역(108)은 소스 라인 영역(106)과 교차하도록 일측으로 연장되며, 채널 영역(102)의 외측에 써라운드 게이트(Surrounding gate) 구조로 형성한다. 또한, 비트 라인 영역(110)은 채널 영역(102) 상부에 위치하고, 소스 라인 영역(106)과 중첩하며, 일측으로 연장된다. 한편, 워드 라인 영역(108)의 선폭은 채널 영역(102)을 충분히 덮도록 채널 영역(102)의 선폭보다 큰 것이 바람직하다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 사시도이다. 반도체 소자는 반도체 기판(210), 소스 라인(220), 채널 구조(230), 바이어스 전극(240), 워드 라인(250) 및 비트 라인(260)을 포함한다. 소스 라인(220)은 반도체 기판(210) 상부에 일측으로 연장되어 형성한다.
채널 구조(230)는 소스 라인(220) 상부에 수직 튜브 구조로 형성한다. 이때, 채널 구조(230) 내부 측벽에 절연막(미도시)을 형성하여 채널 구조(230) 내에 SOI(Silicon-on-Insulator) 구조를 형성한다. 또한, 채널 구조(230) 외부 측벽에 게이트 절연막(미도시)을 형성한다. 바이어스 전극(240)은 반도체 기판(210)과 연결되도록 절연막이 구비된 채널 구조(230) 내측에 형성한다. 이때, 바이어스 전극(240)은 바디 전압(Body voltage)을 인가하여 채널 구조(230) 내에 캐리어(즉, 정공 또는 전자)를 가두는 역할을 한다. 따라서, 바이어스 전극(240)으로 데이터 리텐션 시간을 증가시킬 수 있다. 한편, 본 발명의 채널 구조(230)는 원통 구조로 구현토록 개시되어 있으나, 이는 그 설명을 위한 것이며 제한하기 위한 것이 아님 을 주의하여야 한다. 한편, 채널 구조(230)는 수직 튜브 구조로 형성할 수도 있다.
또한, 게이트 전극(250)은 게이트 절연막을 포함하는 채널 구조(230)의 외측에 써라운드 게이트 구조로 형성하며, 소스 라인(220)과 교차하도록 일측으로 연장되어 형성한다. 이때, 게이트 전극(250)의 선폭은 채널 구조(230)를 충분히 덮도록 채널 구조(230) 외측의 선폭보다 커야 한다. 비트 라인(260)은 소스 라인(220)과 나란하며, 채널 구조(230) 상부에 형성한다. 이때, 비트 라인(260)과 채널 구조(230)를 연결하도록 그 사이에 비트 라인 콘택 플러그(270)를 더 형성할 수 있다.
도 3a 내지 3s는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 3a(i) 내지 3s(i)는 도 1의 I-I'에 따른 단면도들이고, 도 3a(ii) 내지 3s(ii)는 도 1의 II-II'에 따른 단면도들이다. 반도체 기판(310)의 표면에 세정 공정을 수행하여 표면의 잔류 산화막을 제거한다 이후, 반도체 기판(310) 상에 제 1 형의 불순물이 도핑된 제 1 실리콘층(312)을 형성한다. 다음으로, 제 1 실리콘층(312) 상부에 제 2 형의 불순물이 도핑된 제 2 실리콘층(314)을 형성한다. 그 다음, 제 2 실리콘층(314) 상부에 제 1 하드 마스크층(316)을 형성한다.
이때, 제 1 실리콘층(312)은 400 내지 1,000℃의 온도와 1 내지 760mTorr의 압력하에서 사염화규소(SiCl4)/실란(SiH4) 및 디클로로실란(SiH2Cl2)을 포함한 소스 가스와 염산(HCl) 또는 수소(H2)를 포함한 첨가 가스를 이용하여 실리콘 단결정층으 로 형성하는 것이 바람직하다. 제 1 실리콘층(312)의 두께는 100 내지 5,000Å인 것이 바람직하다. 또한, 제 1 실리콘층(312)은 n형 실리콘층으로 형성하는 것이 바람직하다. 이때, n형 실리콘층은 단결정층에 포스핀(PH3)을 주입하여 형성하거나, 단결정층 형성 시 포스핀(PH3)을 동시에 주입하여 형성할 수 있다. 한편, 제 1 실리콘층(312)은 반도체 기판(310)에 제 1형의 불순물 이온을 주입하여 형성할 수도 있다. 제 1 실리콘층(312) 형성 시 주입된 제 1형의 불순물은 인(P)이며, 주입된 농도는 1E18 내지 1E21ion/㎤인 것이 바람직하다.
또한, 제 2 실리콘층(314)은 400 내지 1,000℃의 온도와 1 내지 760mTorr의 압력하에서 사염화규소(SiCl4)/실란(SiH4) 및 디클로로실란(SiH2Cl2)을 포함한 원료 가스와 염산(HCl) 또는 수소(H2)을 포함한 첨가 가스를 이용하여 언도프트 단결정층을 형성하는 것이 바람직하다. 그리고, 제 2 실리콘층(314)에 주입된 제 2형의 불순물은 보론(B)을 포함한 p형 불순물인 것이 바람직하다. 한편, 제 2 실리콘층(314)은 단결정층 형성 시 보론(B)을 포함한 p형 불순물을 함께 주입하여 p형 실리콘층으로 형성할 수 있다. 또한, 제 2 실리콘층(314)을 채널로 사용하기 위하여 실리콘층에 보론(B)을 포함한 p형 불순물을 주입해야 한다. 그리고, 제 2 실리콘층(314)에 주입된 제 2형의 불순물 농도는 1E17 내지 1E19ions/㎤인 것이 바람직하다. 한편, 본 발명은 수직형 채널 구조를 제 2 실리콘층으로 구현한다. 그러나, 채널 구조는 이에 제한되는 것이 아니며, 티타늄 질화(TiN), 탄탈늄 질화(TaN)막 및 텅스텐(W)층을 포함하는 금속층으로 형성할 수 있다.
또한, 제 1 하드 마스크층(316)은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 이때, 산화막은 테오스(TEOS(Si(OC2H5)4)) 또는 실란(SiH4)을 포함한 소스 가스를 이용하는 플라즈마 CVD 방법으로 형성하는 것이 바람직하다. 그리고, 질화막은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 포함한 소스 가스를 이용한 저압 화학 증착(LPCVD) 방법으로 형성하는 것이 바람직하다. 더욱이, 제 1 하드 마스크층(316)의 두께는 500 내지 5,000Å인 것이 바람직하다. 한편, 제 1 하드 마스크층(316)은 실리콘층보다 식각 선택비 차이가 큰 것이 바람직하며, 식각 시 식각 속도가 실리콘층의 그것보다 절반 이하인 물질인 것이 바람직하다.
도 3b를 참조하면, 제 1 하드 마스크층(316)을 도 1의 채널 영역(102)을 정의하는 마스크로 식각하여 제 1 하드 마스크 패턴(미도시)을 형성한다. 제 1 하드 마스크 패턴을 등방성 식각하여 크기를 줄어든 제 2 하드 마스크 패턴(316a)을 형성한다. 이후, 제 2 실리콘층(314) 상부 및 제 2 하드 마스크 패턴(316a) 상부에 제 2 하드 마스크 패턴(미도시)을 형성한다. 다음으로, 제 2 하드 마스크층을 선택 식각하여 제 2 하드 마스크 패턴(316a)의 측벽에 제 1 스페이서(318)를 형성한다. 본 발명의 일 실시 예에 따르면, 채널 영역(102)을 정의하는 마스크는 상하 좌우의 폭이 F을 갖는 장방형인 것이 바람직하다(단, F는 인접한 채널 구조 사이의 거리이다). 한편, 본 발명의 활성 영역(102)은 장방형으로 구현하기 위한 것이나, 이는 장방형 모양에 한정되는 것은 아니다. 또한, 본 발명의 또 다른 실시 예에 따르면, 활성 영역(102)은 원형이나 타원형으로 구현할 수도 있다.
그리고, 제 2 하드 마스크층은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스 가스로 이용한 저압 화학 증착(LPCVD) 방법으로 실리콘 질화막을 형성하는 것이 바람직하다. 또한, 제 1 스페이서(318)의 두께는 100 내지 500Å인 것이 바람직하다. 한편, 제 2 하드 마스크층은 실리콘층과의 식각 선택비 차이가 큰 것이 바람직하며, 식각 시 식각 속도가 실리콘층의 그것보다 절반 이하인 물질인 것이 바람직하다. 또한, 제 2 하드 마스크층은 제 1 하드 마스크층과의 식각 선택비 차이가 큰 것이 바람직하며, 식각 시 식각 속도가 제 1 하드 마스크층의 그것보다 절반 이하인 물질인 것이 바람직하다.
도 3c 및 3d를 참조하면, 제 1 스페이서(318)와 제 2 하드 마스크 패턴(316a)을 식각 마스크로 제 2 실리콘층(314)을 식각하여 실리콘 필러(322)를 형성한다. 반도체 기판(310), 예를 들면 제 1 실리콘층(312), 실리콘 필러(322), 제 1 스페이서(318) 및 제 2 하드 마스크 패턴(316a) 상부에 제 1 절연막(324)을 형성하여 실리콘 필러(322)를 매립한다. 이후, 제 2 하드 마스크 패턴(316a)을 노출할 때까지 제 1 절연막(324)을 평탄화 식각한다. 다음으로, 도 1의 소스 라인 영역(106)을 정의하는 마스크로 제 1 절연막(324), 제 1 실리콘층(312) 및 반도체 기판(310)의 일부를 식각하여 소스 라인으로 예정된 제 1 실리콘층 패턴(320)을 형성한다. 이후, 반도체 기판(310), 예를 들면 반도체 기판(310), 제 1 실리콘층 패턴(320) 및 제 1 절연막(324) 상부에 제 2 절연막(326)을 형성하여 제 1 실리콘층 패턴(320)을 전기적으로 분리시킨다.
이때, 제 1 절연막(324)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 제 1 실리콘 패턴(320)은 라인형으로 형성하는 것이 바람직하다. 그리고, 제 1 실리콘 패턴(320) 형성을 위한 식각 공정은 스페이서 패터닝 기술(Spacer patterning technology: SPT)과 같은 식각 방법으로 수행하는 것이 바람직하다. 예를 들면, 피치(패턴과 인접한 스페이스의 선폭)가 최소 선폭의 두 배 이상이나, 스페이스가 최소 선폭보다 작은 경우, 최소 선폭으로 패턴을 형성한 후, 그의 측벽에 스페이서를 형성하여 최소 선폭보다 좁은 스페이스를 정의하여 식각할 수 있다. 한편, 본 발명에서 최소 선폭보다 좁은 영역을 식각하는 공정은 SPT 식각 방법으로 구현할 수 있으나, 이에 한정되는 것은 아니다.
또한, 인접한 제 1 실리콘 패턴(320)들 사이의 거리는 G인 것이 바람직하다(단, 0.5F<G<0.7F). 또한, 제 1 절연막(324)에 대한 평탄화 식각 공정은 CMP 방법이나 에치-백 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 2 절연막(326)은 CVD 방법이나 ALD 방법을 이용하여 실리콘 산화막으로 형성하는 것이 바람직하다.
도 3e 내지 3h를 참조하면, 제 2 하드 마스크 패턴(316a)을 제거하여 그 하부의 실리콘 필러(322)를 노출한다. 이때, 제 2 하드 마스크 패턴(316a)의 제거 공정 시 제 1 절연막(324)과 제 2 절연막(326)을 식각하여 제 1 절연막(324)과 제 2 절연막(326)의 높이를 낮출 수 있다. 이후, 노출된 실리콘 필러(322), 제 1 실리콘층 패턴(320) 및 반도체 기판(310)의 일부를 식각하여 채널 영역으로 예정된 실리 콘 튜브(330)를 형성한다. 실리콘 튜브(330)의 내측에 제 3 절연막(328)을 형성한다. 이때, 제 3 절연막(328)은 SOI 구조의 배리어 산화막과 같은 역할을 한다. 이후, 제 3 절연막(328)을 선택 식각하여 실리콘 튜브(330) 하부의 반도체 기판(310)을 노출한다.
이때, 제 2 하드 마스크 패턴(316a)에 대한 제거 공정은 불산(HF)을 포함한 습식 식각 방법으로 제거하는 것이 바람직하다. 또한, 제 2 하드 마스크 패턴(316a)에 대한 제거 공정은 제 1 스페이서(318)와의 식각 선택비 차이가 우수한 식각 방법을 이용하여 제거할 수도 있다. 특히, 이러한 식각 방법은 탄화불화수소 가스(CHF), 산소(O2), 염산(HCl), 아르콘(Ar), 헬륨(He) 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나를 이용한 직접(Direct) 또는 원격 플라즈마(Remote plasma) 식각 방법을 이용하는 것이 바람직하다. 한편, 탄화불화수소(CHF)의 C, H, F의 비율은 적절히 선택할 수 있다.
또한, 제 3 절연막(328)은 실리콘 표면을 200 내지 1,000℃의 온도하에서 산소(O2), 산화수소(H2O), 수소(H2), 오존(O3) 및 이들의 조합으로 이루어진 일군으로부터 선택된 분위기에 노출시켜 실리콘 산화막으로 형성하는 것이 바람직하다. 한편, 실리콘 튜브(330)에 다양한 실리콘 결정면이 존재하기 때문에, 제 3 절연막(328)의 두께를 일정하게 유지하기 위하여 라디컬 실리콘 산화(Radical silicon oxidation) 방법으로 제 3 절연막(328)을 형성하는 것이 바람직하다. 또한, 제 3 절연막(328)의 두께는 1 내지 100㎚인 것이 바람직하다. 그리고, 제 3 절연막(328) 에 대한 선택 식각 공정은 건식 식각 방법으로 수행하는 것이 바람직하다.
도 3i 내지 3k를 참조하면, 반도체 기판(310), 즉 실리콘 튜브(330)의 내측, 제 1 절연막(324), 제 2 절연막(326) 및 제 1 스페이서(318) 상부에 제 1 도전층(332)을 형성하여 실리콘 튜브(330)의 내측을 매립한다. 이후, 제 1 도전층(332)을 선택 식각하여 실리콘 튜브(330)의 내부에 고립된 바이어스 전극(340)을 형성한다. 다음으로, 제 1 실리콘층 패턴(320)을 노출할 때까지 제 1 절연막(324)을 선택 식각하여 실리콘 튜브(330)의 외측을 노출한다. 그 다음, 반도체 기판(310), 예를 들면 제 1 실리콘층 패턴(320), 실리콘 튜브(330) 및 바이어스 전극(340) 상부에 게이트 절연막(342)을 형성한다.
이때, 바이어스 전극(340)이 반도체 기판(310)과 전기적으로 잘 연결되도록 반도체 기판(310)의 표면을 세정하는 공정을 제 1 도전층(332) 형성 전에 수행하는 것이 바람직하다. 또한, 제 1 도전층(332)은 p형 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. p형 폴리실리콘층은 폴리실리콘층 형성 시 p형 불순물을 함께 주입하는 화학 증착(CVD) 방법으로 형성하는 것이 바람직하다. 그리고, 제 1 도전층(332)에 보론(B)의 확산을 방지하기 위한 플라즈마 질화 공정을 더 수행하는 것이 바람직하다. 또한, 제 1 도전층(332) 상부에 실리콘 질화막을 더 형성할 수도 있다. 한편, 제 1 도전층(332)에 대한 선택 식각 공정은 에치-백 방법으로 수행하는 것이 바람직하다.
또한, 제 1 절연막(324)에 대한 선택 식각은 건식 또는 습식 에치-백 방법으로 수행하는 것이 바람직하다. 그리고, 게이트 절연막(342)은 실리콘 표면을 200 내지 1,000℃의 온도하에서 산소(O2), 산화수소(H2O), 수소(H2), 오존(O3) 및 이들의 조합으로 이루어진 일군으로부터 선택된 분위기에 노출시켜 실리콘 산화막으로 형성하는 것이 바람직하다. 한편, 실리콘 튜브(330)에 다양한 실리콘 결정면이 존재하기 때문에, 게이트 절연막(342)의 두께를 일정하게 유지하기 위하여 라디컬 실리콘 산화(Radical silicon oxidation) 방법으로 게이트 절연막(342)을 형성하는 것이 바람직하다. 또한, 게이트 절연막(342)의 두께는 1 내지 100㎚인 것이 바람직하다. 또한, 게이트 절연막(342) 형성 후 게이트 절연막(342)에 플라즈마를 이용하여 질화시킬 수 있다.
그리고, 게이트 절연막(342)은 실리콘 산화막, 하프늄 산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄 실리콘 질화산화막, 실리콘 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 또한, 게이트 절연막(342)의 두께는 1 내지 20㎚인 것이 바람직하다.
도 3l 내지 3n를 참조하면, 반도체 기판(310), 즉 게이트 절연막(342), 제 2 절연막(326) 및 제 1 스페이서(318) 상부에 제 2 도전층(344)을 형성하여 실리콘 튜브(330) 사이를 매립한다. 제 2 도전층(344)을 선택 식각하여 실리콘 튜브(330)의 외측에 써라운드 게이트(Surrounding gate) 전극(346)을 형성한다. 반도체 기판(310), 예를 들면 써라운드 게이트 전극(346) 및 제 1 스페이서(318) 상부에 제 4 절연막(348)을 형성하여 써라운드 게이트 전극(346), 바이어스 전극(340) 및 제 1 스페이서(318)를 매립한다.
이때, 제 2 도전층(344)은 하부 도전층(미도시)과 상부 도전층(미도시)의 적층구조로 형성하는 것이 바람직하다. 또한, 하부 도전층은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 그리고 상부 도전층은 티타늄(Ti)층, 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 한편, 하부 도전층은 폴리실리콘층 형성 시 인(P) 또는 보론(B)을 함께 주입하는 CVD 방법으로 형성하는 것이 바람직하다.
또한, 제 2 도전층(344)에 대한 선택 식각 공정은 에치-백 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 1 스페이서(318)의 측벽에 제 2 도전층(344)이 남지 않도록 습식 식각을 포함한 세정 공정을 더 수행하는 것이 바람직하다. 이때, 게이트 전극(346)의 상부 면의 높이는 실리콘 튜브(330)의 내측에 형성된 바이어스 전극(340)과 전기적으로 분리되기 위하여 실리콘 튜브(330)의 상부 면보다 낮게 위치하도록 형성하는 것이 바람직하다. 한편, 제 4 절연막(348)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 3o 및 3p를 참조하면, 도 1의 워드 라인 영역(108)을 정의하는 마스크로 제 4 절연막(348) 및 게이트 전극(346)을 패터닝하여 게이트 전극(346)이 분리된 워드 라인(350)을 형성한다. 이후, 반도체 기판(310), 즉 워드 라인(350) 및 제 4 절연막(348) 상부에 제 5 절연막(352)을 형성한다. 다음으로, 제 5 절연막(352) 및 제 4 절연막(348)을 선택 식각하여 제 1 스페이서(318)를 노출한다.
이때, 제 5 절연막(352)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또 한, 도 1의 워드 라인 영역(108)을 정의하는 마스크는 라인형으로 형성하는 것이 바람직하다. 한편, 워드 라인(350) 형성에 대한 패터닝 공정은 SPT 식각 방법으로 구현할 수 있으나, 이에 한정되는 것은 아니다. 또한, 인접한 워드 라인 사이의 거리는 H인 것이 바람직하다(단, 0.5F<H<0.7F). 그리고, 제 4 절연막(348) 및 제 5 절연막(352)에 대한 선택 식각 공정은 CMP 방법으로 수행하는 것이 바람직하다.
도 3q 내지 3s를 참조하면, 제 1 스페이서(318)를 제거하여 실리콘 튜브(330)의 상부 면을 노출한다. 이후, 반도체 기판(310), 예를 들면 실리콘 튜브(330)의 상부 면과 제 4 절연막(348) 상부에 제 3 도전층(미도시)을 형성한다. 제 4 절연막(348)을 노출할 때까지 제 3 도전층을 식각하여 비트 라인 콘택 플러그(370)를 형성한다. 반도체 기판(310), 예를 들면 비트 라인 콘택 플러그(370)와 제 4 절연막(348) 상부에 제 4 도전층(372)을 형성한다. 다음으로, 도 1의 비트 라인 영역(110)을 정의하는 마스크로 제 4 도전층(372)을 패터닝하여 비트 라인(360)을 형성한다. 한편, 상술한 본 발명의 일 실시 예에 따른 반도체 소자는 4F2의 셀 면적을 구현할 수 있으나, 이에 한정되는 것은 아니다.
이때, 제 1 스페이서(318)의 제거 공정은 습식 식각 방법으로 수행하는 것이 바람직하다. 또한, 제 1 스페이서(318)의 제거 공정은 인산을 포함한 습식 식각 방법으로 수행하는 것이 바람직하다. 그리고, 노출된 실리콘 튜브(330)의 상부 면에 불산(HF)을 포함한 세정 공정을 더 수행하는 것이 바람직하다. 한편, 제 3 도전층 및 제 4 도전층(372)은 n+ 폴리실리콘층, 티타늄 질화(TiN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 또한, 제 1 스페이서(318)가 제거된 공간에 폴리실리콘층을 매립한 후, 폴리실리콘층과 제 4 절연막 상부에 제 4 도전층(372)을 형성하여 계면 저항을 낮추는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 비트 라인 영역을 정의하는 마스크는 라인형으로 형성하는 것이 바람직하다. 또한, 인접한 비트 라인(360) 사이의 거리는 I인 것이 바람직하다(단, 0.9F<I<1.1F).
도 4a 내지 4d는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 실리콘 필러 상부에 측벽 스페이서를 형성한 후, 이를 마스크로 실리콘 필러를 식각하여 실리콘 튜브를 형성한다. 이러한 방법은 제 1 하드 마스크 패턴에 대한 트리밍 공정을 생략할 수 있다.
도 4a 및 4b를 참조하면, 제 1 하드 마스크 패턴(416)으로 제 2 실리콘층을 패터닝하여 실리콘 튜브(422)를 형성한다. 반도체 기판(410), 즉 제 1 실리콘층(412), 실리콘 튜브(422) 및 제 1 하드 마스크 패턴(416) 상부에 제 6 절연막(424)을 형성하여 실리콘 튜브(422)를 매립한다. 제 1 하드 마스크 패턴(416)을 노출할 때까지 제 6 절연막(424)을 평탄화 식각한다. 다음으로, 도 1의 소스 라인 영역(106)을 정의하는 마스크로 제 6 절연막(424), 제 1 실리콘층(412) 및 반도체 기판(410)의 일부를 식각하여 소스 라인으로 예정된 제 1 실리콘층 패턴(420)을 형성한다. 이후, 반도체 기판(410), 즉 반도체 기판(410), 제 1 실리콘층 패턴(420) 및 제 6 절연막(424) 상부에 제 7 절연막(426)을 형성하여 제 1 실리콘층 패턴(420)을 전기적으로 분리시킨다.
이때, 제 6 절연막(424)은 실리콘 산화막으로 형성하는 것이 바람직하다. 또 한, 제 6 절연막(424)에 대한 평탄화 식각은 CMP 방법으로 수행하는 것이 바람직하다. 그리고, 소스 라인 영역을 정의하는 마스크는 라인형으로 형성하는 것이 바람직하다. 한편, 제 1 실리콘층 패턴(420) 형성에 대한 식각 공정은 SPT 식각 방법으로 구현할 수 있으나, 이에 한정되는 것은 아니다. 또한, 인접한 제 1 실리콘층 패턴(420) 사이의 거리는 G인 것이 바람직하다(단, 0.5F<G<0.7F). 한편, 제 7 절연막(426)은 CVD 방법이나 ALD 방법을 이용하여 실리콘 산화막으로 형성하는 것이 바람직하다.
도 4c 및 4d를 참조하면, 제 1 하드 마스크 패턴(416)을 제거하여 실리콘 필러(422)를 노출하는 공간(432)을 형성한다. 이후, 공간(432)의 측벽에 제 2 스페이서(434)를 형성한다. 다음으로, 제 2 스페이서(434)를 식각 마스크로 공간(432) 하부에 노출된 실리콘 필러(422), 제 1 실리콘층 패턴(420) 및 반도체 기판(410)의 일부를 식각하여 채널 영역으로 예정된 실리콘 튜브(430)를 형성한다.
이때, 제 1 하드 마스크 패턴(416)의 제거 공정은 습식 식각 방법으로 제거하는 것이 바람직하다. 또한, 실리콘 질화막으로 형성된 제 1 하드 마스크 패턴(416)은 인산을 포함한 습식 식각 방법으로 제거하는 것이 바람직하다. 그리고, 공간(432)의 측벽에 제 2 스페이서(434)를 형성하기 위하여 반도체 기판(410), 예를 들면 실리콘 필러(422), 제 6 절연막(424) 및 제 7 절연막(426) 상부에 제 8 절연막(미도시)을 형성한다. 이후, 제 8 절연막을 건식 식각 방법으로 식각하여 공간의 측벽에 제 2 스페이서(428)를 형성한다. 이때, 제 8 절연막은 CVD 방법 또는 ALD 방법으로 형성된 실리콘 질화막인 것이 바람직하다. 이후 공정은 도 3g 내지 3s와 같은 공정을 수행하여 수직형 플로팅 바디 셀(FBC)의 소자를 형성할 수 있다.
본 발명의 일 실시 예에 따른 플로팅 바디 셀의 동작 특성은 다음과 같다. 데이터 상태는 실리콘 튜브 포텐셜의 형태로 저장된다. "1" 상태로 쓰기 위하여, 비트 라인에 높은 전압을 인가하면, 충격 이온화가 발생하고, 정공이 실리콘 튜브에 쌓이게 된다. 이때, 실리콘 튜브 포텐셜은 "1" 상태로 변한다. 한편, "0" 상태로 쓰기 위하여, 비트 라인에 음 전압을 인가하면, 실리콘 튜브로부터 정공이 추출되고, 실리콘 튜브의 포텐셜은 "0" 상태로 변한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 수직형 플로팅 바디 셀(FBC)을 구현할 수 있어, 셀 면적이 줄어들어도 일정한 채널 길이를 확보할 수 있는 이점이 있다.
또한, SOI 웨이퍼를 사용하지 않고 플로팅 바디 셀을 구현할 수 있어 원가를 절감할 수 있다. 그리고, 논리 회로와 함께 구현할 수 있어 하나의 칩에 마이크로프로세서와 메모리를 동시에 구현할 수 있다.
또한, 수직형 플로팅 바디 셀을 구현함으로써 전하를 축적시킬 충분한 면적을 확보할 수 있다. 이로 인하여 데이터 리텐션 시간을 향상시킬 수 있다. 특히, 채널 내측에 반도체 기판과 연결되는 바이어스 전극을 형성하여 데이터 리텐션 시간을 증가시킬 수 있다.
그리고 채널 외측을 채널 영역으로 사용하여 충분한 전류를 확보할 수 있다. 또한, 저장하려는 전하를 효율적으로 생성시킬 수 있어 읽고/쓰는 동작 속도를 향 상시킬 수 있다.
더불어 채널이 트랜지스터별로 완전히 고립되어 문턱 전압이 인접한 채널의 포텐셜에 따라 변하는 현상이 억제된다. 따라서, 우수한 신호-대-노이즈 비율 특성을 얻을 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (19)
- 플로팅 바디 셀(Floating body cell) 구조를 갖는 반도체 소자에 있어서,반도체 기판 상부에 형성되며, 제 1 및 제 2 도전 라인과 연결되는 튜브 형 채널;상기 튜브 형 채널 내측에 매립되어 상기 반도체 기판과 연결되는 바이어스 전극;상기 튜브 형 채널과 상기 바이어스 전극 사이에 위치하는 절연막; 및상기 튜브 형 채널 외측에 형성되는 써라운드 게이트(Surrounding gate) 전극을 포함하며,상기 제 1 도전 라인은 상기 튜브 형 채널의 하부와 연결되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 튜브 형 채널은 수직형 기둥 형태인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 제 2 도전 라인은 상기 튜브 형 채널의 상부와 연결되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 튜브 형 채널의 상부면은 원형이나 다각형인 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상부에 도전성 필러(Pillar)를 형성하는 단계;상기 도전성 필러의 내측과 그 하부의 상기 반도체 기판의 일부를 식각하여 도전성 튜브를 형성하는 단계;상기 도전성 튜브의 내부 측벽에 절연막을 형성하는 단계;상기 도전성 튜브를 매립하며, 그 하부의 상기 반도체 기판과 연결되는 바이어스 전극을 형성하는 단계;상기 반도체 기판과 상기 도전성 튜브 사이에 제 1 도전 라인을 더 형성하는 단계;상기 도전성 튜브의 외부 측벽에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상부에 써라운드 게이트(Surrounding gate) 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 도전성 필러를 형성하는 단계는,상기 반도체 기판 상부에 도전층을 형성하는 단계;상기 도전층 상부에 하드 마스크층을 형성하는 단계;활성 영역 마스크로 상기 하드 마스크층을 선택 식각하여 하드 마스크층 패턴을 형성하는 단계;상기 하드 마스크층 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 하드 마스크층 패턴 및 상기 스페이서를 식각 마스크로 상기 도전층을 선택 식각하여 상기 도전성 필러를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 도전층은 p형 또는 언도프트 실리콘층으로 형성하며, 그 두께는 500~5,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 도전층은 실리콘층 성장 시 보론(B)을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 하드 마스크층은 산화막, 실리콘 질화막 및 이들의 조합으로 이루어진 그룹중 선택된 어느 하나로 형성하며, 그 두께는 500~5,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 스페이서는 실리콘 질화막으로 형성하며, 그 두께는 100~500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 활성 영역 마스크는 원형이나 다각형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 절연막은 실리콘 산화막으로 형성하며, 그 두께는 1~100nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 바이어스 전극은 단결정 실리콘층, 다결정 실리콘층, 티타늄 질화(TiN)막, 탄탈늄 질화(TaN)막, 텅스텐(W)층 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 게이트 절연막은 실리콘 산화막, 하프늄 산화막, 알루미늄 산화막, 지르코늄 산화막, 하프늄실리콘 질화산화막, 실리콘 질화막 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하며, 그 두께는 1~100nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 게이트 전극은 다결정 실리콘, 티타늄(Ti)층, 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막, 텅스텐(W)층, 알루미늄(Al)층, 구리(Cu)층, 텅스텐 실리사이드(WSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 도전성 튜브의 상부와 연결되는 제 2 도전 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 도전성 튜브는 수직형 기둥 형태인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 17항에 있어서,상기 제 1 도전 라인은 실리콘 성장 방법을 이용하여 실리콘 단결정층으로 형성하며, 그 두께는 100~5,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 17항에 있어서,상기 제 1 도전 라인은 실리콘 성장 시 포스핀(PH3)을 주입하여 n형 실리콘 단결정층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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