KR20210158258A - 집적회로 소자 - Google Patents

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이상호
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안지영
이기석
최윤영
한승욱
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Abstract

집적회로 소자는 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 다이렉트 콘택의 측벽에 접하는 내측 산화막과, 상기 비트 라인의 측벽 위에서 수직 방향을 따라 비선형으로 연장되고 상기 비트 라인의 상기 측벽에 접하는 탄소 함유 산화막을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 복수의 도전 라인을 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 복수의 도전 라인 각각의 사이의 간격이 좁아지고 있으며, 이에 따라 복수의 도전 라인과, 상기 복수의 도전 라인 각각의 사이에 개재되는 다른 도전 영역들과의 사이의 이격 거리가 점차 감소되고 있다. 이에 따라, 상기 복수의 도전 라인과 이들에 인접한 다른 도전 영역들과의 사이의 기생 커패시턴스를 억제할 수 있고 상기 복수의 도전 라인이 안정적이며 신뢰성 있는 구조를 유지할 수 있는 집적회로 소자를 구현하기 위한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 도전 라인과 이에 인접한 다른 도전 영역과의 사이의 기생 커패시턴스를 억제할 수 있고 상기 도전 라인이 안정적이며 신뢰성 있는 구조를 유지할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 수평 방향으로 연장된 비트 라인과, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 다이렉트 콘택의 측벽에 접하는 내측 산화막과, 상기 비트 라인의 측벽 위에서 수직 방향을 따라 비선형으로 연장되고 상기 비트 라인의 상기 측벽에 접하는 탄소 함유 산화막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 제1 수평 방향으로 서로 이격되어 있고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 복수의 비트 라인과, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 복수의 비트 라인 중에서 선택된 제1 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 복수의 활성 영역 중 상기 제1 활성 영역에 인접한 제2 활성 영역에 연결되고 상기 기판 상에서 수직 방향으로 연장된 콘택 플러그와, 상기 제1 비트 라인과 상기 콘택 플러그와의 사이에 개재된 스페이서 구조물을 포함하고, 상기 스페이서 구조물은 상기 다이렉트 콘택의 측벽에 접하는 내측 산화막과, 상기 제1 비트 라인의 측벽 위에서 상기 수직 방향을 따라 비선형으로 연장되고 상기 제1 비트 라인의 측벽에 접하는 탄소 함유 산화막을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 활성 영역을 가지는 기판과, 상기 기판 상에서 제1 수평 방향으로 이격되어 있고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 제1 비트 라인 및 제2 비트 라인과, 상기 제1 비트 라인과 상기 제2 비트 라인과의 사이에서 상기 제2 수평 방향을 따라 일렬로 배치된 복수의 콘택 플러그와, 상기 복수의 콘택 플러그 각각의 사이에 하나씩 배치된 복수의 절연 펜스와, 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 제1 비트 라인과의 사이에 연결된 다이렉트 콘택과, 상기 제1 비트 라인과 상기 복수의 콘택 플러그와의 사이에 개재된 스페이서 구조물을 포함하고, 상기 스페이서 구조물은 상기 다이렉트 콘택의 측벽에 접하고 실리콘 산화막으로 이루어지는 내측 산화막과, 상기 제1 비트 라인의 측벽 위에서 수직 방향을 따라 비선형으로 연장되고 상기 제1 비트 라인의 측벽에 접하는 SiOC 막을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다이렉트 콘택의 측벽에 접하는 내측 산화막을 포함함으로써, 다이렉트 콘택 내에 공핍 영역이 형성되는 것을 방지할 수 있으며, 이에 따라 다이렉트 콘택의 전기적 특성이 열화되는 것을 방지할 수 있다. 또한, 비트 라인의 측벽이 비교적 낮은 유전율을 가지는 탄소 함유 산화막으로 덮여 있으므로, 상기 비트 라인과 그에 인접한 도전 영역들과의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다. 따라서, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3 내지 도 10은 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11a 내지 도 11o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(10)는 복수의 활성 영역(ACT)을 포함할 수 있다. 복수의 활성 영역(ACT)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)에 대하여 사선 방향으로 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)과 교차하는 제2 수평 방향(Y 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 예시적인 실시예들에서, 복수의 베리드 콘택(BC)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 도전성 랜딩 패드(LP) 각각의 적어도 일부는 베리드 콘택(BC)과 수직으로 오버랩될 수 있다.
다음에, 도 2 내지 도 10을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 예시적인 구성을 설명한다. 도 2 내지 도 10에 예시한 집적회로 소자들은 각각 도 1에 예시한 집적회로 소자(10)의 레이아웃을 가질 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 단면도이다. 도 2에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (c)는 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다.
도 2를 참조하면, 집적회로 소자(100)는 소자분리막(112)에 의해 복수의 활성 영역(ACT)이 정의된 기판(110)을 포함한다. 기판(110)에 형성된 소자 분리용 트렌치(T1) 내에 소자분리막(112)이 형성되어 있다.
기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 예시적인 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 기판(110)은 도전 영역들, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110)에는 제1 수평 방향(X 방향)으로 연장되는 복수의 워드 라인 트렌치(T2)가 형성되어 있고, 복수의 워드 라인 트렌치(T2) 내에는 복수의 게이트 유전막(116), 복수의 워드 라인(118), 및 매몰 절연막(120)이 형성되어 있다. 복수의 워드 라인(118)은 도 1에 예시한 복수의 워드 라인(WL)에 대응할 수 있다.
게이트 유전막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 상기 고유전막은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있다. 복수의 워드 라인(118)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 매몰 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(110) 상에는 버퍼층(122)이 형성되어 있다. 버퍼층(122)은 복수의 활성 영역(ACT)의 상면, 소자분리막(112)의 상면, 및 복수의 매몰 절연막(120)의 상면을 덮도록 형성될 수 있다. 버퍼층(122)은 기판(110) 상에 차례로 형성된 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
버퍼층(122) 상에는 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 비트 라인(BL)이 형성되어 있다. 복수의 비트 라인(BL)은 제1 수평 방향(X 방향)으로 서로 이격되어 있다. 복수의 활성 영역(ACT) 각각의 일부 영역 위에는 다이렉트 콘택(DC)이 형성되어 있다. 복수의 비트 라인(BL)은 각각 다이렉트 콘택(DC)을 통해 활성 영역(ACT)에 연결될 수 있다. 다이렉트 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 다이렉트 콘택(DC)은 도핑된 폴리실리콘막으로 이루어질 수 있다.
복수의 비트 라인(BL)은 각각 기판(110) 상에 차례로 형성된 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함할 수 있다. 복수의 비트 라인(BL)은 각각 절연 캡핑 패턴(136)으로 덮여 있다. 수직 방향(Z 방향)에서 절연 캡핑 패턴(136)은 상부 도전층(134)의 위에 배치될 수 있다. 비트 라인(BL)의 하부 도전층(130)의 상면과 다이렉트 콘택(DC)의 상면은 동일 평면 상에 배치될 수 있다. 도 2에는 복수의 비트 라인(BL)이 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)을 포함하는 3 중 도전층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 비트 라인(BL)은 단일 도전층, 이중 도전층, 또는 4 중 도전층 이상의 복수의 도전층 적층 구조로 형성될 수도 있다.
예시적인 실시예들에서, 하부 도전층(130)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 중간 도전층(132) 및 상부 도전층(134)은 각각 Ti, TiN, TiSiN, 텅스텐(W), WN, 텅스텐 실리사이드(WSix), 텅스텐 실리콘 나이트라이드(WSixNy), 루테늄(Ru), 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 예를 들면, 중간 도전층(132)은 TiN 막 및/또는 TiSiN 막으로 이루어지고, 상부 도전층(134)은 Ti, TiN, W, WN, WSixNy, Ru, 또는 이들의 조합을 포함하는 막으로 이루어질 수 있다. 절연 캡핑 패턴(136)은 실리콘 질화막으로 이루어질 수 있다.
기판(110) 상에는 복수의 콘택 플러그(150)가 배치될 수 있다. 복수의 콘택 플러그(150)는 복수의 비트 라인(BL) 각각의 사이의 공간에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 복수의 콘택 플러그(150)는 각각 활성 영역(ACT)에 접할 수 있다. 복수의 콘택 플러그(150) 각각의 하단부는 기판(110) 내에 매립되도록 기판(110)의 상면보다 더 낮은 레벨에 배치될 수 있다. 복수의 콘택 플러그(150)는 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
집적회로 소자(100)에서, 하나의 다이렉트 콘택(DC)과, 상기 하나의 다이렉트 콘택(DC)을 사이에 두고 서로 대면하는 한 쌍의 콘택 플러그(150)는 각각 복수의 활성 영역(AC) 중 서로 다른 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중에서 선택되고 서로 인접한 한 쌍의 비트 라인(BL) 사이에서 복수의 콘택 플러그(150)가 제2 수평 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 제2 수평 방향(Y 방향)을 따라 일렬로 배열된 복수의 콘택 플러그(150) 각각의 사이에는 절연 펜스(149)가 배치될 수 있다. 복수의 콘택 플러그(150)는 복수의 절연 펜스(149)에 의해 상호 절연될 수 있다. 복수의 절연 펜스(149)는 각각 기판(110) 상에서 수직 방향(Z 방향)으로 연장되는 기둥 형상을 가질 수 있다. 예시적인 실시예들에서, 복수의 절연 펜스(149)는 실리콘 질화막으로 이루어질 수 있다.
집적회로 소자(100)는 복수의 비트 라인(BL)과 복수의 콘택 플러그(150)와의 사이에 개재되는 복수의 스페이서 구조물(SP1)을 포함할 수 있다. 1 개의 비트 라인(BL)과 제2 수평 방향(Y 방향)을 따라 일렬로 배열되는 복수의 콘택 플러그(150)와의 사이에는 1 개의 스페이서 구조물(SP1)이 개재될 수 있다. 복수의 스페이서 구조물(SP1)은 각각 내측 산화막(140), 탄소 함유 산화막(142), 갭필 절연 패턴(144), 중간 절연 스페이서(146), 및 외측 절연 스페이서(148)를 포함할 수 있다.
내측 산화막(140)은 다이렉트 콘택(DC)의 측벽과 비트 라인(BL)의 하부 도전층(130)의 측벽에 각각 접할 수 있다. 내측 산화막(140)은 탄소 함유 산화막(142)을 사이에 두고 콘택 플러그(150)로부터 이격될 수 있다. 내측 산화막(140)은 콘택 플러그(150)와 접하는 부분을 포함하지 않을 수 있다.
수직 방향(Z 방향)에서, 내측 산화막(140)의 최상면은 비트 라인(BL)의 하부 도전층(130)의 최상면, 및 다이렉트 콘택(DC)의 최상면과 동일 레벨에 있을 수 있다. 비트 라인(BL)의 하부 도전층(130)의 양 측벽은 그 수직 방향(Z 방향)의 최저 레벨부터 최고 레벨까지 내측 산화막(140)으로 덮일 수 있다. 또한, 다이렉트 콘택(DC)의 양 측벽은 그 수직 방향(Z 방향)의 최저 레벨부터 최고 레벨까지 내측 산화막(140)으로 덮일 수 있다.
내측 산화막(140)은 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 비트 라인(BL)의 하부 도전층(130)과 다이렉트 콘택(DC)이 각각 도핑된 폴리실리콘막으로 이루어지고 하부 도전층(130) 및 다이렉트 콘택(DC)에 각각 실리콘 산화막 대신 실리콘 질화막이 접하는 경우, 하부 도전층(130) 및 다이렉트 콘택(DC) 내에서 상기 실리콘 질화막과의 계면 부근에 공핍 영역이 형성되어 다이렉트 콘택(DC) 및 하부 도전층(130)의 전기적 특성이 열화될 수 있다. 본 발명의 기술적 사상에 의하면, 다이렉트 콘택(DC)과 비트 라인(BL)의 하부 도전층(130)이 각각 도핑된 폴리실리콘막으로 이루어지는 경우, 하부 도전층(130)의 측벽과 다이렉트 콘택(DC)의 측벽에 각각 접하는 내측 산화막(140)이 실리콘 산화막으로 이루어짐으로써, 하부 도전층(130)과 내측 산화막(140)과의 계면, 및 다이렉트 콘택(DC)과 내측 산화막(140)과의 계면 부근에서 하부 도전층(130) 및 다이렉트 콘택(DC) 내에 공핍 영역이 형성되는 것을 방지할 수 있으며, 이에 따라 하부 도전층(130) 및 다이렉트 콘택(DC)의 전기적 특성이 열화되는 것을 방지할 수 있다.
탄소 함유 산화막(142)은 비트 라인(BL)의 중간 도전층(132) 및 상부 도전층(134) 각각의 측벽과, 절연 캡핑 패턴(136)의 측벽에 접할 수 있다. 탄소 함유 산화막(142)은 비트 라인(BL)의 측벽 위에서 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다.
탄소 함유 산화막(142)은 적어도 하나의 돌출부(142PR)를 포함할 수 있다. 상기 적어도 하나의 돌출부(142PR)는 인접해 있는 비트 라인(BL)의 외측으로 돌출되는 형상을 가질 수 있다. 즉, 탄소 함유 산화막(142)의 돌출부(142PR)는 탄소 함유 산화막(142)에 인접해 있는 비트 라인(BL)으로부터 멀어지는 방향으로 돌출된 구조를 가질 수 있다. 상기 적어도 하나의 돌출부(142PR)는 수직 방향(Z 방향)에서 갭필 절연 패턴(144)의 상면보다 더 높은 레벨에 배치되는 돌출부(142PR)를 포함할 수 있다.
탄소 함유 산화막(142)은 다이렉트 콘택(DC)에 접하는 부분을 포함할 수 있다. 또한, 탄소 함유 산화막(142)은 비트 라인(BL)과 중간 절연 스페이서(146)와의 사이에 개재되는 제1 부분과, 내측 산화막(140)의 측벽에 접하는 제2 부분과, 중간 절연 스페이서의 저면에 접하는 제3 부분을 포함할 수 있다. 상기 제1 부분, 상기 제2 부분, 및 상기 제3 부분은 일체로 연결될 수 있다. 상기 적어도 하나의 돌출부(142PR)는 상기 제3 부분으로 이루어지는 돌출부(142PR)를 포함할 수 있다.
탄소 함유 산화막(142)은 실리콘 산화막보다 작은 유전율을 가지는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 탄소 함유 산화막(142)은 SiOC 막으로 이루어질 수 있다. 탄소 함유 산화막(142)을 구성하는 SiOC 막 내에서 탄소 원자(C) 함량은 약 10 원자% 내지 약 50 원자%일 수 있다. 예를 들면, 탄소 함유 산화막(142)은 SixOyCz로 표시될 수 있으며, 여기서 0.1≤x≤0.5, 0.1≤y≤0.5, 및 0.1≤z≤0.8 일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 탄소 함유 산화막(142) 중 비트 라인(BL) 및 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가질 수 있다. 제1 수평 방향(X 방향)에서 탄소 함유 산화막(142)은 약 10 Å 내지 약 30 Å의 두께를 가질 수 있다.
집적회로 소자(100)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 탄소 함유 산화막(142)으로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
갭필 절연 패턴(144)은 콘택 플러그(150)의 하단부와 다이렉트 콘택(DC)과의 사이에 개재되어 콘택 플러그(150)의 하단부 측벽과 다이렉트 콘택(DC)의 측벽을 덮을 수 있다. 갭필 절연 패턴(144)의 측벽 및 저면은 탄소 함유 산화막(142)에 의해 포위될 수 있다. 내측 산화막(140) 및 탄소 함유 산화막(142)은 각각 다이렉트 콘택(DC)과 갭필 절연 패턴(144)과의 사이에 개재되는 부분을 포함할 수 있다.
내측 산화막(140)은 탄소 함유 산화막(142) 및 갭필 절연 패턴(144)을 사이에 두고 콘택 플러그(150)로부터 이격될 수 있다.
중간 절연 스페이서(146)는 인접해 있는 비트 라인(BL)의 측벽을 덮을 수 있다. 중간 절연 스페이서(146)는 탄소 함유 산화막(142)과 외측 절연 스페이서(148)와의 사이에 개재될 수 있다. 중간 절연 스페이서(146)는 실리콘 산화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
내측 산화막(140)의 일부와 탄소 함유 산화막(142)의 일부는 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 내측 산화막(140)의 다른 일부와 탄소 함유 산화막(142)의 다른 일부는 제1 수평 방향(X 방향)으로 오버랩되도록 배치될 수 있다.
외측 절연 스페이서(148)는 인접해 있는 비트 라인(BL)의 측벽을 덮을 수 있다. 외측 절연 스페이서(148)는 탄소 함유 산화막(142) 및 중간 절연 스페이서(146)를 사이에 두고 인접해 있는 비트 라인(BL)의 측벽을 덮도록 수직 방향(Z 방향)으로 연장될 수 있다. 외측 절연 스페이서(148)는 중간 절연 스페이서(146)를 사이에 두고 탄소 함유 산화막(142)으로부터 이격될 수 있다. 예시적인 실시예들에서, 외측 절연 스페이서(148)는 실리콘 질화막으로 이루어질 수 있다.
탄소 함유 산화막(142)의 상기 적어도 하나의 돌출부(142PR)는 인접해 있는 비트 라인(BL)과 외측 절연 스페이서(148)와의 사이에 개재되고 외측 절연 스페이서(148)를 향해 돌출된 돌출부(142PR)를 포함할 수 있다.
내측 산화막(140), 탄소 함유 산화막(142), 중간 절연 스페이서(146), 및 외측 절연 스페이서(148)는 각각 제2 수평 방향(Y 방향)을 따라 비트 라인(BL)과 평행하게 연장될 수 있다.
복수의 콘택 플러그(150) 각각의 상부에는 금속 실리사이드막(172) 및 복수의 도전성 랜딩 패드(LP)가 차례로 형성될 수 있다. 복수의 도전성 랜딩 패드(LP)는 금속 실리사이드막(172)을 통해 복수의 콘택 플러그(150)에 연결될 수 있다. 복수의 도전성 랜딩 패드(LP)는 복수의 절연 캡핑 패턴(136) 각각의 사이의 공간으로부터 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 복수의 절연 캡핑 패턴(136) 각각의 상부까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 도전성 배리어막(174)과 도전층(176)을 포함할 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(172)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다. 예시적인 실시예들에서, 금속 실리사이드막(172)은 생략 가능하다. 도전성 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다. 도전층(176)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(176)은 텅스텐(W)을 포함할 수 있다. 복수의 도전성 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP)는 이들 주위의 공간을 채우는 절연막(180)에 의해 상호 전기적으로 절연될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 단면도이다. 도 3에는 집적회로 소자(100A) 중 도 2의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 3을 참조하면, 집적회로 소자(100A)는 도 2에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 복수의 스페이서 구조물(SP1) 대신 복수의 스페이서 구조물(SP1A)을 포함한다.
복수의 스페이서 구조물(SP1A)은 도 2에 예시한 스페이서 구조물(SP1)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP1A)은 수직 방향(Z 방향)을 따라 가변적인 두께를 가지는 탄소 함유 산화막(142A)과, 중간 절연 스페이서(146A)를 포함한다.
탄소 함유 산화막(142A)은 도 2를 참조하여 탄소 함유 산화막(142)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 탄소 함유 산화막(142A) 중 비트 라인(BL)에 접하는 부분과 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다. 제1 수평 방향(X 방향)에서 탄소 함유 산화막(142A) 중 비트 라인(BL)의 상부 도전층(134)에 접하는 부분의 제1 두께(W11)는 탄소 함유 산화막(142A) 중 절연 캡핑 패턴(136)에 접하는 부분의 제2 두께(W12)보다 더 작을 수 있다. 이는 탄소 함유 산화막(142A)을 형성하기 위한 공정에서 상부 도전층(134)의 표면에서의 증착 특성과 절연 캡핑 패턴(136)의 표면에서의 증착 특성과의 차이, 탄소 함유 산화막(142) 형성의 전처리 공정에서 전처리 조건에 대한 상부 도전층(134)과 절연 캡핑 패턴(136)의 반응 차이 등에 기인할 수 있다.
예시적인 실시예들에서, 제1 수평 방향(X 방향)에서 탄소 함유 산화막(142A)은 약 10 Å 내지 약 30 Å의 두께를 가질 수 있다. 탄소 함유 산화막(142A)의 제2 두께(W12)와 제1 두께(W11)와의 차이는 약 0.1 Å 내지 약 20 Å 일 수 있으나, 이에 한정되는 것은 아니다.
중간 절연 스페이서(146A)는 도 2를 참조하여 중간 절연 스페이서(146)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 제1 수평 방향(X 방향)에서 중간 절연 스페이서(146A) 중 상부 도전층(134)에 대면하는 부분의 폭은 중간 절연 스페이서(146A)의 다른 부분의 폭보다 더 클 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100B)를 설명하기 위한 단면도이다. 도 4에는 집적회로 소자(100B) 중 도 2의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 4를 참조하면, 집적회로 소자(100B)는 도 2에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)는 복수의 스페이서 구조물(SP1) 대신 복수의 스페이서 구조물(SP1B)을 포함한다. 복수의 스페이서 구조물(SP1B)은 도 2에 예시한 스페이서 구조물(SP1)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP1B)은 중간 절연 스페이서(146) 대신 에어 스페이서(AS1) 및 중간 절연 스페이서 패턴(P1)으로 이루어지는 중간 절연 스페이서(146B)를 포함한다. 중간 절연 스페이서(146B)를 구성하는 에어 스페이서(AS1) 및 중간 절연 스페이서 패턴(P1) 중 중간 절연 스페이서 패턴(P1)가 기판(110)(도 2 참조)에 더 가까울 수 있다.
집적회로 소자(100B)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 에어 스페이서(AS1)를 포함하는 중간 절연 스페이서(146B)로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 5에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 일부 구성들의 단면도이고, (c)는 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 5에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200)는 도 2에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 스페이서 구조물(SP1) 대신 복수의 스페이서 구조물(SP2)을 포함한다.
복수의 스페이서 구조물(SP2)은 각각 내측 산화막(240), 탄소 함유 산화막(242), 갭필 절연 패턴(244), 중간 절연 스페이서(246), 및 외측 절연 스페이서(148)를 포함할 수 있다.
내측 산화막(240)은 다이렉트 콘택(DC)의 측벽과 비트 라인(BL)의 하부 도전층(130)의 측벽에 각각 접할 수 있다. 내측 산화막(240)은 다이렉트 콘택(DC)과 갭필 절연 패턴(244)과의 사이에 개재되는 부분을 포함할 수 있다. 내측 산화막(240)은 다이렉트 콘택(DC)과 갭필 절연 패턴(244)과의 사이에 개재되는 부분을 포함할 수 있다. 내측 산화막(240)은 콘택 플러그(150)와 접하는 부분을 포함할 수 있다.
내측 산화막(240)은 실리콘 산화막으로 이루어질 수 있다. 다이렉트 콘택(DC)과 비트 라인(BL)의 하부 도전층(130)이 각각 도핑된 폴리실리콘막으로 이루어지는 경우, 하부 도전층(130)의 측벽과 다이렉트 콘택(DC)의 측벽에 각각 접하는 내측 산화막(140)이 실리콘 산화막으로 이루어짐으로써, 하부 도전층(130) 및 다이렉트 콘택(DC) 각각의 내부에서 내측 산화막(140)과의 계면 부근에 공핍 영역이 형성되는 것을 방지할 수 있으며, 이에 따라 하부 도전층(130) 및 다이렉트 콘택(DC)의 전기적 특성이 열화되는 것을 방지할 수 있다.
탄소 함유 산화막(242)은 외측 절연 스페이서(148)를 사이에 두고 탄소 함유 산화막(242)에 가장 인접해 있는 콘택 플러그(150)로부터 이격되어 있을 수 있다. 탄소 함유 산화막(242)은 다이렉트 콘택(DC)과 갭필 절연 패턴(244)과의 사이에 개재되는 부분을 포함하지 않을 수 있다.
갭필 절연 패턴(244)은 콘택 플러그(150)의 하단부와 다이렉트 콘택(DC)과의 사이에 개재될 수 있다. 갭필 절연 패턴(244)은 다이렉트 콘택(DC) 및 내측 산화막(240)에 접할 수 있다. 제1 수평 방향(X 방향)에서 갭필 절연 패턴(244)은 내측 산화막(240)을 사이에 두고 다이렉트 콘택(DC)과 대면할 수 있다. 외측 절연 스페이서(148)는 갭필 절연 패턴(244) 위에서 비트 라인(BL)의 측벽 및 절연 캡핑 패턴(136)의 측벽을 덮을 수 있다.
탄소 함유 산화막(242)은 비트 라인(BL)의 중간 도전층(132) 및 상부 도전층(134) 각각의 측벽과, 절연 캡핑 패턴(136)의 측벽에 접할 수 있다. 탄소 함유 산화막(242)은 비트 라인(BL)의 측벽 위에서 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 탄소 함유 산화막(242)은 인접해 있는 비트 라인(BL)으로부터 외측 절연 스페이서(148)를 향하는 방향으로 돌출된 돌출부(242PR)를 포함할 수 있다. 돌출부(242PR)는 수직 방향(Z 방향)에서 갭필 절연 패턴(144)의 상면보다 더 높은 레벨에 배치될 수 있다.
탄소 함유 산화막(242)과 콘택 플러그(150)와의 사이에 외측 절연 스페이서(148)가 개재될 수 있다. 탄소 함유 산화막(242)은 다이렉트 콘택(DC)에 접하는 부분을 포함하지 않을 수 있다.
탄소 함유 산화막(242)은 비트 라인(BL)과 중간 절연 스페이서(146)와의 사이에 개재되는 부분과, 중간 절연 스페이서의 저면에 접하는 부분을 포함할 수 있다. 탄소 함유 산화막(242) 중 중간 절연 스페이서의 저면에 접하는 부분은 돌출부(242PR)를 구성할 수 있다.
예시적인 실시예들에서, 탄소 함유 산화막(242) 중 비트 라인(BL) 및 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가질 수 있다.
집적회로 소자(200)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 탄소 함유 산화막(242)으로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
중간 절연 스페이서(246)는 인접해 있는 비트 라인(BL)의 측벽을 덮을 수 있다. 중간 절연 스페이서(246)는 탄소 함유 산화막(242)과 외측 절연 스페이서(148)와의 사이에 개재될 수 있다. 중간 절연 스페이서(246)는 실리콘 산화막, 에어 스페이서, 또는 이들의 조합으로 이루어질 수 있다.
내측 산화막(240)의 일부와 탄소 함유 산화막(242)의 일부는 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 내측 산화막(240)의 다른 일부와 탄소 함유 산화막(242)의 다른 일부는 제1 수평 방향(X 방향)으로 오버랩되도록 배치될 수 있다.
외측 절연 스페이서(148)는 중간 절연 스페이서(246)를 사이에 두고 탄소 함유 산화막(242) 으로부터 이격될 수 있다.
내측 산화막(240), 탄소 함유 산화막(242), 중간 절연 스페이서(246), 및 외측 절연 스페이서(148)는 각각 제2 수평 방향(Y 방향)을 따라 비트 라인(BL)과 평행하게 연장될 수 있다.
내측 산화막(240), 탄소 함유 산화막(242), 갭필 절연 패턴(244), 및 중간 절연 스페이서(246)에 대한 보다 상세한 구성은 도 2를 참조하여 내측 산화막(140), 탄소 함유 산화막(142), 갭필 절연 패턴(144), 및 중간 절연 스페이서(146)에 대하여 설명한 바와 대체로 동일하다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)를 설명하기 위한 단면도이다. 도 6에는 집적회로 소자(200A) 중 도 5의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 6을 참조하면, 집적회로 소자(200A)는 도 5에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200A)는 복수의 스페이서 구조물(SP2) 대신 복수의 스페이서 구조물(SP2A)을 포함한다.
복수의 스페이서 구조물(SP2A)은 도 5에 예시한 스페이서 구조물(SP2)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP2A)은 수직 방향(Z 방향)을 따라 가변적인 두께를 가지는 탄소 함유 산화막(242A)과, 중간 절연 스페이서(246A)를 포함한다.
탄소 함유 산화막(242A)은 도 5를 참조하여 탄소 함유 산화막(242)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 탄소 함유 산화막(242A) 중 비트 라인(BL)에 접하는 부분과 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다. 제1 수평 방향(X 방향)에서 탄소 함유 산화막(242A) 중 비트 라인(BL)의 상부 도전층(134)에 접하는 부분의 제1 두께(W21)는 탄소 함유 산화막(242A) 중 절연 캡핑 패턴(136)에 접하는 부분의 제2 두께(W22)보다 더 작을 수 있다. 탄소 함유 산화막(242A)은 약 10 Å 내지 약 30 Å의 두께를 가질 수 있다. 탄소 함유 산화막(242A)의 제2 두께(W22)와 제1 두께(W21)와의 차이는 약 0.1 Å 내지 약 20 Å 일 수 있으나, 이에 한정되는 것은 아니다.
중간 절연 스페이서(246A)는 도 5를 참조하여 중간 절연 스페이서(246)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 제1 수평 방향(X 방향)에서 중간 절연 스페이서(246A) 중 상부 도전층(134)에 대면하는 부분의 폭은 중간 절연 스페이서(246A)의 다른 부분의 폭보다 더 클 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200B)를 설명하기 위한 단면도이다. 도 7에는 집적회로 소자(200B) 중 도 5의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 7을 참조하면, 집적회로 소자(200B)는 도 5에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)는 복수의 스페이서 구조물(SP2) 대신 복수의 스페이서 구조물(SP2B)을 포함한다. 복수의 스페이서 구조물(SP2B)은 도 5에 예시한 스페이서 구조물(SP2)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP2B)은 중간 절연 스페이서(246) 대신 에어 스페이서(AS2) 및 중간 절연 스페이서 패턴(P2)으로 이루어지는 중간 절연 스페이서(246B)를 포함한다. 중간 절연 스페이서(246B)를 구성하는 에어 스페이서(AS2) 및 중간 절연 스페이서 패턴(P2) 중 중간 절연 스페이서 패턴(P2)가 기판(110)(도 5 참조)에 더 가까울 수 있다.
집적회로 소자(200B)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 에어 스페이서(AS2)를 포함하는 중간 절연 스페이서(246B)로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이다. 도 8에는 집적회로 소자(300) 중 도 5의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 8을 참조하면, 집적회로 소자(300)는 도 5에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 복수의 스페이서 구조물(SP2) 대신 복수의 스페이서 구조물(SP3)을 포함한다.
복수의 스페이서 구조물(SP3)은 도 5에 예시한 스페이서 구조물(SP2)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP3)은 내측 산화막(340), 탄소 함유 산화막(342), 갭필 절연 패턴(344), 중간 절연 스페이서(346), 및 외측 절연 스페이서(148)를 포함할 수 있다.
내측 산화막(340)은 도 5를 참조하여 설명한 내측 산화막(240)과 대체로 동일한 구성을 가진다. 단, 내측 산화막(340)의 최상면 레벨은 다이렉트 콘택(DC)의 최상면 레벨보다 더 낮을 수 있다. 다이렉트 콘택(DC)의 상측 일부의 측벽과 비트 라인(BL)의 하부 도전층(130)의 측벽은 내측 산화막(340)으로 덮이지 않을 수 있다.
탄소 함유 산화막(342)은 도 5를 참조하여 설명한 탄소 함유 산화막(242)과 대체로 동일한 구성을 가진다. 단, 탄소 함유 산화막(342)은 다이렉트 콘택(DC)의 상측 일부의 측벽과 비트 라인(BL)의 하부 도전층(130)의 측벽에 접할 수 있다.
갭필 절연 패턴(344)은 콘택 플러그(150)의 하단부와 다이렉트 콘택(DC)의 하측 일부와의 사이에 개재될 수 있다.
탄소 함유 산화막(342)은 비트 라인(BL)의 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134) 각각의 측벽과, 절연 캡핑 패턴(136)의 측벽에 접할 수 있다. 탄소 함유 산화막(342)은 비트 라인(BL)의 측벽 위에서 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 탄소 함유 산화막(342)은 인접해 있는 비트 라인(BL)의 하부 도전층(130) 및 다이렉트 콘택(DC) 각각으로부터 외측 절연 스페이서(148)를 향하는 방향으로 돌출된 돌출부(342PR)를 포함할 수 있다. 돌출부(342PR)는 수직 방향(Z 방향)에서 갭필 절연 패턴(344)의 상면보다 더 높은 레벨에 배치될 수 있다. 탄소 함유 산화막(342)과 콘택 플러그(150)와의 사이에 외측 절연 스페이서(148)가 개재될 수 있다. 탄소 함유 산화막(342)은 다이렉트 콘택(DC)에 접하는 부분을 포함하지 않을 수 있다.
탄소 함유 산화막(342)은 비트 라인(BL)과 중간 절연 스페이서(346)와의 사이에 개재되는 부분과, 중간 절연 스페이서(346)의 저면에 접하는 부분을 포함할 수 있다. 탄소 함유 산화막(342) 중 중간 절연 스페이서(346)의 저면에 접하는 부분은 돌출부(342PR)를 구성할 수 있다.
예시적인 실시예들에서, 탄소 함유 산화막(342) 중 비트 라인(BL) 및 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가질 수 있다.
집적회로 소자(300)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 탄소 함유 산화막(342)으로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
중간 절연 스페이서(346)는 인접해 있는 비트 라인(BL)의 측벽을 덮을 수 있다. 중간 절연 스페이서(346)는 탄소 함유 산화막(342)과 외측 절연 스페이서(148)와의 사이에 개재될 수 있다. 중간 절연 스페이서(346)는 실리콘 산화막, 에어 스페이서, 또는 이들의 조합으로 이루어질 수 있다.
내측 산화막(340)의 일부와 탄소 함유 산화막(342)의 일부는 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다.
내측 산화막(340), 탄소 함유 산화막(342), 갭필 절연 패턴(344), 및 중간 절연 스페이서(346)에 대한 보다 상세한 구성은 도 2를 참조하여 내측 산화막(140), 탄소 함유 산화막(142), 갭필 절연 패턴(144), 및 중간 절연 스페이서(146)에 대하여 설명한 바와 대체로 동일하다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300A)를 설명하기 위한 단면도이다. 도 9에는 집적회로 소자(300A) 중 도 5의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 9를 참조하면, 집적회로 소자(300A)는 도 8을 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300A)는 복수의 스페이서 구조물(SP3) 대신 복수의 스페이서 구조물(SP3A)을 포함한다.
복수의 스페이서 구조물(SP3A)은 도 8을 참조하여 설명한 스페이서 구조물(SP3)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP3A)은 수직 방향(Z 방향)을 따라 가변적인 두께를 가지는 탄소 함유 산화막(342A)과, 중간 절연 스페이서(346A)를 포함한다.
탄소 함유 산화막(342A)은 도 8을 참조하여 탄소 함유 산화막(342)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 탄소 함유 산화막(342A) 중 비트 라인(BL)에 접하는 부분과 절연 캡핑 패턴(136)에 접하는 부분은 수직 방향(Z 방향)을 따라 서로 다른 두께를 가질 수 있다. 제1 수평 방향(X 방향)에서 탄소 함유 산화막(342A) 중 비트 라인(BL)의 상부 도전층(134)에 접하는 부분의 제1 두께(W31)는 탄소 함유 산화막(342A) 중 절연 캡핑 패턴(136)에 접하는 부분의 제2 두께(W32)보다 더 작을 수 있다. 탄소 함유 산화막(342A)은 약 10 Å 내지 약 30 Å의 두께를 가질 수 있다. 탄소 함유 산화막(342A)의 제2 두께(W32)와 제1 두께(W31)와의 차이는 약 0.1 Å 내지 약 20 Å 일 수 있으나, 이에 한정되는 것은 아니다.
중간 절연 스페이서(346A)는 도 8를 참조하여 중간 절연 스페이서(346)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 제1 수평 방향(X 방향)에서 중간 절연 스페이서(346A) 중 상부 도전층(134)에 대면하는 부분의 폭은 중간 절연 스페이서(346A)의 다른 부분의 폭보다 더 클 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300B)를 설명하기 위한 단면도이다. 도 10에는 집적회로 소자(300B) 중 도 5의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들이 확대되어 도시되어 있다.
도 10을 참조하면, 집적회로 소자(300B)는 8을 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300B)는 복수의 스페이서 구조물(SP3) 대신 복수의 스페이서 구조물(SP3B)을 포함한다. 복수의 스페이서 구조물(SP3B)은 도 8을 참조하여 설명한 스페이서 구조물(SP3)과 대체로 동일한 구조를 가질 수 있다. 단, 복수의 스페이서 구조물(SP3B)은 중간 절연 스페이서(346) 대신 에어 스페이서(AS3) 및 중간 절연 스페이서 패턴(P3)으로 이루어지는 중간 절연 스페이서(346B)를 포함한다.
집적회로 소자(300B)에서, 비트 라인(BL)의 측벽이 비교적 낮은 유전율을 가지는 에어 스페이서(AS3)를 포함하는 중간 절연 스페이서(346B)로 덮여 있으므로, 비트 라인(BL)과 그에 인접한 도전 영역들, 예를 들면 콘택 플러그(150)와의 사이에서 원하지 않는 기생 커패시턴스를 감소시킬 수 있다.
도 11a 내지 도 11o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11o에서, (a)는 도 1의 A - A' 선 단면에 대응하는 일부 영역의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이다. 도 11g 내지 도 11o에서, (c)는 해당 도면의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 11a 내지 도 11o를 참조하여 도 2에 예시한 집적회로 소자(100)의 제조 방법을 설명한다.
도 11a를 참조하면, 기판(110) 상에 소자 분리용 트렌치(T1)를 형성하고, 소자 분리용 트렌치(T1) 내에 소자분리막(112)을 형성한다. 소자분리막(112)에 의해 기판(110)에 복수의 활성 영역(ACT)이 정의될 수 있다.
기판(110)에 복수의 워드 라인 트렌치(T2)를 형성할 수 있다. 복수의 워드 라인 트렌치(T2)는 제1 수평 방향(X 방향)으로 상호 평행하게 연장되며, 활성 영역(ACT)을 가로지르는 라인 형상을 가질 수 있다. 저면에 단차가 형성된 복수의 워드 라인 트렌치(T2)를 형성하기 위하여, 소자분리막(112) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여 소자분리막(112)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 복수의 워드 라인 트렌치(T2)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(T2) 각각의 내부에 게이트 유전막(116), 워드 라인(118), 및 매몰 절연막(120)을 차례로 형성할 수 있다. 복수의 워드 라인(118)을 형성하기 전 또는 후에, 복수의 활성 영역(ACT)의 상부에 복수의 소스/드레인 영역을 형성하기 위한 이온 주입 공정이 수행될 수 있다.
기판(110) 상에 버퍼층(122)을 형성할 수 있다. 버퍼층(122)은 복수의 활성 영역(ACT)의 상면, 소자분리막(112)의 상면, 및 복수의 매몰 절연막(120)의 상면을 덮도록 형성될 수 있다. 버퍼층(122)은 기판(110) 상에 차례로 형성된 제1 실리콘 산화막, 실리콘 질화막, 및 제2 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 11b를 참조하면, 버퍼층(122) 상에 하부 도전층(130)을 형성한다. 하부 도전층(130)은 도핑된 폴리실리콘막으로 이루어질 수 있다.
도 11c를 참조하면, 하부 도전층(130) 위에 마스크 패턴(MP1)을 형성한 후, 마스크 패턴(MP1)의 개구(MH)를 통해 노출되는 하부 도전층(130)과, 그 하부의 버퍼층(122), 기판(110), 및 소자분리막(112) 각각의 일부를 식각하여 기판(110)의 활성 영역(ACT)을 노출시키는 다이렉트 콘택홀(DCH)을 형성한다. 마스크 패턴(MP1)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 11d를 참조하면, 도 11c의 결과물로부터 마스크 패턴(MP1)을 제거하고, 다이렉트 콘택홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다.
다이렉트 콘택(DC)을 형성하기 위하여, 다이렉트 콘택홀(DCH)의 내부 및 하부 도전층(130)의 상부에 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 도핑된 폴리실리콘막을 형성하고, 상기 도핑된 폴리실리콘막이 다이렉트 콘택홀(DCH) 내에만 남도록 상기 도핑된 폴리실리콘막 중 불필요한 부분을 제거할 수 있다.
도 11e를 참조하면, 하부 도전층(130) 및 다이렉트 콘택(DC) 상에 중간 도전층(132), 상부 도전층(134), 및 복수의 절연 캡핑 패턴(136)을 차례로 형성한다. 복수의 절연 캡핑 패턴(136)은 각각 제2 수평 방향(Y 방향)을 따라 길게 연장되는 라인 패턴으로 이루어질 수 있다.
도 11f를 참조하면, 절연 캡핑 패턴(136)을 식각 마스크로 이용하여 상부 도전층(134), 중간 도전층(132), 하부 도전층(130), 및 다이렉트 콘택(DC) 각각의 일부를 식각하여 기판(110) 상에 복수의 비트 라인(BL)을 형성한다. 복수의 비트 라인(BL)은 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134) 각각의 남은 부분들로 이루어질 수 있다. 복수의 비트 라인(BL)이 형성된 후, 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 일부가 다시 노출될 수 있으며, 비트 라인(BL)과 절연 캡핑 패턴(136)을 각각 포함하는 복수의 비트 라인 구조물 각각의 사이에는 제2 수평 방향(Y 방향)을 따라 길게 연장되는 라인 공간(LS)이 한정될 수 있다.
도 11g를 참조하면, 도 11f의 결과물에서 노출된 하부 도전층(130) 및 다이렉트 콘택(DC) 각각의 측벽을 선택적으로 덮는 복수의 내측 산화막(140)을 형성한다. 내측 산화막(140)은 하부 도전층(130) 및 다이렉트 콘택(DC) 각각의 양 측벽에 접하도록 형성될 수 있다. 예시적인 실시예들에서, 복수의 내측 산화막(140)을 형성하기 위하여 하부 도전층(130) 및 다이렉트 콘택(DC) 각각의 노출된 표면의 선택적 산화 공정을 수행할 수 있다.
도 11h를 참조하면, 도 11g의 결과물에서 노출된 표면을 컨포멀하게 덮는 탄소 함유 산화막(142)을 형성한다. 탄소 함유 산화막(142)은 내측 산화막(140), 중간 도전층(132), 상부 도전층(134), 및 복수의 절연 캡핑 패턴(136) 각각에 접하도록 형성될 수 있다.
탄소 함유 산화막(142)을 형성하기 위하여 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 공정을 이용할 수 있다.
예시적인 실시예들에서, 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽 위에서 탄소 함유 산화막(142)이 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가지도록 형성될 수 있다. 다른 예시적인 실시예들에서, 상부 도전층(134)의 표면에서의 증착 특성과 절연 캡핑 패턴(136)의 표면에서의 증착 특성과의 차이, 탄소 함유 산화막(142) 형성의 전처리 공정에서 전처리 조건에 대한 상부 도전층(134)과 절연 캡핑 패턴(136)의 반응 차이 등을 이용하여, 탄소 함유 산화막(142) 대신 도 3에 예시한 탄소 함유 산화막(142A)을 형성할 수도 있다.
도 11i를 참조하면, 도 11h의 결과물에서 다이렉트 콘택홀(DCH)의 남은 공간을 채우면서 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽을 덮는 갭필 절연막(P144)을 형성한다.
예시적인 실시예들에서, 갭필 절연막(P144)은 실리콘 질화막으로 이루어질 수 있다. 갭필 절연막(P144)을 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 11j를 참조하면, 도 11i의 결과물에서 갭필 절연막(P144)을 등방성 식각하여, 갭필 절연막(P144)의 남은 부분으로 이루어지는 갭필 절연 패턴(144)를 형성한다. 갭필 절연막(P144)을 등방성 식각하는 동안 탄소 함유 산화막(142)이 식각 정지막 역할을 할 수 있다. 갭필 절연 패턴(144)은 갭필 절연막(P144) 중 다이렉트 콘택홀(DCH)의 내부를 채우는 부분과, 다이렉트 콘택홀(DCH)의 입구측 외부에서 다이렉트 콘택홀(DCH)의 입구를 덮는 부분을 포함할 수 있다.
도 11k를 참조하면, CVD 또는 ALD 공정을 이용하여 도 11j의 결과물에서 노출된 표면들을 컨포멀하게 덮는 중간 절연 스페이서막을 형성한 후, 상기 중간 절연 스페이서막을 이방성 식각하여 상기 중간 절연 스페이서막으로부터 복수의 중간 절연 스페이서(146)를 형성한다.
복수의 중간 절연 스페이서(146)를 형성하기 위하여 상기 중간 절연 스페이서막을 이방성 식각하는 동안, 버퍼층(122)의 일부와 버퍼층(122)을 덮고 있던 탄소 함유 산화막(142)의 일부가 제거될 수 있다. 그 결과, 복수의 라인 공간(LS)의 바닥에서 기판(110)의 일부, 탄소 함유 산화막(142)의 일부, 및 갭필 절연 패턴(144)의 일부가 노출될 수 있다. 복수의 중간 절연 스페이서(146)는 각각 탄소 함유 산화막(142) 위에서 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽을 덮을 수 있다.
복수의 중간 절연 스페이서(146)는 탄소 함유 산화막(142)의 구성 물질 및 갭필 절연 패턴(144)의 구성 물질과 다른 물질로 이루어질 수 있다. 복수의 중간 절연 스페이서(146)는 탄소 함유 산화막(142) 및 갭필 절연 패턴(144) 각각에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 복수의 중간 절연 스페이서(146)는 실리콘 산화막으로 형성될 수 있다.
도 11l을 참조하면, 도 11k의 결과물을 컨포멀하게 덮는 외측 절연 스페이서(148)를 형성한다. 외측 절연 스페이서(148)는 복수의 중간 절연 스페이서(146)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 외측 절연 스페이서(148)는 실리콘 질화막으로 이루어질 수 있다. 외측 절연 스페이서(148)를 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 11m을 참조하면, 도 11l의 결과물에서 복수의 비트 라인(BL) 각각의 사이에서 외측 절연 스페이서(148)에 의해 한정되는 라인 공간(LS)에 서로 이격된 복수의 절연 펜스(149)를 형성하여 라인 공간(LS)을 복수의 콘택 공간(CS)으로 분리한다.
복수의 절연 펜스(149)는 각각 워드 라인(118) 상에서 워드 라인(118)과 수직으로 오버랩되도록 형성될 수 있다. 복수의 절연 펜스(149)는 실리콘 질화막으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 절연 펜스(149)를 형성하는 동안 복수의 절연 캡핑 패턴(136)의 일부가 소모되어 복수의 절연 캡핑 패턴(136)의 높이가 낮아질 수 있다.
그 후, 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R1)을 형성한다. 복수의 리세스 공간(R1)을 형성하기 위하여 이방성 식각 공정, 또는 이방성 식각 공정과 등방성 식각 공정의 조합을 이용할 수 있다. 예를 들면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 콘택 공간(CS)을 통해 노출되는 외측 절연 스페이서(148) 및 그 하부에 있는 기판(110)의 일부를 이방성 식각하고, 그 결과 노출되는 기판(110)의 활성 영역(ACT)의 일부를 등방성 식각하여 복수의 리세스 공간(R1)을 형성할 수 있다. 복수의 리세스 공간(R1)은 각각 콘택 공간(CS)과 연통(communicate)될 수 있다. 콘택 공간(CS)을 형성하기 위한 식각 공정을 수행하는 동안, 기판(110)의 상면에 인접한 영역에서 탄소 함유 산화막(142) 및 갭필 절연 패턴(144) 각각의 일부가 소모될 수 있다.
복수의 리세스 공간(R1)을 통해 기판(110)의 활성 영역(ACT)의 일부, 탄소 함유 산화막(142)의 일부, 및 갭필 절연 패턴(144)의 일부가 노출될 수 있다.
도 11n을 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(R1)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(CS)의 일부를 채우는 복수의 콘택 플러그(150)를 형성한다.
도 11o를 참조하면, 복수의 콘택 공간(CS)(도 11n 참조)을 통해 노출되는 복수의 콘택 플러그(150) 위에 금속 실리사이드막(172) 및 복수의 도전성 랜딩 패드(LP)를 차례로 형성한다.
콘택 플러그(150) 및 금속 실리사이드막(172)은 도 1에 예시한 베리드 콘택(BC)의 적어도 일부를 구성할 수 있다. 복수의 도전성 랜딩 패드(LP)는 금속 실리사이드막(172) 위에서 복수의 콘택 공간(CS)을 채우면서 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 절연 캡핑 패턴(136)의 상부까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 도전성 배리어막(174) 및 도전층(176)을 포함할 수 있다.
복수의 도전성 랜딩 패드(LP)를 형성하기 위하여, 금속 실리사이드막(172)이 형성된 결과물 전면에 도전성 배리어막(174) 및 도전층(176)을 형성한 후, 도전층(176) 위에 도전층(176)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 도전층(176), 도전성 배리어막(174), 및 그 주위의 절연막들을 식각하여 상부 리세스 공간(R2)을 형성할 수 있다. 상기 마스크 패턴은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 도전성 랜딩 패드(LP)는 복수의 아일랜드 패턴 형상을 가질 수 있다. 복수의 도전성 랜딩 패드(LP) 중 콘택 공간(CS)의 외부에서 수평 방향으로 연장되는 부분들은 도 1에 예시한 복수의 도전성 랜딩 패드(LP)를 구성할 수 있다.
복수의 도전성 랜딩 패드(LP) 주위에서 상부 리세스 공간(R2)을 절연막(180)으로 채워 복수의 도전성 랜딩 패드(LP)를 상호 전기적으로 절연시킬 수 있다. 그 후, 절연막(180) 위에 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
예시적인 실시예들에서, 도 11o를 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP) 주위에 상부 리세스 공간(R2)을 형성한 후 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(146)를 구성하는 실리콘 산화막의 적어도 일부를 제거할 수 있다.
일 예에서, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(146)를 구성하는 실리콘 산화막을 완전히 제거하여 중간 절연 스페이서(146)가 에어 스페이서로 이루어지도록 할 수 있다.
다른 예에서, 도 4에 예시한 집적회로 소자(100B)를 제조하기 위하여, 도 11o를 참조하여 설명한 공정에서 상부 리세스 공간(R2)을 형성한 후 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(146)를 구성하는 실리콘 산화막의 일부를 제거하여 에어 스페이서(AS1)를 형성하고, 에어 스페이서(AS1)의 하부에 상기 실리콘 산화막의 잔류 부분으로 이루어지는 중간 절연 스페이서 패턴(P1)이 남도록 할 수 있다.
도 12a 내지 도 12h는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12h에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (c)는 해당 도면의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 12a 내지 도 12h 를 참조하여 도 5에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 12h에 있어서, 도 1 내지 도 11o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 도 11a 내지 도 11f를 참조하여 설명한 공정들을 수행하여 기판(110) 상에 복수의 비트 라인(BL) 및 다이렉트 콘택(DC)을 형성한 후, 얻어진 결과물의 노출 표면들을 컨포멀하게 덮는 예비 내측 산화막(P240)을 형성한다. 예비 내측 산화막(P240)은 실리콘 산화막으로 이루어질 수 있다. 예비 내측 산화막(P240)을 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
그 후, 도 11i를 참조하여 설명한 바와 유사한 방법으로 예비 내측 산화막(P240) 위에 갭필 절연막(P244)을 형성한다. 갭필 절연막(P244)에 의해 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 남은 공간이 채워질 수 있다. 갭필 절연막(P244)은 실리콘 질화막으로 이루어질 수 있다. 예비 내측 산화막(P240)의 두께는 갭필 절연막(P244)의 두께보다 더 작을 수 있다.
도 12b를 참조하면, 도 11j를 참조하여 갭필 절연 패턴(144)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 도 12a의 결과물에서 갭필 절연막(P244)을 등방성 식각하여, 갭필 절연막(P244)의 남은 부분으로 이루어지는 갭필 절연 패턴(244)를 형성한다.
갭필 절연막(P244)을 등방성 식각하는 동안, 예비 내측 산화막(P240)은 비트 라인(BL) 및 절연 캡핑 패턴(136)을 보호하는 식각 정지막 역할을 할 수 있다. 예비 내측 산화막(P240) 중 갭필 절연 패턴(244)으로 덮이지 않는 부분들은 제거되고, 예비 내측 산화막(P240) 중 갭필 절연 패턴(244)으로 덮이는 부분들은 내측 산화막(240)으로서 남을 수 있다. 갭필 절연 패턴(244)은 내측 산화막(240)을 사이에 두고 다이렉트 콘택(DC)으로부터 이격될 수 있다. 내측 산화막(240) 및 갭필 절연 패턴(244)은 비트 라인(BL)의 하부 도전층(130)의 양 측벽과, 다이렉트 콘택(DC)의 양 측벽을 덮을 수 있다.
도 12c를 참조하면, 도 11h를 참조하여 탄소 함유 산화막(142)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 도 12b의 결과물에서 노출된 표면들을 컨포멀하게 덮는 탄소 함유 산화막(242)을 형성한다. 탄소 함유 산화막(242)은 중간 도전층(132), 상부 도전층(134), 및 절연 캡핑 패턴(136)에 접하도록 형성될 수 있다.
예시적인 실시예들에서, 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽 위에서 탄소 함유 산화막(242)이 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가지도록 형성될 수 있다. 다른 예시적인 실시예들에서, 도 11h를 참조하여 도 3에 예시한 탄소 함유 산화막(142A)의 형성 방법에 대하여 상술한 바와 유사하게, 도 12c의 공정에서 탄소 함유 산화막(242) 대신 도 6에 예시한 탄소 함유 산화막(242A)을 형성할 수도 있다.
도 12d를 참조하면, 도 11k를 참조하여 복수의 중간 절연 스페이서(146)의 형성 방법에 대하여 설명한 바와 같은 방법으로, 도 12c의 결과물에서 복수의 비트 라인(BL) 각각의 양 측벽을 덮는 복수의 중간 절연 스페이서(246)를 형성한다. 복수의 중간 절연 스페이서(246)는 탄소 함유 산화막(242)을 사이에 두고 비트 라인(BL) 및 절연 캡핑 패턴(136)으로부터 이격될 수 있다.
복수의 중간 절연 스페이서(246)를 형성한 후, 연속적으로 복수의 라인 공간(LS)의 바닥 부분에서 노출되는 탄소 함유 산화막(242)의 일부와 내측 산화막(240)의 일부와 갭필 절연 패턴(244)의 일부와 버퍼층(122)의 일부를 식각하여 복수의 라인 공간(LS)을 통해 기판(110)의 일부 및 매몰 절연막(120)의 일부를 노출시킬 수 있다.
도 12e를 참조하면, 도 12d의 결과물에서 도 11l을 참조하여 설명한 바와 같은 방법으로 복수의 중간 절연 스페이서(246)를 덮는 외측 절연 스페이서(148)를 형성한다.
도 12f를 참조하면, 도 12e의 결과물에서 도 11m을 참조하여 설명한 바와 같은 방법으로 복수의 비트 라인(BL) 각각의 사이의 라인 공간(LS)에 복수의 절연 펜스(149)를 형성하여 라인 공간(LS)을 복수의 콘택 공간(CS)으로 분리하고, 복수의 콘택 공간(CS)과 연통되는 복수의 리세스 공간(R1)을 형성한다.
복수의 리세스 공간(R1)을 통해 기판(110)의 활성 영역(ACT)의 일부, 내측 산화막(240)의 일부, 및 갭필 절연 패턴(244)의 일부가 노출될 수 있다. 탄소 함유 산화막(242)은 외측 절연 스페이서(148)로 덮여 있으므로 복수의 콘택 공간(CS) 및 복수의 리세스 공간(R1)에서 탄소 함유 산화막(242)이 노출되지 않을 수 있다.
도 12g를 참조하면, 도 12f의 결과물에서 도 11n을 참조하여 설명한 바와 같은 방법으로, 복수의 비트 라인(BL) 각각의 사이에 복수의 콘택 플러그(150)를 형성한다.
도 12h를 참조하면, 도 12g의 결과물 상에 복수의 금속 실리사이드막(172) 및 복수의 도전성 랜딩 패드(LP)를 형성하고, 복수의 도전성 랜딩 패드(LP) 주위에 상부 리세스 공간(R2)을 형성한 후, 상부 리세스 공간(R2)을 채우는 절연막(180)을 형성하여 도 5에 예시한 집적회로 소자(200)를 제조할 수 있다.
예시적인 실시예들에서, 도 12h를 참조하여 설명한 공정에서 복수의 도전성 랜딩 패드(LP) 주위에 상부 리세스 공간(R2)을 형성한 후 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(246)의 적어도 일부를 제거할 수 있다.
일 예에서, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(246)를 구성하는 실리콘 산화막을 완전히 제거하여 중간 절연 스페이서(246)가 에어 스페이서로 이루어지도록 할 수 있다.
다른 예에서, 도 7에 예시한 집적회로 소자(200B)를 제조하기 위하여, 도 12h를 참조하여 설명한 공정에서 상부 리세스 공간(R2)을 형성한 후 상부 리세스 공간(R2)을 절연막(180)으로 채우기 전에, 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(246)를 구성하는 실리콘 산화막의 일부를 제거하여 에어 스페이서(AS2)를 형성하고, 에어 스페이서(AS2)의 바닥부에서 중간 절연 스페이서(246)의 잔류 부분으로 이루어지는 중간 절연 스페이서 패턴(P2)이 남도록 할 수 있다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 및 도 13b에서, (a)는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (b)는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성들의 단면도이고, (c)는 해당 도면의 (a)에서 "AX"로 표시한 점선 영역에 대응하는 부분의 확대 단면도이다. 도 13a 및 도 13b를 참조하여 도 8에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 13a 및 도 13b에 있어서, 도 1 내지 도 12h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 도 12a 및 도 12b를 참조하여 내측 산화막(240) 및 갭필 절연 패턴(244)의 형성 방법에 대하여 설명한 바와 유사한 방법으로 내측 산화막(340) 및 갭필 절연 패턴(344)을 형성한다. 단, 본 예에서 내측 산화막(340) 및 갭필 절연 패턴(344)은 버퍼층(122)의 상면보다 낮은 레벨에서 다이렉트 콘택(DC)의 양 측벽을 덮도록 형성될 수 있다. 내측 산화막(340) 및 갭필 절연 패턴(344)은 버퍼층(122)의 상면보다 높은 레벨에서는 다이렉트 콘택(DC)의 양 측벽을 덮지 않을 수 있다. 복수의 비트 라인(BL) 각각의 하부 도전층(130)의 양 측벽은 내측 산화막(340) 및 갭필 절연 패턴(344)으로 덮이지 않을 수 있다. 다이렉트 콘택(DC)과 갭필 절연 패턴(344)과의 사이에 내측 산화막(340)이 개재될 수 있다. 갭필 절연 패턴(344)은 내측 산화막(340)을 사이에 두고 다이렉트 콘택(DC)으로부터 이격될 수 있다.
도 13b를 참조하면, 도 13a의 결과물에서, 도 12c 및 도 12d를 참조하여 탄소 함유 산화막(242) 및 중간 절연 스페이서(246)의 형성 방법에 대하여 설명한 바와 유사한 방법으로 탄소 함유 산화막(342) 및 중간 절연 스페이서(246)을 형성한다.
탄소 함유 산화막(342)은 비트 라인(BL)의 측벽, 절연 캡핑 패턴(136)의 측벽, 다이렉트 콘택(DC)의 측벽, 내측 산화막(340)의 상면, 및 갭필 절연 패턴(344)의 상면을 컨포멀하게 덮도록 형성될 수 있다. 탄소 함유 산화막(342)은 비트 라인(BL)의 하부 도전층(130), 중간 도전층(132), 및 상부 도전층(134)과, 복수의 절연 캡핑 패턴(136)에 접하도록 형성될 수 있다. 탄소 함유 산화막(342)에 대한 보다 상세한 구성은 도 2 및 도 11h를 참조하여 탄소 함유 산화막(142)에 대하여 설명한 바와 대체로 동일하다.
예시적인 실시예들에서, 비트 라인(BL)의 측벽과 절연 캡핑 패턴(136)의 측벽 위에서 탄소 함유 산화막(342)이 수직 방향(Z 방향)을 따라 대략 일정한 두께를 가지도록 형성될 수 있다. 다른 예시적인 실시예들에서, 도 11h를 참조하여 도 3에 예시한 탄소 함유 산화막(142A)의 형성 방법에 대하여 상술한 바와 유사하게, 도 13b의 공정에서 탄소 함유 산화막(342) 대신 도 9에 예시한 탄소 함유 산화막(342A)을 형성할 수도 있다. 그 후, 도 12e 내지 도 12h를 참조하여 설명한 바와 유사한 공정들을 수행하여 도 8에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 10에 예시한 집적회로 소자(300B)를 제조하기 위하여, 도 12h를 참조하여 설명한 공정에서 상부 리세스 공간(R2)을 통해 복수의 중간 절연 스페이서(146B)를 구성하는 실리콘 산화막의 일부를 제거하여 에어 스페이서(AS3)를 형성하고, 에어 스페이서(AS3)의 하부에 상기 실리콘 산화막의 잔류 부분으로 이루어지는 중간 절연 스페이서 패턴(P3)이 남도록 할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 118: 워드 라인, 130: 하부 도전층, 132: 중간 도전층, 134: 상부 도전층, 140: 내측 산화막, 142: 탄소 함유 산화막, 144: 갭필 절연 패턴, 146: 중간 절연 스페이서, 148: 외측 절연 스페이서, 150: 콘택 플러그, BL: 비트 라인.

Claims (10)

  1. 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 수평 방향으로 연장된 비트 라인과,
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 다이렉트 콘택의 측벽에 접하는 내측 산화막과,
    상기 비트 라인의 측벽 위에서 수직 방향을 따라 비선형으로 연장되고 상기 비트 라인의 상기 측벽에 접하는 탄소 함유 산화막을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 활성 영역 중 상기 제1 활성 영역에 인접한 제2 활성 영역에 연결되고 상기 기판 상에서 상기 수직 방향으로 연장된 콘택 플러그와,
    상기 콘택 플러그의 하단부와 상기 다이렉트 콘택과의 사이에 개재된 갭필 절연 패턴을 더 포함하고,
    상기 내측 산화막은 상기 다이렉트 콘택과 상기 갭필 절연 패턴과의 사이에 개재되는 부분을 포함하고,
    상기 탄소 함유 산화막은 상기 수직 방향에서 상기 갭필 절연 패턴의 상면보다 더 높은 레벨에서 상기 비트 라인의 외측으로 돌출된 돌출부를 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 콘택 플러그의 측벽을 덮는 갭필 절연 패턴을 더 포함하고,
    상기 내측 산화막 및 상기 탄소 함유 산화막은 각각 상기 다이렉트 콘택과 상기 갭필 절연 패턴과의 사이에 개재되는 부분을 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 복수의 활성 영역 중 상기 제1 활성 영역에 인접한 제2 활성 영역에 연결되고 상기 기판 상에서 상기 수직 방향으로 연장된 콘택 플러그와,
    상기 콘택 플러그의 하단부와 상기 다이렉트 콘택과의 사이에 개재된 갭필 절연 패턴을 더 포함하고,
    상기 내측 산화막은 상기 갭필 절연 패턴을 사이에 두고 상기 콘택 플러그로부터 이격되어 있고,
    상기 탄소 함유 산화막은 상기 다이렉트 콘택과 상기 갭필 절연 패턴과의 사이에 개재되는 부분과, 상기 다이렉트 콘택에 접하는 부분을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 콘택 플러그의 측벽을 덮는 갭필 절연 패턴을 더 포함하고,
    상기 내측 산화막은 상기 다이렉트 콘택과 상기 갭필 절연 패턴과의 사이에 개재되는 부분을 포함하고,
    상기 탄소 함유 산화막은 상기 다이렉트 콘택과 상기 갭필 절연 패턴과의 사이에 개재되는 부분을 포함하지 않는 집적회로 소자.
  6. 제1항에 있어서,
    상기 내측 산화막 위에서 상기 비트 라인의 상기 측벽을 덮도록 상기 수직 방향으로 연장되고 상기 내측 산화막으로부터 이격된 외측 절연 스페이서와,
    상기 비트 라인의 상기 측벽을 덮도록 상기 내측 산화막과 상기 외측 절연 스페이서와의 사이에 개재된 중간 절연 스페이서를 더 포함하고,
    상기 탄소 함유 산화막은 상기 비트 라인과 상기 외측 절연 스페이서와의 사이에서 상기 외측 절연 스페이서를 향해 돌출된 돌출부를 포함하고, 상기 돌출부는 상기 중간 절연 스페이서의 저면에 접하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 수직 방향에서, 상기 내측 산화막의 최상면과 상기 다이렉트 콘택의 최상면은 동일 레벨에 있고,
    상기 다이렉트 콘택은 도핑된 폴리실리콘막으로 이루어지고, 상기 내측 산화막은 실리콘 산화막으로 이루어지고, 상기 탄소 함유 산화막은 SiOC 막으로 이루어지는 집적회로 소자.
  8. 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 제1 수평 방향으로 서로 이격되어 있고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 복수의 비트 라인과,
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 복수의 비트 라인 중에서 선택된 제1 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 복수의 활성 영역 중 상기 제1 활성 영역에 인접한 제2 활성 영역에 연결되고 상기 기판 상에서 수직 방향으로 연장된 콘택 플러그와,
    상기 제1 비트 라인과 상기 콘택 플러그와의 사이에 개재된 스페이서 구조물을 포함하고,
    상기 스페이서 구조물은
    상기 다이렉트 콘택의 측벽에 접하는 내측 산화막과,
    상기 제1 비트 라인의 측벽 위에서 상기 수직 방향을 따라 비선형으로 연장되고 상기 제1 비트 라인의 측벽에 접하는 탄소 함유 산화막을 포함하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 내측 산화막의 일부와 상기 탄소 함유 산화막의 일부는 상기 수직 방향으로 오버랩되어 있는 집적회로 소자.
  10. 서로 이격된 복수의 활성 영역을 가지는 기판과,
    상기 기판 상에서 제1 수평 방향으로 이격되어 있고 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 연장된 제1 비트 라인 및 제2 비트 라인과,
    상기 제1 비트 라인과 상기 제2 비트 라인과의 사이에서 상기 제2 수평 방향을 따라 일렬로 배치된 복수의 콘택 플러그와,
    상기 복수의 콘택 플러그 각각의 사이에 하나씩 배치된 복수의 절연 펜스와,
    상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역과 상기 제1 비트 라인과의 사이에 연결된 다이렉트 콘택과,
    상기 제1 비트 라인과 상기 복수의 콘택 플러그와의 사이에 개재된 스페이서 구조물을 포함하고,
    상기 스페이서 구조물은
    상기 다이렉트 콘택의 측벽에 접하고 실리콘 산화막으로 이루어지는 내측 산화막과,
    상기 제1 비트 라인의 측벽 위에서 수직 방향을 따라 비선형으로 연장되고 상기 제1 비트 라인의 측벽에 접하는 SiOC 막을 포함하는 집적회로 소자.
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