KR20130021661A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20130021661A
KR20130021661A KR1020110084063A KR20110084063A KR20130021661A KR 20130021661 A KR20130021661 A KR 20130021661A KR 1020110084063 A KR1020110084063 A KR 1020110084063A KR 20110084063 A KR20110084063 A KR 20110084063A KR 20130021661 A KR20130021661 A KR 20130021661A
Authority
KR
South Korea
Prior art keywords
layer
hole
forming
lower electrode
active region
Prior art date
Application number
KR1020110084063A
Other languages
English (en)
Other versions
KR101742817B1 (ko
Inventor
이광욱
이상준
황인석
전인상
곽병용
안호균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110084063A priority Critical patent/KR101742817B1/ko
Priority to US13/494,328 priority patent/US8748254B2/en
Publication of KR20130021661A publication Critical patent/KR20130021661A/ko
Application granted granted Critical
Publication of KR101742817B1 publication Critical patent/KR101742817B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 활성 영역을 포함하는 기판 상에 비트 라인을 형성하는 단계; 기판 상에 비트 라인을 덮는 층간 절연층을 형성하는 단계; 활성 영역 상에 층간 절연층을 관통하는 제1 홀을 형성하는 단계; 제1 홀을 매립하여 더미 콘택층을 형성하는 단계; 층간 절연층 및 더미 콘택층 상에 몰드층을 형성하는 단계; 더미 콘택층 상에 몰드층을 관통하는 제2 홀을 형성하는 단계; 제2 홀을 통해 제1 홀 내의 더미 콘택층을 제거하는 단계; 제1 홀의 저면에 노출된 활성 영역 상에 에피택셜층을 형성하는 단계; 및 제1 홀 및 제2 홀의 내벽에 하부 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of semiconductor device}
본 발명의 기술적 사상은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 캐패시터를 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다.
산업이 발달하고 멀티 미디어가 발달함에 따라서, 컴퓨터나 모바일 장비 등에 사용되는 반도체 소자는 고집적 및 고성능화되고 있다. 캐패시터를 갖는 반도체 소자의 경우, 집적도가 증가함에 따라 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화가 가능하며 성능과 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 활성 영역을 포함하는 기판 상에 비트 라인을 형성하는 단계; 상기 기판 상에 상기 비트 라인을 덮는 층간 절연층을 형성하는 단계; 상기 활성 영역 상에 상기 층간 절연층을 관통하는 제1 홀을 형성하는 단계; 상기 제1 홀을 매립하여 더미 콘택층을 형성하는 단계; 상기 층간 절연층 및 상기 더미 콘택층 상에 몰드층을 형성하는 단계; 상기 더미 콘택층 상에 상기 몰드층을 관통하는 제2 홀을 형성하는 단계; 상기 제2 홀을 통해 상기 제1 홀 내의 상기 더미 콘택층을 제거하는 단계; 상기 제1 홀의 저면에 노출된 상기 활성 영역 상에 에피택셜층을 형성하는 단계; 및 상기 제1 홀 및 상기 제2 홀의 내벽에 하부 전극을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 에피택셜층의 상면은 상기 비트 라인의 상면보다 낮은 높이에 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 하부 전극의 저면은 상기 비트 라인의 상면보다 낮은 높이에 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 홀과 상기 제2 홀의 경계에서, 상기 제1 홀의 지름이 상기 제2 홀의 지름보다 클 수 있다.
본 발명의 일부 실시예들에서, 상기 에피택셜층 상에 실리사이드 물질을 포함하는 오믹 콘택층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 에피택셜층은 선택적 에피택셜 성장(sequential epitaxial growth, SEG)에 의해 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 에피택셜층은 50 Å 내지 600 Å의 범위의 두께를 가지는 실리콘 에피택셜층일 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 콘택층을 형성하는 단계 이전에, 상기 제1 홀에 의해 노출된 상기 활성 영역 상에 식각 정지막을 형성하는 단계를 더 포함하고, 상기 식각 정지막은 상기 더미 콘택층을 제거하는 단계 이후에 제거될 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 콘택층은 다결정 실리콘을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 더미 콘택층의 제거는, NH4OH, KOH, NH2OH, 및 TMAH(Tetramethylammonium hydroxide) 용액 중 어느 하나를 이용하여 습식 식각할 수 있다.
본 발명의 일부 실시예들에서, 상기 몰드층을 제거하는 단계; 및 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 더 포함하고, 상기 유전층 및 상기 상부 전극은, 상기 제1 홀 내의 상기 하부 전극의 일 측면과, 상기 제2 홀 내의 상기 하부 전극의 양측면에 형성될 수 있다.
본 발명의 일부 실시예들에서, 상기 기판 내에 매립되어, 상기 활성 영역과 교차하며 상기 비트 라인과 수직하게 연장되는 게이트 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 형태에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 도전활성 영역을 포함하는 기판을 제공하는기판 상에 비트 라인을 형성하는 단계; 상기 기판 상에 소정 높이의상기 비트 라인을 덮는 층간 절연층을 형성하는 단계; 및 상기 도전 영역으로부터상기 활성 영역 상에 상기 층간 절연층을 관통하여 상기 기판 상으로 수직하게 연장되는 실린더 형상의관통하는 제1 홀을 형성하는 단계; 상기 제1 홀을 매립하여 더미 콘택층을 형성하는 단계; 상기 층간 절연층 및 상기 더미 콘택층 상에 몰드층을 형성하는 단계; 상기 더미 콘택층 상에 상기 몰드층을 관통하는 제2 홀을 형성하는 단계; 상기 제2 홀을 통해 상기 제1 홀 내의 상기 더미 콘택층을 제거하는 단계; 및 상기 제1 홀 및 상기 제2 홀의 내벽에 하부 전극을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 하부 전극은 상기 층간 절연층의 상면 부근에서 지름이 변화되는 절곡부를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 하부 전극을 형성하는 단계 전에,전극의 저면은 상기 하부 전극과 상기 도전 영역 사이에 에피택셜층을 형성하는 단계를 더 포함할비트 라인의 상면보다 낮은 높이에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 소자 분리막에 의하여 정의되는 활성 영역을 포함하는 기판; 상기 기판 상에 형성되며 소정 높이를 가지는 층간 절연층; 및 상기 활성 영역으로부터 상기 층간 절연층을 통과하여 상기 기판 상으로 수직하게 연장되는 실린더 형상의 하부 전극, 상기 하부 전극을 둘러싸는 유전층, 및 상기 유전층 상에 형성되며 인접하는 상기 하부 전극 사이를 매립하는 상부 전극을 포함하는 캐패시터를 포함하고, 상기 하부 전극은 상기 층간 절연층의 상면 부근에서 지름이 변화되는 절곡부를 포함한다.
본 발명의 일부 실시예들에서, 상기 하부 전극과 상기 활성 영역 사이에 위치하는 에피텍셜층을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 따르면,　캐패시터의 하부 전극을 활성 영역에 직접 연결함으로써, 연결 저항을 감소시키고 캐패시터의 용량을 증가시킬 수 있다.
또한, 캐패시터의 하부 전극과 활성 영역 사이에 에피택셜층을 도입함으로써, 계면에서의 누설 전류의 발생을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 개략적으로 도시하는 평면도이다.
도 2a 내지 도 2c는 도 1의 반도체 소자를 도시하는 단면도들이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 개략적으로 도시하는 평면도이다.
도 1에 예시된 반도체 소자(100)의 구조는 예를 들면 DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array) 영역에 적용될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도 1을 참조하면, 반도체 소자(100)에는 복수의 활성 영역들(ACT), 복수의 게이트 라인(GATE) 및 복수의 비트 라인(BL)이 배치된다. 활성 영역들(ACT) 중 게이트 라인(GATE)이 형성되지 않은 영역은 소스 및 드레인 영역들일 수 있다. 캐패시터(CAP)는 상기 소스 영역들 상에 형성되어 상기 소스 영역들과 전기적으로 연결될 수 있다. 또한, 상기 드레인 영역들 상에는 상기 드레인 영역들과 비트 라인(BL)을 전기적으로 연결하는 다이렉트 콘택 플러그(DC)가 형성될 수 있다.
활성 영역들(ACT)은 소자 분리막(미도시)에 의해 정의될 수 있다. 도 1에 도시된 바와 같이, 활성 영역들(ACT)은 비트 라인들(BL) 및 게이트 라인들(GATE)의 연장 방향들에 대해 임의의 각도로 연장되도록 배치될 수 있다.
게이트 라인들(GATE)은 활성 영역들(ACT)을 가로질러 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이 두 개의 게이트 라인들(GATE)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 이 경우, 하나의 활성 영역(ACT)을 가로지르는 두 개의 게이트 라인들(GATE) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 게이트 라인들(GATE)의 바깥쪽에는 두 개의 소스 영역들이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의해 형성되는 것으로서, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다.
상기 드레인 영역들 상에는 다이렉트 콘택 플러그들(DC)이 형성될 수 있다. 다이렉트 콘택 플러그들(DC)은 상기 드레인 영역들을 비트 라인들(BL)과 전기적으로 연결시킨다. 본 실시예에서, 하나의 활성 영역(ACT)에 형성된 하나의 다이렉트 콘택 플러그(DC)는 인접한 게이트 라인들(GATE)을 포함하는 트랜지스터들에 드레인 전압을 인가할 수 있다.
비트 라인들(BL)은 게이트 라인들(GATE)과 수직하게 일 방향, 예를 들어 x 방향으로 연장될 수 있다. 다른 실시예들에서, 비트 라인들(BL)과 게이트 라인들(GATE)은 임의의 각도로 교차되도록 배치될 수도 있다.
상기 소스 영역들 상에는 저장 영역에 해당하는 캐패시터들(CAP)이 형성될 수 있다. 캐패시터들(CAP)은 상기 소스 영역과 직접 연결되거나, 에피택셜층에 의해 연결될 수 있으며, 이는 하기에 더욱 상세히 설명한다. 본 실시예에서, 캐패시터들(CAP)은 활성 영역(ACT)의 경계에 걸쳐서 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 캐패시터들(CAP)은 활성 영역(ACT) 상에만 위치할 수도 있다.
도 2a 내지 도 2c는 도 1의 반도체 소자를 도시하는 단면도들이다. 도 2a는 도 1의 A - A'선 단면도이고, 도 2b는 도 1의 B - B'선 단면도이며, 도 2c는 도 1의 C-C'선 단면도이다.
도 2a 내지 도 2c를 참조하면, 반도체 소자(100)는 기판(110)에 복수의 활성 영역(114)을 정의하는 소자 분리막(112)을 포함한다. 기판(110)은 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 소자 분리막(112)은 절연 물질로 이루어질 수 있다. 소자 분리막(112)은 실리콘 부분 산화(local oxidation of silicon, LOCOS) 공정 또는 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리막(112)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
복수의 매몰 워드 라인(126)이 기판(110) 내에서, 기판(110)의 제1 방향(도 1의 y 방향)으로 연장될 수 있다. 복수의 매몰 워드 라인(126)은 트랜치(120T) 내에 형성되어, 활성 영역(114)의 상면(114T)보다 낮은 레벨의 상면을 가질 수 있다. 매몰 워드 라인(126)은 금속, 금속 질화물, 또는 도핑된(doped) 폴리실리콘으로 이루어질 수 있다. 예를 들면, 매몰 워드 라인(126)은 TiN으로 이루어질 수 있다. 복수의 매몰 워드 라인(126)은 그 상면이 캡핑층(130)으로 덮여 있다. 캡핑층(130)은 예를 들면 실리콘 질화막으로 이루어질 수 있다. 그리고, 매몰 워드 라인(126)과 활성 영역(114)의 사이에는 게이트 절연층(124)이 형성되어 있다. 게이트 절연층(124)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 게이트 절연층(124)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막을 포함할 수 있다.
본 실시예에서는 BCAT (buried channel array transistor)을 구성하는 매몰 워드 라인(126)의 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 워드 라인은 기판(110) 상에 형성되어 일 방향으로 연장되는 형태를 가질 수도 있다.
활성 영역(114)에는 소스/드레인 영역으로 작용할 수 있는 불순물 영역(118)이 형성되어 있다. 불순물 영역(118)은 활성 영역(114)의 상면으로부터 기판(110)의 내부로 소정 깊이까지 연장되어 있다.
복수의 비트 라인(170)이 복수의 매몰 워드 라인(126) 위에서 상기 제1 방향에 직교하는 제2 방향(도 1의 x 방향)으로 연장되어 배치될 수 있다. 복수의 비트 라인(170)은 서로 다른 물질로 이루어지는 하부 비트 라인(172) 및 상부 비트 라인(174)이 차례로 적층되어 있는 구조를 가지는 것으로 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
반도체 소자(100)는 복수의 활성 영역(114) 중 하나의 활성 영역(114) 마다 두 개의 매몰 워드 라인(126)이 y 방향(도 1 참조)으로 평행하게 연장되는 구조를 가질 수 있다. 각각의 활성 영역(114)마다 상기 활성 영역(114)을 지나는 두 개의 매몰 워드 라인(126) 사이에는 다이렉트 콘택(160)이 형성될 수 있다. 다이렉트 콘택(160)은 비트 라인(170)을 구성하는 하부 비트 라인(172)을 관통하도록 형성될 수 있다. 다이렉트 콘택(160)은 활성 영역(114)에 형성된 불순물 영역(118)에 전기적으로 연결되어 있으며, 비트 라인(170)은 다이렉트 콘택(160)을 통해 불순물 영역(118)에 전기적으로 연결될 수 있다.
캐패시터(150)는 각각의 활성 영역(114) 마다 활성 영역(114)을 지나는 두 개의 매몰 워드 라인(126)을 사이에 두고 그 양측에 각각 하나씩 형성될 수 있다. 캐패시터(150)의 하부 전극(152)은 하나로 연결되어 제1 홀(1H) 및 제2 홀(2H)을 포함하는 캐패시터 홀(150H) 내에 형성될 수 있다. 캐패시터(150)의 하부 전극(152)은 에피택셜층(140) 및 오믹 콘택층(145)을 통해 활성 영역(114) 내의 불순물 영역(118)에 전기적으로 연결될 수 있다. 캐패시터(150)는 하부 전극(152) 상의 유전층(154) 및 상부 전극(156)을 더 포함한다. 특히, 유전층(154) 및 상부 전극(156)은 제1 홀(1H) 내에서는 하부 전극(152)의 일 측면에만 형성되고, 제2 홀(2H) 내에서는 하부 전극(152)의 양측면 모두에 형성될 수 있다. 상부 전극(156)은 캐패시터 홀(150H) 내부 및 인접한 캐패시터(150) 사이를 매립하도록 형성될 수 있다.
에피택셜층(140)은 활성 영역(114)과 하부 전극(152) 사이에 형성될 수 있다. 에피택셜층(140)은 예를 들어, 실리콘 에피택셜층일 수 있으며, 50 Å 내지 600 Å의 범위의 두께로 형성될 수 있다. 에피택셜층(140)의 상면(140T)은 도 2c에 도시된 것과 같이 기판(110)의 하면을 기준으로 비트 라인(170)의 상면(170T)보다 낮게 형성될 수 있다. 에피택셜층(140) 상에 오믹 콘택층(145)이 형성될 수 있다. 오믹 콘택층(145)은 금속 실리사이드 물질을 포함할 수 있으며, 예컨대, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속의 실리사이드 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(100)는, 캐패시터(150)의 하부 전극(152)을 활성 영역(114)에 별도의 콘택 없이 연결함으로써, 연결 저항을 감소시킬 수 있으며, 하부 전극(152)의 면적이 증가하여 캐패시터(150)의 용량을 증가시킬 수 있다. 또한, 캐패시터(150)의 하부 전극(152)과 활성 영역(114) 사이에 결함(defect)이 적은 에피택셜층(140)을 도입함으로써, 접촉 계면에서의 누설 전류의 발생으로 인한 반도체 소자(100)의 특성 저하를 최소화할 수 있다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3 내지 도 11에 도시된 예에서는 도 2a 내지 도 2c에 예시되어 있는 캐패시터(150) 및 에피택셜층(140)을 형성하는 공정을 포함하는 반도체 소자의 제조 방법을 설명한다. 도 3 내지 도 11은 각각 도 1의 C - C'선 단면에 대응되는 부분의 단면 구조이다.
도 3을 참조하면, 소자 분리막(112)에 의해 활성 영역(114)이 정의되어 있는 기판(110)의 상면에 절연층(132)을 형성한다. 절연층(132)은 실리콘 산화막으로 이루어질 수 있다. 필요에 따라, 절연층(132)은 반도체 소자(100)(도 1 참조)의 다른 영역, 예들 들면 코어 영역(도시 생략) 또는 주변회로 영역(도시 생략)에 형성되는 트랜지스터(도시 생략)의 게이트 절연막으로 이용될 수 있다.
활성 영역(114)은 불순물을 주입하여 형성된 불순물 영역(118)을 포함할 수 있다. 불순물 영역(118)은 소스/드레인 영역으로 작용할 수 있다. 도 2a의 복수의 매몰 워드 라인(126)이 NMOS를 구성하는 경우에는 불순물 영역(118)을 형성하기 위한 이온주입 공정 시 PH3, AsH3 등과 같은 N형 불순물 소스를 사용할 수 있다. 또한, 복수의 매몰 워드 라인(126)이 PMOS를 구성하는 경우에는 상기 불순물 영역(118)을 형성하기 위한 이온주입 공정시 BF3, BCl3 등과 같은 P형 불순물 소스를 사용할 수 있다.
절연층(132) 위에 비트 라인(170)을 형성하는 데 필요한 하부 도전층(172a) 및 상부 도전층(174a)을 순차적으로 형성한다. 하부 도전층(172a)은 도전성 폴리실리콘막을 포함할 수 있다. 상부 도전층(174a)의 형성 전에, 도 2a의 다이렉트 콘택(160)이 하부 도전층(172a)을 관통하도록 형성될 수 있다. 상부 도전층(174a)은 예를 들면 텅스텐과 같은 금속을 포함할 수 있다.
도면에는 도시되지 않았으나, 하부 도전층(172a) 및 상부 도전층(174a)을 형성하기 전에, 기판(110) 내에 워드 라인을 형성하는 공정이 수행될 수 있다. 상기 워드 라인이 도 2a와 같이 매몰 워드 라인(126)으로 형성되는 경우, 기판(110) 내에 복수의 트랜치(120T)를 형성한 후, 복수의 트랜치(120T) 내에 각각 게이트 절연층(124) 및 매몰 워드 라인(126)을 차례로 형성함으로써 제조될 수 있다. 그 후, 매몰 워드 라인(126) 위에서 트랜치(120T) 내부의 나머지 공간을 채우는 캡핑층(130)을 형성할 수 있다.
도 4를 참조하면, 상부 도전층(174a) 위에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상부 도전층(174a) 및 하부 도전층(172a)을 식각하여, 비트 라인(170)을 형성할 수 있다. 비트 라인(170)은 상부 비트 라인(174) 및 하부 비트 라인(172)을 포함하며, 도 1에 예시되어 있는 레이아웃을 가질 수 있다.
다음으로, 각각의 비트 라인(170) 사이의 공간을 층간 절연층(175)으로 채울 수 있다. 층간 절연층(175)은 실리콘 산화물을 포함할 수 있다. 또는, 층간 절연층(175)은 BPSG(Boron-Phosphorus Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성될 수 있다.
도 5를 참조하면, 층간 절연층(175) 위에 식각 마스크 패턴(미도시)을 형성한 후, 식각 마스크 패턴을 이용하여 층간 절연층(175)을 식각하여, 활성 영역(114)에 형성된 불순물 영역(118) 상에 복수의 제1 홀(H1)을 형성한다. 제1 홀(H1)은 도 1의 캐패시터(CAP)의 위치에 형성될 수 있으며, 비트 라인(170)과 전기적으로 단락되지 않도록 이격되어 형성될 수 있다.
본 실시예에서, 제1 홀(H1)은 활성 영역(114)으로부터 소정 길이만큼 비트 라인(170)의 외측으로 시프트(shift)되어 형성될 수 있다. 즉, 제1 홀(H1)은 활성 영역(114)과 소자 분리막(112)의 경계 상에 위치하여, 제1 홀(H1)의 저면의 일부는 활성 영역(114) 상에 위치하며, 일부는 소자 분리막(112) 상에 위치할 수 있다. 다른 실시예에서, 제1 홀(H1)은 활성 영역(114) 상에서만 형성될 수도 있다.
절연층(132)은 식각 정지막으로 이용될 수 있다. 다른 실시예에서는 본 단계에서, 제1 홀(H1)에 의해 노출된 절연층(132)도 제거될 수 있다.
도 6을 참조하면, 제1 홀(H1)을 매립하여 더미 콘택층(135)을 형성하고, 층간 절연층(175) 및 더미 콘택층(135)의 상부에 소정 높이의 몰드층(176)을 형성할 수 있다.
더미 콘택층(135)은 층간 절연층(175) 및 몰드층(176)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 층간 절연층(175) 및 몰드층(176)이 산화물을 포함하는 경우, 더미 콘택층(135)은 폴리실리콘을 포함할 수 있다. 더미 콘택층(135)과 몰드층(176)의 사이, 및 층간 절연층(175)과 몰드층(176)의 사이에 식각 방지층(미도시)이 더 형성될 수도 있다.
몰드층(176)은 산화물을 포함할 수 있다. 몰드층(176)의 상부에는 도 11을 참조하여 설명할 후속의 공정에서 캐패시터 하부 전극(152)(도 11 참조)을 지지하기 위한 지지층(178)이 형성될 수 있다. 지지층(178)은 몰드층(176)과 선택 식각성을 갖는 물질로 형성될 수 있다. 예를 들어, 몰드층(176)이 SiO2, SiGe, Si 및 탄소(carbon)계 물질막 중 어느 하나의 물질로 형성하는 경우, 지지층(178)은 SiN, SiCN, TaO, 및 TiO2 중 어느 하나를 이용하여 형성할 수 있다. 도면에는 도시되지 않았으나, 지지층(178)은 특정 영역 상에는 형성되지 않도록 패터닝될 수 있다. 다른 실시예에서, 지지층(178)은 몰드층(176)의 상부에 형성되지 않고, 몰드층(176)의 중간에 개재될 수도 있으며 생략될 수도 있다.
본 발명의 다른 실시예에서, 절연층(132)을 선행 공정에서 형성하지 않는 경우, 본 단계에서, 더미 콘택층(135)을 형성하기 전에 절연층(132)을 형성할 수도 있다. 이 경우, 절연층(132)은 후속에서 더미 콘택층(135)을 제거할 때(도 8 참조) 식각 정지층 및/또는 보호층으로 작용할 수 있다.
도 7을 참조하면, 더미 콘택층(135) 상면이 일부 노출되도록, 지지층(178)과 몰드층(176)을 식각하여 제2 홀(H2)을 형성한다. 층간 절연층(175)과 몰드층(176)의 계면에서, 제1 홀(H1)은 제1 지름(D1)을 가지며, 제2 홀(H2)은 제1 지름(D1)보다 작은 제2 지름(D2)을 가질 수 있다. 이에 의해, 제2 홀(H2)은 제1 홀(H1) 상에만 형성되어 제1 홀(H1)의 측면으로의 의도하지 않은 식각을 방지할 수 있다.
몰드층(176)은 상대적으로 두껍게 형성되므로, 제2 홀(H2)은 종횡비(aspect ratio)가 크다. 따라서, 몰드층(176)의 식각은 예를 들어, 반응성 이온 식각(reactive ion etching, RIE)을 이용할 수 있다.
도 8을 참조하면, 제2 홀(H2)을 통해 더미 콘택층(135)을 제거한다. 더미 콘택층(135)이 폴리실리콘으로 이루어진 경우, 상기 제거는, NH4OH, KOH, NH2OH, TMAH(Tetramethylammonium hydroxide) 등의 용액을 사용하여 습식 식각 공정으로 수행될 수 있다. 또는 플라즈마를 이용한 건식 식각으로 수행될 수도 있다. 더미 콘택층(135)을 제거함으로써 제1 홀(H1)에 의해 층간 절연층(175)의 측면 및 절연층(132)이 노출될 수 있다.
절연층(132)은 더미 콘택층(135)의 제거 공정이 수행되는 동안, 활성 영역(114)의 손상을 방지하는 역할도 수행할 수 있다. 상기 제거 공정 후, 제1 홀(H1)에 의해 노출된 하부의 절연층(132)을 제거하는 공정이 수행될 수 있다.
본 단계에 의해, 제1 홀(H1) 및 제2 홀(H2)이 연결된 캐패시터 홀(150H)이 형성될 수 있다. 캐패시터 홀(150H)은 층간 절연층(175)과 몰드층(176)의 경계에서 지름의 변화에 의한 절곡부를 가질 수 있다.
본 단계에서는, 캐패시터 홀(150H)을 형성하는 데 있어, 층간 절연층(175) 및 몰드층(176)에 대해 식각 선택성을 갖는 물질을 포함하는 더미 콘택층(135)을 이용함으로써, 종횡비가 높은 캐패시터 홀(150H)을 용이하게 형성할 수 있게 된다.
도 9를 참조하면, 캐패시터 홀(150H) 내의 활성 영역(114) 상에 에피택셜층(140)이 형성된다. 에피택셜층(140)은 예를 들어, 선택적 에피택셜 성장(sequential epitaxial growth, SEG)에 의해 형성될 수 있다. 또는, 별도의 시드층(seed layer)를 형성한 후, 성장시킬 수도 있다.
에피택셜층(140)은 실리콘 에피택셜층일 수 있으며, 예를 들어, 50 Å 내지 600 Å의 범위의 두께로 형성될 수 있다. 에피택셜층(140)의 두께가 상대적으로 두꺼운 경우, 후속에서 형성될 캐패시터(150)(도 2c 참조)의 정전 용량이 상대적으로 작아지고, 연결 저항이 증가할 수 있다. 에피택셜층(140)의 두께가 상대적으로 얇은 경우, 하나의 반도체 소자 내에서 복수의 에피택셜층(140)이 균일한 높이로 형성되지 못하여, 제조되는 반도체 소자의 특성에 영향을 줄 수 있다. 에피택셜층(140)의 상면(140T)은 비트 라인(170)의 상면(170T)보다 낮게 형성될 수 있다.
선택적으로, 에피택셜층(140)의 성장 전에 세정 공정이 수행될 수 있다. 상기 세정 공정은 HF 또는 NH3 등의 가스를 이용한 건식 세정일 수 있다. 또는 상기 세정 공정은 HF를 이용한 습식 세정일 수 있다. 도 8에서, 제1 홀(H1)에 의해 노출된 하부의 절연층(132)은 본 단계에서, 상기 세정 공정에 의해 제거될 수도 있다.
도 10을 참조하면, 에피택셜층(140)의 상부에 오믹 콘택층(145)이 형성될 수 있다. 오믹 콘택층(145)의 형성은 선택적인 공정으로, 다른 실시예에서는 생략될 수도 있다. 오믹 콘택층(145)은 금속 실리사이드막으로 형성될 수 있으며, 예컨대, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속의 실리사이드 물질을 포함할 수 있다. 오믹 콘택층(145)은 예를 들어, 100 Å 내지 200 Å의 범위의 두께로 형성될 수 있다.
다음으로, 캐패시터 홀(150H) 내에 하부 전극(152)이 형성될 수 있다. 하부 전극(152)은 예를 들어, 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 텅스텐 질화물(WN) 등으로 형성될 수 있다.
다음으로, 지지층(178) 상에 형성된 하부 전극(152)을 제거하여 하부 전극(152)을 분리하는 공정이 수행될 수 있다. 상기 공정은 에치백(etch back) 공정에 의할 수 있다.
본 단계에서, 캐패시터(150)(도 2c 참조)를 구성하는 하부 전극(152)이 기판(100)에 가깝게 층간 절연층(175) 내로 연장되어 형성됨으로써, 정전 용량을 증가시킬 수 있다. 또한, 오믹 콘택층(145)과 활성 영역(114) 사이에 에피택셜층(140)이 형성됨으로써, 오믹 콘택층(145)에 결정 결함과 같은 결함이 존재하는 경우라도, 누설 전류를 최소화할 수 있게 된다. 또한 이에 의해, DRAM에서 안정적인 리프레쉬(refresh) 특성을 얻을 수 있다.
도 11을 참조하면, 몰드층(176)을 제거하는 공정이 수행된다. 몰드층(176)은 습식 식각에 의해 제거될 수 있다. 상기 제거 공정은 예를 들어, NH4F 및 HF를 포함하는 용액을 이용한 리프트-오프(lift-off) 공정으로 수행될 수 있다. 상기 제거 공정 중에, 하부 전극(152)은 지지층(178)에 의해 쓰러지지 않도록 지지될 수 있다.
다음으로, 도 2c를 함께 참조하면, 하부 전극(152)의 양측면에 유전층(154) 및 상부 전극(156)을 순차적으로 적층하여 캐패시터(150)가 형성될 수 있다. 유전층(154)은 예를 들어, ZrO2, Al2O3, Hf2O3과 같은 고유전율 물질 중 어느 하나를 포함할 수 있다. 유전층(154)은 상기 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 상부 전극(156)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 텅스텐 질화물(WN) 중 어느 하나로 형성될 수 있다.
이에 의해, 유전층(154) 및 상부 전극(156)은 층간 절연층(175) 내의 제1 홀(1H)에서는 하부 전극(152)의 내측면에만 형성되고, 제2 홀(2H) 내에서는 하부 전극(152)의 양측면 모두에 형성될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다. 도 12에서, 도 1 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 반도체 소자(200)는 도 1과 동일한 레이아웃을 가질 수 있으며, 도 12는 도 1의 C-C'선 단면도를 도시한다. 반도체 소자(200)는 도 2c의 경우와 달리 캐패시터 홀(150H)이 층간 절연층(175)과 상부 전극(156)의 경계에서 폭이 변하지 않고, 하나의 홀로 형성된다.
캐패시터(150)의 하부 전극(152)은 에피택셜층(140) 및 오믹 콘택층(145)을 통해 활성 영역(114) 내의 불순물 영역(118)에 전기적으로 연결될 수 있다. 캐패시터(150)는 하부 전극(152) 상의 유전층(154) 및 상부 전극(156)을 더 포함한다. 특히, 유전층(154) 및 상부 전극(156)은 층간 절연층(175) 내에서는 하부 전극(152)의 일 측면에만 형성되고, 층간 절연층(175) 이상의 높이에서는 하부 전극(152)의 양측면 모두에 형성될 수 있다. 상부 전극(156)은 캐패시터 홀(150H) 내부 및 인접한 캐패시터(150) 사이를 매립하도록 형성될 수 있다.
에피택셜층(140)은 활성 영역(114)과 하부 전극(152) 사이에 형성될 수 있다. 에피택셜층(140)은 예를 들어, 실리콘 에피택셜층일 수 있으며, 50 Å 내지 600 Å의 범위의 두께로 형성될 수 있다. 에피택셜층(140)의 상면(140T)은 도 12에 도시된 것과 같이 기판(110)의 하면을 기준으로 비트 라인(170)의 상면(170T)보다 낮게 형성될 수 있다. 에피택셜층(140) 상에 오믹 콘택층(145)이 형성될 수 있다. 오믹 콘택층(145)은 금속 실리사이드 물질을 포함할 수 있으며, 예컨대, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(200)는, 캐패시터(150)의 하부 전극(152)을 활성 영역(114)에 별도의 콘택 없이 연결함으로써, 연결 저항을 감소시킬 수 있으며, 하부 전극(152)의 면적이 증가하여 캐패시터(150)의 용량을 증가시킬 수 있다. 또한, 캐패시터(150)의 하부 전극(152)과 활성 영역(114) 사이에 결함이 적은 에피택셜층(140)을 도입함으로써, 접촉 계면에서의 누설 전류의 발생을 최소화할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13 및 도 14에 도시된 예에서는 도 12에 예시되어 있는 반도체 소자의 제조 방법을 설명한다.
도 13을 참조하면, 도 3 및 도 4를 참조하여 상술한 공정이 먼저 수행될 수 있다. 다음으로, 층간 절연층(175) 상에 몰드층(176)이 형성될 수 있다. 몰드층(176)은 산화물을 포함할 수 있다. 몰드층(176)의 상부에는 지지층(178)이 형성될 수 있다. 지지층(178)은 몰드층(176)과 선택 식각성을 갖는 물질로 형성될 수 있다. 도면에는 도시되지 않았으나, 지지층(178)은 특정 영역 상에는 형성되지 않도록 패터닝될 수 있다. 다른 실시예에서, 지지층(178)은 몰드층(176)의 상부에 형성되지 않고, 몰드층(176)의 중간에 개재될 수도 있다.
도 14를 참조하면, 층간 절연층(175) 및 몰드층(176)을 식각하여 캐패시터 홀(150H)을 형성한다. 상기 식각 공정은 층간 절연층(175) 및 몰드층(176)의 물질에 따라 단일 공정으로 수행되거나, 2 단계의 식각 공정으로 수행될 수 있다. 상기 식각 공정은, 예를 들어 RIE를 이용하여 수행될 수 있다. 이에 의해 하나의 캐패시터 홀(150H)이 형성될 수 있다.
다른 실시예에서, 층간 절연층(175) 및 몰드층(176)의 식각 특성이 상이한 경우, 캐패시터 홀(150H)은 층간 절연층(175)과 몰드층(176)의 경계에서 지름의 변화에 의한 절곡부를 가질 수도 있다.
본 실시예에 따르면, 한번의 공정으로 기판(110)까지 연결되는 캐패시터 홀(150H)을 형성하므로 공정이 더욱 단순화될 수 있다.
다음으로, 도 9 내지 도 11을 참조하여 상술한 공정을 동일하게 수행하여, 도 12의 반도체 소자(200)가 형성될 수 있다. 즉, 캐패시터 홀(150H) 내의 활성 영역(114) 상에 에피택셜층(140)을 형성할 수 있다. 다음으로, 에피택셜층(140)의 상부에 오믹 콘택층(145)이 형성될 수 있다. 다음으로, 캐패시터 홀(150H) 내에 하부 전극(152)을 형성하고, 지지층(178) 상에 형성된 하부 전극(152)을 제거하여 하부 전극(152)을 분리하는 공정이 수행될 수 있다. 이어서, 몰드층(176)을 제거하는 공정이 수행된다. 또한, 하부 전극(152)의 양측면에 유전층(154) 및 상부 전극(156)을 순차적으로 적층하여 캐패시터(150)가 형성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시하는 단면도이다. 도 15에서, 도 1 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 15를 참조하면, 반도체 소자(300)는 도 1과 동일한 레이아웃을 가질 수 있으며, 도 15는 도 1의 C-C'선 단면도를 도시한다. 반도체 소자(300)는 도 2c 및 도 12의 반도체 소자들(100, 200)과 달리 에피택셜층(140)이 형성되지 않는다.
캐패시터(150)의 하부 전극(152)은 하나로 연결되어 제1 홀(1H) 및 제2 홀(2H)을 포함하는 캐패시터 홀(150H) 내에 형성될 수 있다. 캐패시터(150)의 하부 전극(152)은 오믹 콘택층(145)을 통해 활성 영역(114) 내의 불순물 영역(118)에 전기적으로 연결될 수 있다. 캐패시터(150)는 하부 전극(152) 상의 유전층(154) 및 상부 전극(156)을 더 포함한다. 특히, 유전층(154) 및 상부 전극(156)은 제1 홀(1H) 내에서는 하부 전극(152)의 일 측면에만 형성되고, 제2 홀(2H) 내에서는 하부 전극(152)의 양측면 모두에 형성될 수 있다. 상부 전극(156)은 캐패시터 홀(150H) 내부 및 인접한 캐패시터(150) 사이를 매립하도록 형성될 수 있다.
오믹 콘택층(145)은 활성 영역(114)과 하부 전극(152) 사이에 형성될 수 있다. 오믹 콘택층(145)은 금속 실리사이드 물질을 포함할 수 있으며, 예컨대, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(300)는, 캐패시터(150)의 하부 전극(152)을 활성 영역(114)에 별도의 콘택 없이 연결함으로써, 연결 저항을 감소시킬 수 있으며, 하부 전극(152)의 면적이 증가하여 캐패시터(150)의 용량을 증가시킬 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
110: 기판 112: 소자 분리막
114: 활성 영역 118: 불순물 영역
120T: 트랜치 124: 게이트 절연층
126: 매몰 워드 라인 130: 캡핑층
132: 절연층 135: 더미 콘택층
140: 에피택셜층 145: 오믹 콘택층
150: 캐패시터 150H: 캐패시터 홀
152: 하부 전극 154: 유전층
156: 상부 전극 160: 다이렉트 콘택
170: 비트 라인 172: 하부 비트 라인
174: 상부 비트 라인 175: 층간 절연층
176: 몰딩층 178: 지지층

Claims (10)

  1. 활성 영역을 포함하는 기판 상에 비트 라인을 형성하는 단계;
    상기 기판 상에 상기 비트 라인을 덮는 층간 절연층을 형성하는 단계;
    상기 활성 영역 상에 상기 층간 절연층을 관통하는 제1 홀을 형성하는 단계;
    상기 제1 홀을 매립하여 더미 콘택층을 형성하는 단계;
    상기 층간 절연층 및 상기 더미 콘택층 상에 몰드층을 형성하는 단계;
    상기 더미 콘택층 상에 상기 몰드층을 관통하는 제2 홀을 형성하는 단계;
    상기 제2 홀을 통해 상기 제1 홀 내의 상기 더미 콘택층을 제거하는 단계;
    상기 제1 홀의 저면에 노출된 상기 활성 영역 상에 에피택셜층을 형성하는 단계; 및
    상기 제1 홀 및 상기 제2 홀의 내벽에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 에피택셜층의 상면은 상기 비트 라인의 상면보다 낮은 높이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 하부 전극의 저면은 상기 비트 라인의 상면보다 낮은 높이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 홀과 상기 제2 홀의 경계에서, 상기 제1 홀의 지름이 상기 제2 홀의 지름보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 에피택셜층 상에 실리사이드 물질을 포함하는 오믹 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 에피택셜층은 선택적 에피택셜 성장(sequential epitaxial growth, SEG)에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 더미 콘택층은 다결정 실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 몰드층을 제거하는 단계; 및
    상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 더 포함하고,
    상기 유전층 및 상기 상부 전극은, 상기 제1 홀 내의 상기 하부 전극의 내측면과, 상기 제2 홀 내의 상기 하부 전극의 양측면에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 소자 분리막에 의하여 정의되는 활성 영역을 포함하는 기판;
    상기 기판 상에 형성되며 소정 높이를 가지는 층간 절연층; 및
    상기 활성 영역으로부터 상기 층간 절연층을 통과하여 상기 기판 상으로 수직하게 연장되는 실린더 형상의 하부 전극, 상기 하부 전극을 둘러싸는 유전층, 및 상기 유전층 상에 형성되며 인접하는 상기 하부 전극 사이를 매립하는 상부 전극을 포함하는 캐패시터를 포함하고,
    상기 하부 전극은 상기 층간 절연층의 상면 부근에서 지름이 변화되는 절곡부를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 하부 전극과 상기 활성 영역 사이에 위치하는 에피텍셜층을 더 포함하는 것을 특징으로 하는 반도체 소자.
KR1020110084063A 2011-08-23 2011-08-23 반도체 소자 및 그 제조 방법 KR101742817B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110084063A KR101742817B1 (ko) 2011-08-23 2011-08-23 반도체 소자 및 그 제조 방법
US13/494,328 US8748254B2 (en) 2011-08-23 2012-06-12 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110084063A KR101742817B1 (ko) 2011-08-23 2011-08-23 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130021661A true KR20130021661A (ko) 2013-03-06
KR101742817B1 KR101742817B1 (ko) 2017-06-02

Family

ID=47744293

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110084063A KR101742817B1 (ko) 2011-08-23 2011-08-23 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8748254B2 (ko)
KR (1) KR101742817B1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219139A (ja) * 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
KR102164542B1 (ko) 2014-05-21 2020-10-12 삼성전자 주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR102168172B1 (ko) 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
US9991363B1 (en) * 2017-07-24 2018-06-05 Globalfoundries Inc. Contact etch stop layer with sacrificial polysilicon layer
CN108389837B (zh) * 2018-05-08 2023-06-30 长鑫存储技术有限公司 晶体管结构、存储器结构及其制备方法
US10651177B1 (en) * 2018-11-07 2020-05-12 Nanya Technology Corporation Semiconductor device and method of forming the same
CN111326654A (zh) * 2018-12-13 2020-06-23 夏泰鑫半导体(青岛)有限公司 半导体装置及其制造方法
CN114121812A (zh) 2020-08-28 2022-03-01 长鑫存储技术有限公司 存储器的制造方法和存储器
US11974427B2 (en) 2020-09-09 2024-04-30 Changxin Memory Technologies, Inc. Manufacturing method of a memory and a memory
CN114256155B (zh) * 2020-09-24 2023-02-28 长鑫存储技术有限公司 存储器的制造方法和存储器
US11856758B2 (en) 2020-09-24 2023-12-26 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
US11985815B2 (en) 2020-09-24 2024-05-14 Changxin Memory Technologies, Inc. Method for manufacturing memory and same
CN114420642B (zh) * 2020-10-28 2024-08-02 长鑫存储技术有限公司 半导体结构的形成方法以及半导体结构
TWI841221B (zh) * 2022-06-21 2024-05-01 南亞科技股份有限公司 半導體元件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301370B1 (ko) * 1998-04-29 2001-10-27 윤종용 디램셀커패시터의제조방법
JP4651169B2 (ja) * 2000-08-31 2011-03-16 富士通株式会社 半導体装置及びその製造方法
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
KR100447973B1 (ko) 2001-12-27 2004-09-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
TW546776B (en) * 2002-06-24 2003-08-11 Winbond Electronics Corp Method of forming contact
WO2007060735A1 (ja) * 2005-11-25 2007-05-31 Fujitsu Limited 半導体装置およびその製造方法
TW200735308A (en) * 2005-12-23 2007-09-16 Koninkl Philips Electronics Nv On-chip interconnect-stack cooling using sacrificial interconnect segments
KR20080058006A (ko) 2006-12-21 2008-06-25 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20090001137A (ko) 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20090038972A (ko) * 2007-10-17 2009-04-22 삼성전자주식회사 콘택홀 형성방법 및 그를 이용한 반도체 메모리소자의제조방법
KR20140021080A (ko) * 2012-07-16 2014-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR101742817B1 (ko) 2017-06-02
US8748254B2 (en) 2014-06-10
US20130052787A1 (en) 2013-02-28

Similar Documents

Publication Publication Date Title
KR101742817B1 (ko) 반도체 소자 및 그 제조 방법
KR102688159B1 (ko) 반도체 장치
US9613967B1 (en) Memory device and method of fabricating the same
KR20190037845A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8779422B2 (en) Semiconductor device with buried bit line and method for fabricating the same
TW201740510A (zh) 記憶體陣列中具有共平面數位線接觸結構及儲存節點接觸結構的半導體記憶體元件及其製作方法
KR20180129387A (ko) 반도체장치 및 그 제조 방법
CN102522407A (zh) 具有垂直晶体管的存储器阵列结构及其形成方法
JP2009105195A (ja) 半導体装置の構造および製造方法
US9461049B2 (en) Semiconductor device
KR20070034131A (ko) 기판에 매립된 게이트를 갖는 ｄｒａｍ 트랜지스터 및 그제조 방법
US20220406789A1 (en) Semiconductor device and method for fabricating the same
US12156399B2 (en) Semiconductor memory device having plug and wire
US20100187101A1 (en) Method of manufacturing the semiconductor device
JP3795366B2 (ja) 記憶素子及びその製造方法
US11908797B2 (en) Integrated circuit device having a bit line and a main insulating spacer with an extended portion
US8580633B2 (en) Method for manufacturing a semiconductor device with gate spacer
CN113130492A (zh) 半导体结构及器件
US11647627B2 (en) Integrated circuit device
US20140302651A1 (en) Method for manufacturing semiconductor device with first and second gates over buried bit line
US20240074165A1 (en) Semiconductor device and method for fabricating the same
US20230253318A1 (en) Semiconductor device
KR20130050160A (ko) 반도체 소자의 제조 방법
US20230225113A1 (en) Semiconductor device
JP2008251812A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110823

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160704

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110823

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170214

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20170518

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20170526

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20170529

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20200429

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210428

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20230426

Start annual number: 7

End annual number: 7