JP4651169B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
高集積化を図るためにはメモリセル面積を縮小することが不可欠であり、キャパシタの形成される面積をも小さくする必要がある。そこで、柱状やシリンダ状のキャパシタ構造を採用することにより高さ方向にキャパシタの表面積を広げ、キャパシタが形成される領域の床面積を増加することなく所望の蓄積容量を確保することが提案されている。
【０００４】
シリンダ状のキャパシタ構造を有する従来の半導体装置の製造方法について図４１乃至図４３を用いて説明する。なお、柱状のキャパシタ構造を有する従来の半導体装置の製造方法も、基本的な製造プロセスは同じである。
【０００５】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタと、ゲート電極１０８及びソース／ドレイン拡散層１１０を有する周辺回路用トランジスタを形成する。
【０００６】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜１１８上に、プラグ１１２を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４と、プラグ１１５を介してソース／ドレイン拡散層１１０に電気的に接続された配線層１１６とを形成する。なお、図示する断面にはビット線１１４は現れないため、ビット線１１４は点線で示している。
【０００７】
次いで、ビット線１１４及び配線層１１６が形成された層間絶縁膜１１８上に、層間絶縁膜１２０を形成する（図４１（ａ））。
【０００８】
次いで、層間絶縁膜１２０、１１８に、プラグ１２２を介してソース／ドレイン拡散層１０６に電気的に接続されたプラグ１２４を埋め込む（図４１（ｂ））。
【０００９】
次いで、プラグ１２４が埋め込まれた層間絶縁膜１２０上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１２６と、例えばシリコン酸化膜よりなる層間絶縁膜１２８と、例えばシリコン窒化膜よりなるエッチングストッパ膜１３０と、例えばシリコン酸化膜よりなる層間絶縁膜１３２と、例えばアモルファスシリコン膜よりなるハードマスク１３４とを順次形成する。
【００１０】
次いで、通常のリソグラフィー技術及びエッチング技術により、ハードマスク１３４、層間絶縁膜１３２、エッチングストッパ膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６をパターニングし、プラグ１２４に達する開口部１３６を形成する（図４１（ｃ））。
【００１１】
次いで、開口部１３６の内壁及び底部に沿って形成され、プラグ１２４に接続された蓄積電極１３８を形成する（図４２（ａ））。
【００１２】
次いで、エッチングストッパ膜１３０をストッパとして、層間絶縁膜１３２を等方的にエッチングし、蓄積電極１３８の外表面を露出する（図４２（ｂ））。
なお、エッチングストッパ膜１３０及び層間絶縁膜１２８は、このエッチング工程以降において蓄積電極１３８が倒れたり剥がれたりするのを防止するための支持体として機能する。
【００１３】
次いで、全面に、例えばＣＶＤ法により、例えばＴａ2Ｏ5やＢＳＴ膜などよりなる誘電体膜を堆積し、これら誘電体膜よりなり蓄積電極１３８を覆うキャパシタ誘電体膜１４０を形成する。
【００１４】
次いで、全面に、例えばＣＶＤ法により導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１４０を介して蓄積電極１３８を覆うプレート電極１４２を形成する（図４３（ａ））。
【００１５】
こうして、蓄積電極１３８、キャパシタ誘電体膜１４０、プレート電極１４２を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１６】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜１４４を形成する。
【００１７】
次いで、通常のリソグラフィー技術及びエッチング技術を用い、層間絶縁膜１４４、エッチングストッパ膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６、層間絶縁膜１２０を貫くコンタクトホール１４６を形成する。
【００１８】
次いで、コンタクトホール１４６内に、配線層１１６に接続されたプラグ１４８を形成する（図４３（ｂ））。
【００１９】
次いで、プラグ１４８等に接続された配線層（図示せず）等を形成する。
【００２０】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００２１】
このように、上記従来の半導体装置の製造方法では、エッチングストッパ膜１３０及び層間絶縁膜１２８を設けることにより、プロセス途中において蓄積電極１３８が倒れたり剥離したりするのを防止しつつ、シリンダ状のキャパシタを有する半導体装置を製造することができる。
【００２２】
一方、このような支持体を用いずに蓄積電極１３８の剥離等を防止する技術も提案されている。蓄積電極１３８の支持体を用いない従来の他の半導体装置の製造方法について図４４乃至図４６を用いて説明する。
【００２３】
まず、図４１（ａ）に示す半導体装置の製造方法と同様にして、シリコン基板１００上に、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線１１４、配線層１１６、層間絶縁膜１１８、１２０等を形成する（図４４（ａ））。
【００２４】
次いで、層間絶縁膜１２０上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１２６を形成する。
【００２５】
次いで、通常のリソグラフィー技術及びエッチング技術によりエッチングストッパ膜１２６をパターニングし、プラグ１２２と後に形成する蓄積電極１３８とを接続するためのコンタクトホールの形成予定領域のエッチングストッパ膜１２６を除去する。
【００２６】
次いで、パターニングしたエッチングストッパ膜１２６上に、例えばＣＶＤ法により、例えばシリコン酸化膜よりなる層間絶縁膜１３２と、例えばアモルファスシリコン膜よりなるハードマスク１３４とを順次形成する。
【００２７】
次いで、通常のリソグラフィー技術及びエッチング技術によりハードマスク１３４をパターニングし、蓄積電極１３８の形成予定領域のハードマスク１３４を除去する（図４４（ｂ））。
【００２８】
次いで、ハードマスク１３４をマスクとして、エッチングストッパ膜１２６をストッパとして、層間絶縁膜１３２、１２０、１１８を異方性エッチングし、層間絶縁膜１３２、エッチングストッパ膜１２６、層間絶縁膜１２０、１１８を貫きプラグ１２２に達する開口部を形成する（図４５（ａ））。
【００２９】
次いで、開口部１３６の内壁及び底部に沿って形成され、プラグ１２２に接続された蓄積電極１３８を形成する（図４５（ｂ））。
【００３０】
次いで、エッチングストッパ膜１２６をストッパとして、層間絶縁膜１３２を等方的にエッチングし、蓄積電極１３８の外表面を露出する（図４６（ａ））。
【００３１】
なお、蓄積電極１３８は、プラグ１２２に接続するプラグを兼ねており、層間絶縁膜１１８、１２０に埋め込むように形成されているので、このエッチング工程以降において蓄積電極１３８が倒れたり剥がれたりするのを防止することができる。したがって、先に述べた半導体装置の製造方法のように、エッチングストッパ膜１３０、層間絶縁膜１２８等の支持体を設ける必要はない。
【００３２】
次いで、先に述べた半導体装置の製造方法と同様にして、キャパシタ誘電体膜１４０、プレート電極１４２、層間絶縁膜１４４、プラグ１４８等を形成する（図４６（ｂ））。
【００３３】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００３４】
このように、従来の他の半導体装置の製造方法では、蓄積電極をプラグと一体形成するので、蓄積電極を支える支持体を別途設ける必要はない。また、エッチングストッパ膜１３０、層間絶縁膜１２８の厚さ分だけプラグ１４８が貫く絶縁膜の厚さが薄くなる。したがって、これら絶縁膜の形成工程を削減することができるとともに、コンタクトホール１４６の開口とプラグ１４８を構成するためのプラグ材の埋め込みとが容易になるので、製造工程の簡略化と製造コストの削減を図ることができる。
【００３５】
【発明が解決しようとする課題】
しかしながら、図４１乃至図４３に示す上記従来の半導体装置の製造方法を適用した場合、上述したように、蓄積電極１３８の支持体を形成する工程を追加する必要があり、また、プラグ１４８を埋め込むためのコンタクトホール１４６が深くなるので、製造コストの増加を招来し、加工自体も困難であった。
【００３６】
また、シリンダ状の蓄積電極１３８を採用した場合、プラグ１２４は薄い蓄積電極１３８を介して外気に接するので、キャパシタ誘電体膜１４０の形成工程で基板が酸化性雰囲気に曝されると蓄積電極１３８を介してプラグ１２４の上面が酸化され、蓄積電極１３８とプラグ１２４とのコンタクト特性が劣化することがあった。
【００３７】
一方、図４４乃至図４６に示す上記従来の半導体装置の製造方法を適用した場合、図４１乃至図４３に示す半導体装置の上記課題を解決することができるが、エッチングストッパ膜１２６又はハードマスク１３４のパターニングの際の位置合わせずれにより、蓄積電極１３８のプラグ１２２に対するコンタクト不良や、エッチングによる下地構造の破壊をもたらすことがあった。
【００３８】
蓄積電極１３８はハードマスク１３４をマスクとして開口される開口部１３６内に形成されるが、図４７に示すように、そのパターンはビット線１１４の延在方向に伸びる扁平的な形状である。このため、エッチングストッパ膜１２６及びハードマスク１３４のパターニングにおいては、特にワード線（ゲート電極１０２）の延在方向に対する位置合わせが厳しくなる。
【００３９】
ハードマスク１３４のパターニングの際の位置ずれがワード線の延在方向に生じ、図４８に示すようにハードマスク１３４の開口パターンの縁にエッチングストッパ膜１２６の開口パターンが重なると、層間絶縁膜１２０、１１８に形成される開口部１３６のワード線延在方向に位置する２つの辺は、一方がエッチングストッパ膜１２６により規定され、他方がハードマスク１３４により規定されるため、エッチングストッパ膜１２６に形成されたパターンよりも開口幅の狭い開口部１３６が層間絶縁膜１２０、１１８に形成されることとなる。この結果、マイクロローディング効果によってエッチングが困難となり、蓄積電極１３８とプラグ１２２とのコンタクト面積が減少してしまい、最悪の場合には蓄積電極１３８とプラグ１２２とのコンタクトがとれなくなる（図４９（ａ））。特に、このエッチングをビット線に対して自己整合的に行う場合、ビット線の側壁に形成されたエッチングストッパ膜の形状を反映して底細り形状となるため、マイクロローディングの影響は顕著に現れる。
【００４０】
なお、これらの現象は、エッチングストッパ膜１２６のパターニングがワード線の延在方向に生じた場合にも同様である。
【００４１】
また、たとえコンタクトを開口することができたとしても、蓄積電極１３８の形成後に層間絶縁膜１３２をエッチングすると、層間絶縁膜１３２の下にはエッチングストッパ膜１２６が形成されていない領域が存在するため、層間絶縁膜１３２のエッチングと同時に層間絶縁膜１２０、１１８等がエッチングされ、下地構造にダメージを与えることとなる（図４９（ｂ））。
【００４２】
このため、蓄積電極１３８を支える支持体を別途設けることなく蓄積電極１３８の剥がれや倒れを防止し、開口部１３６の形成過程における位置合わせずれによるコンタクト不良や下地構造の破壊をもたらすことのない半導体装置の構造及びその製造方法が望まれていた。
【００４３】
本発明の目的は、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊をもたらすことのない半導体装置及びその製造方法を提供することにある。
【００４４】
【課題を解決するための手段】
上記目的は、基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上及び前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程と、前記導電膜上に、前記導電膜が形成された前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された前記第１の電極を形成する工程と、前記第１の電極を形成する工程の後に、前記導電膜をストッパとして前記第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除去する工程の後に、前記第１の絶縁膜上の前記導電膜をエッチングする工程と、前記導電膜をエッチングする工程の後に、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に、前記誘電体膜を介して前記第１の電極と対向する第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００４７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１５を用いて説明する。
【００４８】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図１２、図１４及び図１５は本実施形態による半導体装置の製造方法を示す工程断面図、図１３は位置ずれが生じた場合のパターンレイアウトを示す平面図である。
【００４９】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図１はメモリセル領域の平面図を示すものであり、図１のＡ−Ａ′線に沿った断面が図２（ａ）の左側の部分に相当し、図１のＢ−Ｂ′線に沿った断面が図２（ｂ）の断面図に相当する。また、図２（ａ）の右側の部分は周辺回路領域を示している。
【００５０】
図２（ａ）に示すように、シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有する周辺回路用トランジスタとが形成されている。ゲート電極２０は、図１に示すようにワード線を兼ねる導電膜としても機能する。メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４６が形成されている。層間絶縁膜４６上には、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５２と、ソース／ドレイン拡散層３０に接続された配線層５４とが形成されている。ビット線５２は、図１に示すように、ワード線と交わる方向に延在して複数形成されている。ビット線５２及び配線層５４が形成された層間絶縁膜４６上には、層間絶縁膜５６が形成されている。層間絶縁膜５６上には、コンタクトホール５８内に形成されたバリアメタル６０及びプラグ４２を介してソース／ドレイン拡散層２８に接続されたシリンダ状の蓄積電極７２が形成されている。蓄積電極７２上には、キャパシタ誘電体膜７４を介してプレート電極７６が形成されている。こうして、蓄積電極７２、キャパシタ誘電体膜７４、プレート電極７６により構成されたキャパシタが形成されている。キャパシタが形成された層間絶縁膜５６上には、エッチングストッパ膜６４、層間絶縁膜７８が形成されている。層間絶縁膜７８、エッチングストッパ膜６４、層間絶縁膜５６には、配線層５４に達するコンタクトホール８０が形成されており、コンタクトホール８０内にはプラグ８２が埋め込まれている。
【００５１】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００５２】
このように本実施形態による半導体装置は、層間絶縁膜４６、５６に埋め込まれたプラグを兼ねる蓄積電極７２を有する点においては、図４４乃至図４６に示す従来の半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、位置合わせずれの有無に関わらず層間絶縁膜４６、５６に形成されたコンタクトホール５８の開口径がほぼ一定であり、図４８に示すような位置合わせずれが生じた場合であっても層間絶縁膜４６、５６に形成されたコンタクトホール５８内に蓄積電極７２の一部が埋め込まれていることにある（図２（ｂ）参照）。
【００５３】
蓄積電極７２の形状的な特徴について考慮すると、蓄積電極７２を層間絶縁膜４６、５６に埋め込まれた部分（コンタクト部）と層間絶縁膜５６上に突出する部分（突出部）とに分けて考えた場合、コンタクト部の上面に突出部が形成されていない領域が存在する点、突出部の下面にコンタクト部が形成されていない領域が存在する点、コンタクト部と突出部とが同一の導電層によって構成されている点が挙げられる。換言すれば、蓄積電極７２は、コンタクトホール５８内に形成されたコンタクト部と、コンタクト部の上面の一部に接続するように形成され層間絶縁膜５６上に突出する突出部とを有し、コンタクト部と突出部とが同一の導電層によって構成されていると表現することができる。
【００５４】
蓄積電極７２のこのような形状は後述する本発明に特有の製造方法に起因するものであるが、このような構造となることにより、位置合わせずれによるコンタクト不良やエッチングの際の下層構造の破壊を防止することができる。また、蓄積電極７２は層間絶縁膜４６、５６に一部が埋め込まれるように形成されているので、工程途中で倒れたり剥がれたりすることもない。
【００５５】
次に、本実施形態による半導体装置の製造方法について図３乃至図１５を用いて説明する。なお、図３乃至図７において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図８乃至図１２、図１４及び図１５は、図１のＢ−Ｂ′線断面における工程断面図を表している。
【００５６】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成する。
【００５７】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４、１６を形成する。なお、ゲート絶縁膜１４はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜１６は周辺回路用トランジスタのゲート絶縁膜であるものとする。
【００５８】
次いで、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われた多結晶シリコン膜よりなるゲート電極２０、２２を形成する。ここで、ゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２は周辺回路トランジスタのゲート電極であるものとする。なお、ゲート電極２０、２２は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００５９】
次いで、ゲート電極２０、２２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００６０】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２４を形成する。
【００６１】
次いで、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、高不純物濃度のソース／ドレイン拡散層３０を形成する。
【００６２】
こうして、メモリセル領域に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、周辺回路領域に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有する周辺回路トランジスタを形成する（図３（ａ）、図８（ａ））。
【００６３】
次いで、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する。
【００６４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するコンタクトホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６と、ソース／ドレイン拡散層３０に達するコンタクトホール３８とを、ゲート電極２０、２２及びサイドウォール絶縁膜２４に対して自己整合的に形成する（図３（ｂ）、図８（ｂ））。
【００６５】
次いで、層間絶縁膜３２に開口されたコンタクトホール３４、３６、３８内に、プラグ４０、４２、４４をそれぞれ埋め込む（図３（ｃ）、図８（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６、３８内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ４０、４２、４４を形成する。
【００６６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４６を形成する。
【００６７】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール４８と、プラグ４４に達するコンタクトホール５０とを層間絶縁膜４６に形成する（図３（ｄ）、図８（ｄ））。なお、図３（ｄ）に示す断面にはプラグ４０に達するコンタクトホール４８は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００６８】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜及びＷ（タングステン）膜を順次堆積してパターニングし、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５２と、プラグ４４を介してソース／ドレイン拡散層３０に接続された配線層５４とを形成する。
【００６９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５６を形成する（図４（ａ）、図９（ａ））。なお、図４（ａ）に示す断面にはビット線５２は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００７０】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するコンタクトホール５８を形成する。なお、ビット線５２を覆うシリコン窒化膜などよりなるストッパ膜を形成しておき、ビット線５２に自己整合でコンタクトホール５８を開口するようにしてもよい。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉ（チタン）膜と、例えば膜厚２０ｎｍのＴｉＮ（窒化チタン）膜と、例えば膜厚５００ｎｍのＷ（タングステン）膜とを堆積する。
【００７２】
次いで、ＣＭＰ法或いはエッチバック法により、層間絶縁膜５６の表面が露出するまで、Ｔｉ膜、ＴｉＮ膜及びＷ膜を平坦的に除去し、コンタクトホール５８内にＴｉ膜、ＴｉＮ膜及びＷ膜を埋め込む。こうして、コンタクトホール５８の内壁及び底部に沿って形成されたＴｉ膜及びＴｉＮ膜よりなるバリアメタル６０と、バリアメタル６０が形成されたコンタクトホール５８に埋め込まれたＷ膜よりなるダミープラグ６２とを形成する（図４（ｂ）、図９（ｂ））。
【００７３】
ここで、ダミープラグ６２を構成する材料には、バリアメタル６０を構成する材料及び層間絶縁膜５６に対してエッチング選択性を確保しうる材料を適用する。Ｗのほか、Ａｌ（アルミ）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｃ（炭素）等の導電性材料、層間絶縁膜５６よりもエッチングレートが速いＳＯＧ（Spin On Glass）膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、ＢＳＧ（Boro-Silicate Glass）膜などの絶縁膜、全体のプロセス温度を低温化できる場合には有機膜などを適用することができる。
【００７４】
また、バリアメタル６０を構成する材料には、ダミープラグ６２及び下地の電極材等と反応し難く、また、後に形成する蓄積電極７２に対して密着性に優れた材料を適用する。ＴｉＮ膜のほか、ＷＮ（窒化タングステン）膜、ＮｂＮ（窒化ニオブ）膜、ＴｉＳｉ（チタンシリサイド）膜、ＷＳｉ（タングステンシリサイド）膜、ＣｏＳｉ（コバルトシリサイド）膜などを適用することができる。
【００７５】
また、下部電極とのコンタクト抵抗を下げるため、本実施形態による半導体装置のように、これらバリアメタル材料と下地電極との間にコンタクトメタルを挟んだ多層膜構造（例えば、ＴｉＮ＋Ｔｉ、ＷＮ＋Ｔｉ）を適用してもよい。なお、本明細書では、バリアメタル材と下地電極との間に挿入するこのようなコンタクトメタルをも含めてバリアメタル６０と呼ぶこととし、図面においてもバリアメタル６０のみを記載する。
【００７６】
なお、バリアメタル６０及びダミープラグ６２を構成する材料として通常の電極プラグを構成する材料を選択し、バリアメタル６０及びダミープラグ６２の形成と同時に周辺回路領域に通常の電極プラグを形成するようにしてもよい。
【００７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７８】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７９】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【００８０】
なお、ハードマスク６８は厚い層間絶縁膜６６をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。
【００８１】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図４（ｃ）、図９（ｃ））。
【００８２】
次いで、ハードマスク６８をマスクとして、層間絶縁膜６６、エッチングストッパ膜６４を異方性エッチングし、層間絶縁膜６６及びエッチングストッパ膜６４を貫き、ダミープラグ６２を露出する開口部７０を形成する（図５（ａ）、図１０（ａ））。
【００８３】
次いで、ウェットエッチングなどの等方性エッチングにより、ダミープラグ６２を選択的に除去する。この際、等方的なエッチングを適用することにより、開口部７０内に露出した部分から徐々にエッチングしてコンタクトホール５８内のすべてのダミープラグ６２を除去することができる。このエッチングにより、コンタクトホール５８内には、内壁及び底部に沿って形成されたバリアメタル６０のみが残存することになる（図５（ｂ）、図１０（ｂ））。
【００８４】
ダミープラグ６２をＷ膜により形成する場合、例えばＣＦ4＋Ｏ2＋Ｃｌ2ガスを用いた等方性ドライエッチングを適用することにより、層間絶縁膜５６、６６、エッチングストッパ膜６４及びバリアメタル６０を除去することなく選択的にダミープラグ６２を除去することができる。なお、ダミープラグ６２として、Ａｌ、Ｔｉ、Ｃｕを用いた場合には例えば希塩酸によるウェットエッチングを、Ｃを用いた場合には例えば４００℃程度の低温酸素アニールを、ＳＯＧ、ＢＰＳＧ、ＢＳＧを用いた場合には例えばVapor ＨＦによるエッチングを、それぞれ適用することにより、ダミープラグ６２の選択除去が可能である。
【００８５】
次いで、全面に、例えばＣＶＤ法により例えば膜厚３０ｎｍのＲｕ膜を堆積する。
【００８６】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜（図示せず）を堆積する。ＳＯＧ膜は、後工程での研磨により蓄積電極７２を形成する際に蓄積電極７２の内側の領域を保護する内側保護膜として機能するものであり、ＳＯＧ膜の代わりに例えばフォトレジスト膜を適用してもよい。
【００８７】
次いで、例えばＣＭＰ法により、層間絶縁膜６６が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、及び、ハードマスク６８を平坦に除去する。こうして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図６（ａ）、図１１（ａ））。蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【００８８】
なお、蓄積電極７２を構成するための導電膜は、後に形成するキャパシタ誘電体膜７４との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜７４としてＴａ2Ｏ5のような誘電体膜を用いる場合には、蓄積電極７２としてＲｕ（ルテニウム）、ＲｕＯｘ（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＴｉＮ（窒化チタン）などを用いることができる。また、キャパシタ誘電体７４としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、蓄積電極７２としてはＰｔ（プラチナ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜７４としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、蓄積電極７２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜７４としてＰＺＴのような誘電体膜を用いる場合には、蓄積電極６２としてＰｔなどを用いることができる。その他、ＴｉＯｘ（酸化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００８９】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６４をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図６（ｂ）、図１１（ｂ））。この際、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がエッチングストッパ膜６４の下層に入り込んで下地構造を破壊することはない。
【００９０】
なお、図示しないが、蓄積電極７２を形成する際に用いたＳＯＧ膜よりなる表面保護膜は、このエッチングと同時に、或いは、このエッチングに先立って除去される。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７４を形成する。
【００９２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極７６を形成する（図７（ａ）、図１２（ａ））。
【００９３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚９００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７８を形成する。
【００９４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜７８、エッチングストッパ膜６４、層間絶縁膜５６を貫き、配線層５４に達するコンタクトホール８０を形成する。
【００９５】
次いで、導電膜を堆積した後、層間絶縁膜７８の表面が露出するまでこの導電膜を平坦的に除去し、コンタクトホール８０内に埋め込まれ、配線層５４に接続されたプラグ８２を形成する（図７（ｂ）、図１２（ｂ））。
【００９６】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００９７】
次に、上述した本実施形態による半導体装置の製造方法において、ハードマスク６８をパターニングする際のリソグラフィー工程でワード線の延在方向に位置合わせずれが生じた場合について説明する。
【００９８】
ハードマスク６８のパターンがワード線（ゲート電極２０）の延在方向に位置合ずれして図１３に示す平面レイアウトとなった場合、図１０（ａ）に示す開口部７０の形成工程では、開口部７０の底部にバリアメタル６０及びダミープラグ６２の一部のみが露出する（図１４（ａ））。
【００９９】
次いで、図１０（ｂ）に示す工程と同様にしてダミープラグ６２を除去すると、コンタクトホール５８内のダミープラグ６２は完全に除去され、コンタクトホール５８の内壁及び底部に沿って形成されたバリアメタル６０は開口部７０内に露出する（図１４（ｂ））。
【０１００】
次いで、図１１（ａ）に示す工程において、ＣＶＤ法などの表面被覆性に優れた成膜方法を用いて蓄積電極７２を構成する材料を成長することにより、蓄積電極７２を構成する材料によってバリアメタル６０が形成されたコンタクトホール５８内を埋め込むとともに、開口部７０の側壁及び底部に沿って蓄積電極７２を形成することができる（図１５（ａ））。
【０１０１】
これにより、蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１０２】
また、層間絶縁膜６６とエッチングストッパ膜６４は同一のパターンに加工され、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しているので、蓄積電極７２を形成した後に層間絶縁膜６６をエッチングしても、エッチング液がエッチングストッパ膜６４の下層に染み込んで下地構造を破壊することはない（図１５（ｂ））。
【０１０３】
また、層間絶縁膜４６、５６に形成するコンタクトホール５８は開口部７０の形成前に形成するので、ハードマスク６８の位置合わせずれによってコンタクトホール５８の開口幅が小さくなったりコンタクトホール５８が開口されないようなことはない。
【０１０４】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１０５】
図４１乃至図４３に示す従来の半導体装置と比較すると、本実施形態では蓄積電極の支持体を設ける必要がないので、蓄積電極を埋め込むための開口部や周辺回路のプラグを形成するためのコンタクトホールを支持体分浅くすることができ、また、支持体を形成する工程分だけ製造工程数を短縮することができるという極めて有利な効果を奏することができる。
【０１０６】
また、図４４乃至図４６に示す従来の半導体装置と比較すると、製造工程は若干増加するが、下層の層間絶縁膜に形成するコンタクトホールと上層の層間絶縁膜に形成する開口部とを同時に形成する必要がないのでエッチングが容易であり、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができるという極めて有利な効果を奏することができる。
【０１０７】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１６乃至図２４を用いて説明する。なお、図１乃至図１５に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０８】
図１６は本実施形態による半導体装置の構造を示す概略断面図、図１７乃至図２４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０９】
はじめに、本実施形態による半導体装置の構造について図１６を用いて説明する。なお、図１６（ａ）は図１のＡ−Ａ′線に沿った断面図、図１６（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【０１１０】
本実施形態による半導体装置は、図１６に示すように、基本的な構造は図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の製造方法はバリアメタル６０を層間絶縁膜５６上にも残存するように形成する点で第１実施形態による半導体装置の製造方法と異なっており、この相違点に基づき、最終的なバリアメタル６０の形状も相違する。すなわち、本実施形態による半導体装置では、バリアメタル６０の一部が層間絶縁膜５６上に延在し（図１６（ａ）参照）、また、位置合わせずれが発生するとコンタクトホール５８の上端部分にバリアメタル６０が形成されない領域が生じることがある（図１６（ｂ）参照）。
【０１１１】
次に、本実施形態による半導体装置の製造方法について図１７乃至図２４を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図１７乃至図２０において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図２１乃至図２４は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１１２】
まず、例えば図３（ａ）乃至図４（ａ）及び図８（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線５２、層間絶縁膜４６、５６等を形成する。
【０１１３】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するコンタクトホール５８を形成する。
【０１１４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜と、例えば膜厚５００ｎｍのＷ膜とを堆積する。
【０１１５】
次いで、ＣＭＰ法或いはエッチバック法により、ＴｉＮ膜の表面が露出するまで、Ｗ膜を平坦的に除去する。こうして、層間絶縁膜５６上、コンタクトホールの内壁及び底部に沿って形成されたＴｉ膜及びＴｉＮ膜よりなるバリアメタル６０と、バリアメタル６０が形成されたコンタクトホール内に選択的に埋め込まれたＷ膜よりなるダミープラグ６２とを形成する（図１７（ａ）、図２１（ａ））。この際、バリアメタル６０及びダミープラグ６２の形成と同時に、これらＴｉＮ膜及びＷ膜よりなる通常の電極プラグを周辺回路領域に形成するようにしてもよい。
【０１１６】
なお、層間絶縁膜５６上に延在して形成されたバリアメタル６０は、第１実施形態による半導体装置及びその製造方法におけるエッチングストッパ膜６４を兼ねる膜としても機能する。
【０１１７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【０１１８】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【０１１９】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図１７（ｂ）、図２１（ｂ））。
【０１２０】
次いで、ハードマスク６８をマスクとして、バリアメタル６０及びダミープラグ６２をストッパとして、層間絶縁膜６６を異方性エッチングし、層間絶縁膜６６を貫き、ダミープラグ６２を露出する開口部７０を形成する（図１８（ａ）、図２２（ａ））。
【０１２１】
次いで、ウェットエッチングなどの等方性エッチングにより、ダミープラグ６２を選択的に除去する。この際、等方的なエッチングを適用することにより、位置合わせずれが生じた場合であっても、開口部７０内に露出した部分から徐々にエッチングしてコンタクトホール５８内のすべてのダミープラグ６２を除去することができる。このエッチングにより、コンタクトホール５８内には、内壁及び底部に沿って形成されたバリアメタル６０のみが残存することになる（図１８（ｂ）、図２２（ｂ））。
【０１２２】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図１９（ａ）、図２３（ａ））。蓄積電極７２は、層間絶縁膜４６、５６によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１２３】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、バリアメタル６０をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図１９（ｂ）、図２３（ｂ））。この際、層間絶縁膜６６の下面はすべてバリアメタル６０と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がバリアメタル６０の下層に入り込んで下地構造を破壊することはない。
【０１２４】
次いで、バリアメタル６０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、層間絶縁膜５６に対して選択的にエッチングする（図２０（ａ）、図２４（ａ））。このエッチングは、周辺回路領域に延在するバリアメタル６０を除去すること、及び、バリアメタル６０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、層間絶縁膜５６と蓄積電極７２との間に間隙８４が形成されるまでバリアメタル６０をエッチングすることが望ましい。このエッチングにより、位置合わせずれが生じた領域では、コンタクトホール５８の上端部分にバリアメタル６０が形成されていない領域（間隙８６）が形成される（図２４（ａ）参照）。
【０１２５】
なお、バリアメタル６０とキャパシタ誘電体膜７４とが接してもキャパシタの特性劣化をもたらさないような場合には、必ずしも間隙が形成されるまでエッチングをする必要はない。なお、バリアメタル（密着層）とキャパシタ誘電体膜との相性によるキャパシタ特性の劣化を防止する技術に関しては、同一出願人による特願平１０−３１５３７０号明細書に詳述されている。
【０１２６】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する（図２０（ｂ）、図２４（ｂ））。
【０１２７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１２８】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１２９】
また、本実施形態による半導体装置ではバリアメタルによりエッチングストッパ膜を兼ねるので、第１実施形態による半導体装置の製造方法と比較して製造工程数を削減することができる。
【０１３０】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２５乃至図２９を用いて説明する。なお、図１乃至図２４に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１３１】
図２５は本実施形態による半導体装置の構造を示す概略断面図、図２６乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３２】
はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。なお、図２５は、図１のＢ−Ｂ′線に沿った断面図である。
【０１３３】
本実施形態による半導体装置は、図２５に示すように、基本的な構造は図１６に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の製造方法はダミープラグ６２を形成しないことに主たる特徴があり、この特徴に基づき、最終的な装置構造も図１６に示す第２実施形態による半導体装置とは異なっている。すなわち、本実施形態による半導体装置では、位置合わせずれが発生すると層間絶縁膜７８が層間絶縁膜５６の側壁部分（コンタクトホール５８の上端部分）に延在して形成されることがある。
【０１３４】
次に、本実施形態による半導体装置の製造方法について図２６乃至図２９を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図２６において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図２７乃至図２９は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１３５】
まず、例えば図３（ａ）乃至図４（ａ）及び図８（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線５２、これらを覆う層間絶縁膜４６、５６等を形成する。
【０１３６】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するプラグ４２に達するコンタクトホール５８を形成する。
【０１３７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜とを堆積する。こうして、Ｔｉ膜及びＴｉＮ膜よりなるバリアメタル６０を形成する。
【０１３８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。この際、少なくとも成膜初期段階において、表面被覆性に劣る成膜条件を用いて層間絶縁膜６６を形成する。
【０１３９】
一般的に、カバレッジを良くするには、成膜時の温度を低く、供給ガス量を少なくして、成膜時の圧力をなるべく低く設定する。その逆に、カバレッジを悪くするには、成膜時の温度を高く、成膜時の圧力をなるべく高く設定する。また、コンタクトホール５８内に空洞８８を残存する条件はコンタクトホール５８のアスペクト比にも依存する。アスペクト比が小さいほどコンタクトホール５８の底部に空洞８８が形成されにくく、アスペクト比が大きい場合には空洞８８は形成されやすい。したがって、層間絶縁膜６６の形成にあたっては、これらの点を考慮して成膜条件を設定する必要がある。
【０１４０】
例えば、コンタクトホール５８の開口径が約０．２μｍ以下、アスペクト比が２以上の場合、例えば成膜温度を４００℃、成膜ガスとしてＳｉＨ4＋Ｏ2を用いて層間絶縁膜６６を成膜することにより、コンタクトホール５８内に空洞８８を残存することができる。
【０１４１】
表面被覆性に劣る条件を用いることにより堆積物はコンタクトホール５８内に入りにくくなり、コンタクトホール５８内に空洞８８を残存するように層間絶縁膜６６を形成することができる。位置合わせずれが発生した領域では、コンタクトホール５８の上端部分、すなわち層間絶縁膜５６の側壁部分に延在して層間絶縁膜６６が形成されることになる。
【０１４２】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【０１４３】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図２６（ａ）、図２７（ａ））。
【０１４４】
次いで、ハードマスク６８をマスクとして、バリアメタル６０をストッパとして、層間絶縁膜６６を異方性エッチングする。この際、コンタクトホール５８内にはダミープラグが形成されていないので、開口部７０内にはコンタクトホール５８の内壁及び底部に沿って形成されたバリアメタル６０が露出する（図２６（ｂ）、図２７（ｂ））。
【０１４５】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図２８（ａ））。蓄積電極７２は、層間絶縁膜４６、５６によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１４６】
なお、この工程以降におけるビット線５２の延在方向に沿った工程断面図は、図１９（ａ）乃至図２０（ｂ）に示す第２実施形態による半導体装置の製造方法と同様である。
【０１４７】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、バリアメタル６０をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図２８（ｂ））。この際、層間絶縁膜６６の下面はすべてバリアメタル６０と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がバリアメタル６０の下層に入り込んで下地構造を破壊することはない。
【０１４８】
次いで、バリアメタル６０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、層間絶縁膜５６に対して選択的にエッチングする。このエッチングは、周辺回路領域に延在するバリアメタル６０を除去すること、及び、バリアメタル６０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、層間絶縁膜５６と蓄積電極７２との間に間隙８４が形成されるまでバリアメタル６０をエッチングすることが望ましい。このエッチングにより、位置合わせずれが生じた領域では、コンタクトホール５８の上端部分にバリアメタル６０が形成されていない領域（間隙８６）が形成される（図２９（ａ））。
【０１４９】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する（図２９（ｂ））。
【０１５０】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１５１】
このように、本実施形態によれば、ダミープラグの代わりに下層の層間絶縁膜に空洞を形成しておき、この空洞に接続される開口部を形成し、空洞内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１５２】
また、本実施形態による半導体装置の製造方法ではダミープラグの成膜工程やダミープラグをコンタクトホール内に選択的に埋め込むためのＣＭＰ工程やエッチバック工程が不要であるので、製造工程を短縮化してコストを低減しうるという効果もある。
【０１５３】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図３０乃至図３４を用いて説明する。なお、図１乃至図２９に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１５４】
図３０は本実施形態による半導体装置の構造を示す概略断面図、図３１乃至図３４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５５】
はじめに、本実施形態による半導体装置の構造について図３０を用いて説明する。なお、図３０（ａ）は図１のＡ−Ａ′線に沿った断面図であり、図３０（ｂ）はＢ−Ｂ′線に沿った断面図である。
【０１５６】
本実施形態による半導体装置は、図３０に示すように、基本的な構造は図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、コンタクトホール５８の内壁及び底部にバリアメタル６０を残存する代わりに、層間絶縁膜４６、５６、エッチングストッパ膜６４と蓄積電極７２との間の密着性を高めるための密着層９０を形成していることに特徴がある。バリアメタル６０の代わりに密着層９０を利用する結果、密着層９０の一部が層間絶縁膜５６上に延在し（図３０（ａ）参照）、また、位置合わせずれが発生するとコンタクトホール５８内の蓄積電極７２上に密着層９０が延在する領域が生じることになる（図３０（ｂ）参照）。
【０１５７】
なお、第１乃至第３実施形態におけるバリアメタル６０と本実施形態による密着層９０とは基本的に同じ機能を有するものであり、名称の違いに実質的な意味があるわけではない。形成する工程が互いに異なるため、便宜上これらを別々の名称で表現しているだけである。
【０１５８】
次に、本実施形態による半導体装置の製造方法について図３１乃至図３４を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図３１及び図３２において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図３３及び図３４は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１５９】
まず、例えば図３（ａ）乃至図５（ｂ）及び図８（ａ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜６６及びエッチングストッパ膜６４に開口部７０を形成し、ダミープラグ６２を選択的に除去する。
【０１６０】
次いで、コンタクトホール５８内のバリアメタル６０を除去する（図３１（ａ）、図３３（ａ））。なお、図４（ｂ）及び図９（ｂ）に示す工程においてバリアメタル６０を形成せず、コンタクトホール５８内にダミープラグ６２のみを形成しておき、前の工程においてダミープラグ６２のみを除去するようにしてもよい。
【０１６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極７２となる膜であり、Ｔｉ膜及びＴｉＮ膜は蓄積電極７２とプラグ４２或いは蓄積電極７２とエッチングストッパ膜６４及び層間絶縁膜４６、５６との間の密着性を高めるための密着層９０となる膜である。
【０１６２】
なお、密着層９０を構成するための導電膜は蓄積電極７２とプラグ４２或いは蓄積電極７２とエッチングストッパ膜６４及び層間絶縁膜４６、５６との間の密着性に優れた材料とする。例えば、蓄積電極７２としてＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タングステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合には、密着層９０としてＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）或いは、Ｔｉ＋ＴｉＮやＴｉ＋ＷＮ等の多層膜などを用いることができる。本実施形態では、蓄積電極７２としてＲｕ膜を想定し、密着層９０をＴｉ膜とＴｉＮ膜により構成するものとする。なお、密着層９０とキャパシタ誘電体膜との相性は良好であることが望ましいが、これら膜の相性が悪い場合であっても、後述の手段によりキャパシタ特性の劣化を防止することができる。
【０１６３】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、密着層９０を介して開口部７０の内壁及び底部に形成され、密着層９０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図３１（ｂ）、図３３（ｂ））。蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１６４】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６４をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図３２（ａ）、図３４（ａ））。この際、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しており、また、密着層９０とエッチングストッパ膜６４等との密着性がすぐれているので、層間絶縁膜６６のエッチングの際にエッチング液がエッチングストッパ膜６４の下層に入り込んで下地構造を破壊することはない。
【０１６５】
次いで、密着層９０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、エッチングストッパ膜６４、層間絶縁膜５６に対して選択的にエッチングする（図３２（ｂ）、図３４（ｂ））。このエッチングは、密着層９０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、エッチングストッパ膜６４と蓄積電極７２との間に間隙８４が形成されるまで密着層９０をエッチングすることが望ましい。密着層９０とキャパシタ誘電体膜７４との相性がよい場合には、密着層９０を除去する必要はない。
【０１６６】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する。
【０１６７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１６８】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１６９】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図３５乃至図３７を用いて説明する。なお、図１乃至図３４に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１７０】
図３５は本実施形態による半導体装置の構造を示す概略断面図、図３６及び図３７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７１】
はじめに、本実施形態による半導体装置の構造について図３５を用いて説明する。なお、図３５は図１のＡ−Ａ′線に沿った断面図である。
【０１７２】
本実施形態による半導体装置は、図３５に示すように、周辺回路領域に蓄積電極７２を形成する際に利用した層間絶縁膜６６が残存していることに特徴がある。このように層間絶縁膜６６を残存することにより、メモリセル領域と周辺回路領域とのグローバル段差を緩和することができ、層間絶縁膜７８を平坦化する工程やプラグ８２等の配線層を形成する際のリソグラフィー工程を容易にすることができる。
【０１７３】
次に、本実施形態による半導体装置の製造方法について図３６及び図３７を用いて説明する。なお、図３６及び図３７において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。
【０１７４】
まず、例えば図３（ａ）乃至図６（ａ）に示す半導体装置の製造方法と同様にして、層間絶縁膜６６の内壁及び底部に沿って形成された蓄積電極７２を形成する（図３６（ａ））。
【０１７５】
なお、本実施形態では、図４（ｂ）に示す工程において、層間絶縁膜５６上にエッチングストッパ膜６４を形成し、エッチングストッパ膜６４、層間絶縁膜５６、４６を貫きプラグ４２に達するコンタクトホール５８を開口し、このコンタクトホール５８内にバリアメタル６０及びダミープラグ６２を形成する。
【０１７６】
次いで、層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用して、或いは、周辺回路領域を覆うレジストマスクを利用して、メモリセル領域の層間絶縁膜６６を選択的に除去する（図３６（ｂ））。なお、エッチング液の染み込みを利用した層間絶縁膜６６のエッチング方法は、例えば、本願発明者の一部が共同発明者として加わっている、特願２０００−１０４３６１号明細書、特願２０００−１８５１７６号明細書に詳述されている。
【０１７７】
層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用してメモリセル領域の層間絶縁膜６６を選択的に除去する場合、蓄積電極７２と層間絶縁膜６６との間の密着性が劣る材料系によってこれらを構成し、界面へのエッチング液の染み込みを促進する。このとき、エッチングストッパ膜６４と蓄積電極７２との間、層間絶縁膜５２と蓄積電極との間にもエッチング液が染み込む虞があるが、エッチングストッパ膜６４の端部はこの膜との密着性に優れたバリアメタル６０と接しているので、エッチングストッパ膜６４よりも下層にエッチング液が染み込んで層間絶縁膜５６、４６等がエッチングされるようなことはない。
【０１７８】
本実施形態による半導体装置のようにプラグ４２に接続されるコンタクトプラグを兼ねる蓄積電極７２を形成する場合、層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用して層間絶縁膜を除去するためには、コンタクトプラグ部分にはバリアメタル（密着層）を形成し、シリンダ状の突出部分にはバリアメタル（密着層）を形成しないか或いは特願２０００−１８５１７６号明細書に記載されているようにバリアメタルと層間絶縁膜との間に選択除去膜を形成しておく必要がある。しかしながら、本発明では、コンタクトホール５８内にバリアメタル６０のみを残存し、その後に蓄積電極７２を形成するため、バリアメタル６０は蓄積電極７２のコンタクトプラグ部分にのみ選択的に形成されることになる。したがって、本発明は、エッチング液の染み込みを利用して層間絶縁膜６６を除去する手法を採用するうえで極めて好ましい構造を提供するものである。
【０１７９】
なお、本実施形態においてエッチングストッパ膜６４を形成した後にコンタクトホール５８を形成しているのは、エッチングストッパ膜６４よりも下層へのエッチング液の染み込みを防止するためである。したがって、界面へのエッチング液の染み込みを利用して層間絶縁膜６６を除去する手法を採用しない場合、第１及び第４実施形態のように、コンタクトホール５８、バリアメタル６０、ダミープラグ６２を形成した後にエッチングストッパ膜６４を形成してもよい。
【０１８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７４を形成する。
【０１８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極７６を形成する（図７（ａ）、図３７（ａ））。
【０１８２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００〜５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７８を形成する。
【０１８３】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜７８、６６、エッチングストッパ膜６４、層間絶縁膜５６を貫き、配線層５４に達するコンタクトホール８０を形成する。
【０１８４】
次いで、導電膜を堆積した後、層間絶縁膜７８の表面が露出するまでこの導電膜を平坦的に除去し、コンタクトホール８０内に埋め込まれ、配線層５４に接続されたプラグ８２を形成する（図３７（ｂ））。
【０１８５】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１８６】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１８７】
また、蓄積電極を形成する際に利用した層間絶縁膜を周辺回路領域に残存するので、メモリセル領域と周辺回路領域とのグローバル段差を緩和することができ、層間絶縁膜を平坦化する工程やプラグ等の配線層を形成する際のリソグラフィー工程を容易にすることができる。
【０１８８】
また、本発明による半導体装置は、エッチング液の染み込みを利用して層間絶縁膜を除去する手法を採用するうえで好ましい構造を有しているため、メモリセル領域の層間絶縁膜を選択的に除去する過程において別途リソグラフィー工程を設ける必要はない。
【０１８９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１９０】
例えば、上記第１乃至第５実施形態ではシリンダ状の蓄積電極７２を有する半導体装置に本発明を適用する場合を説明したが、柱状の蓄積電極を有する半導体装置においても本発明を適用することができる。この場合、図６（ａ）等に示す工程において、蓄積電極７２を構成する材料が開口部７０内を完全に埋め込むように形成すればよい。第１実施形態による半導体装置及びその製造方法に適用した場合、図３８（ａ）及び図３８（ｂ）に示すような構造となる。なお、図３８（ａ）は図１のＡ−Ａ′線に沿った断面図であり、図３８（ｂ）は図１のＢ−Ｂ′線に沿った断面図（位置ずれが生じたとき）である。
【０１９１】
また、上記第１及び第５実施形態では、例えば図４（ｂ）に示すように、コンタクトホール５８内にバリアメタル６０及びダミープラグ６２を形成したが、コンタクトホール５８内にダミープラグ６２のみを形成してもよい（図３９（ａ））。プラグ４２を構成する物質と蓄積電極７２を構成する物質との間に必要以上の反応が生じないような場合には、このような構成を採用することができる。また、バリアメタル６０は、コンタクトホール５８の底部のみに形成してもよい（図３９（ｂ））。このときのバリアメタルは、プラグ４２の上部に予め形成されたものであってもよい。
【０１９２】
また、上記第１及び第５実施形態では、コンタクトホール５８内のダミープラグ６２をすべて除去したが、必ずしもすべてのダミープラグ６２を除去する必要はない。例えば、図３９（ｃ）に示すようにコンタクトホール５８の上部領域のみのダミープラグ６２を除去し、図３９（ｄ）に示すようにコンタクトホール５８内で蓄積電極７２とダミープラグ６２及びバリアメタルとが接するようにしてもよい。この場合、ダミープラグ６２を構成する材料としては、蓄積電極７２を構成する材料と必要以上に反応しない材料を選択することが望ましい。また、図３９（ｅ）に示すようにコンタクトホール５８の上部領域のバリアメタル６０をも除去し、図３９（ｆ）に示すようにコンタクトホール５８内で蓄積電極７２の下面がダミープラグ６２及びバリアメタル６０に接するようにしてもよい。また、図３９（ｇ）に示すようにコンタクトホール５８の上部領域のバリアメタル６０及びすべてのダミープラグ６２を除去し、図３９（ｈ）に示すようにコンタクトホール５８内で蓄積電極７２とバリアメタル６０とが接するようにしてもよい。また、第２実施形態において、図３９（ｃ）に示すと同様に、ダミープラグ６２の一部をコンタクトホール５８内に残存するようにしてもよい。
【０１９３】
また、上記第１及び第４実施形態では、エッチングストッパ膜６４を層間絶縁膜６６と同時にパターニングし、層間絶縁膜６６及びエッチングストッパ膜６４を貫く開口部７０を形成したが、第５実施形態と同様にして、コンタクトホール５８の形成前にエッチングストッパ膜６４を形成しておき、エッチングストッパ膜６４、層間絶縁膜５６，４６を貫くコンタクトホール５８を形成し、この後にバリアメタル６０、ダミープラグ６２、層間絶縁膜６６等を形成するようにしてもよい。また、層間絶縁膜６６を構成する材料として層間絶縁膜５６、バリアメタル６０及びダミープラグ６２を構成する材料とエッチング特性の異なる膜を適用すれば、エッチングストッパ膜６４を形成する必要はない。
【０１９４】
また、バリアメタル６０の形成後、ダミープラグ６２の形成前に、蓄積電極７２を成膜する際のシードとなるシード層９２を形成しておき（図３９（ｉ））、蓄積電極７２の成長過程において蓄積電極７２を構成する材料がコンタクトホール５８内で成長しやすいようにしてもよい（図３９（ｊ））。
【０１９５】
なお、蓄積電極７２とバリアメタル６０とが少なくとも一部で接続されていれば蓄積電極７２とプラグ４２との電気的な接続は確保できるので、蓄積電極７２を構成する材料によってコンタクトホール５８内を完全に埋め込む必要はない。すなわち、コンタクトホール５８内の蓄積電極７２に鬆が入ったり、例えば図４０に示すようにコンタクトホール５８の上部のみに蓄積電極７２が形成されてその下部が空洞９４として残存していても、本発明の実現上何ら問題はない。
【０１９６】
また、上記実施形態では、本発明をＤＲＡＭのキャパシタに適用する場合として説明しているが、ＤＲＡＭに限られるものではなく、多数のキャパシタを必要とする半導体集積回路装置に適用されるものであり、特に、ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲＡＭ）に適用することによって、高集積度のＦｅＲＡＭを製造することができる。
【０１９７】
また、上記実施形態では、ビット線の上層にキャパシタを配置するＣＯＢ（Capacitor Over Bit Line）構造に本発明を適用した場合について示したが、本発明はキャパシタと周辺回路領域の層間絶縁膜に関わるものであり、ビット線の位置との直接的な関連はない。したがって、本発明は、キャパシタの上層にビット線を配置するＣＵＢ（Capacitor Under Bit Line）構造においても同様に適用することができる。
【０１９８】
また、上記実施形態では、蓄積電極７２を埋め込むための開口部７０を形成する工程に本発明を適用した場合について示したが、本発明は、下層絶縁膜にコンタクトホールを形成し、エッチングストッパ膜を介して形成された上層絶縁膜にコンタクトホールより広い開口部を形成する半導体装置の製造方法に広く適用することができる。例えば、デュアルダマシンプロセスにおけるビアホール及び配線溝の開口に、本発明を適用してもよい。
【０１９９】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０２００】
（付記１） 基板に達するコンタクトホールが形成された第１の絶縁膜と、前記コンタクトホール内に形成されたコンタクト部と、前記コンタクト部の上面の一部に接続するように形成され、前記第１の絶縁膜上に突出する突出部とを有し、前記コンタクト部と前記突出部とが同一の導電層によって構成されている第１の電極と、前記蓄積電極上に形成された誘電体膜と、前記誘電体膜上に形成され、前記第１の電極に対向する第２の電極とを有することを特徴とする半導体装置。
【０２０１】
なお、本明細書にいう「基板」とは、シリコン基板などの半導体基板そのもののみならず、トランジスタ、配線層、絶縁膜等が形成された半導体基板をも含むものである。
【０２０２】
（付記２） 付記１記載の半導体装置において、前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め、或いは、前記基板と前記第１の電極との間の反応を抑止する導電膜を更に有することを特徴とする半導体装置。
【０２０３】
（付記３） 付記２記載の半導体装置において、前記導電膜は、前記第１の絶縁膜上に延在して形成されていることを特徴とする半導体装置。
【０２０４】
（付記４） 付記２又は３記載の半導体装置において、前記導電膜は、前記コンタクト部の前記上面上に延在して形成されていることを特徴とする半導体装置。
【０２０５】
（付記５） 付記１乃至３のいずれか１項に記載の半導体装置において、前記第１の絶縁膜上に前記誘電体膜を介して形成された第２の絶縁膜を更に有し、前記第２の絶縁膜は、前記コンタクトホール内に延在して形成されていることを特徴とする半導体装置。
【０２０６】
（付記６） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記コンタクトホール内にダミープラグを形成する工程と、前記ダミープラグが埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記ダミープラグの少なくとも一部を露出する開口部を形成する工程と、前記開口部を介して前記ダミープラグを選択的に除去する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された第１の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０７】
（付記７） 付記６記載の半導体装置の製造方法において、前記ダミープラグを除去する工程では、前記コンタクトホールの底部に前記ダミープラグの少なくとも一部を残存することを特徴とする半導体装置の製造方法。
【０２０８】
（付記８） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された第１の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０９】
（付記９） 付記６乃至８のいずれか１項に記載の半導体装置の製造方法において、前記第１の電極を形成する工程の後に、前記第２の絶縁膜を選択的に除去する工程と、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に、前記誘電体膜を介して前記第１の電極と対向する第２の電極を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【０２１０】
（付記１０） 付記６乃至９のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の後に、少なくとも前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２１１】
（付記１１） 付記６乃至９のいずれか１項に記載の半導体装置の製造方法において、前記開口部を形成する工程の後に、前記開口部の内壁及び底部並びに前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２１２】
（付記１２） 付記１０記載の半導体装置の製造方法において、前記導電膜を形成する工程では、前記第１の絶縁膜上に延在して前記導電膜を形成し、前記第２の絶縁膜を除去する工程では、前記導電膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１３】
（付記１３） 付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程と前記第２の絶縁膜を形成する工程との間に、前記第１の絶縁膜及び前記第２の絶縁膜とエッチング特性の異なる第３の絶縁膜を形成する工程を更に有し、前記第２の絶縁膜を除去する工程では、前記第３の絶縁膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１４】
（付記１４） 付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程では、少なくとも表面領域のエッチング特性が前記第２の絶縁膜のエッチング特性とは異なる前記第１の絶縁膜を形成し、前記第２の絶縁膜を除去する工程では、前記第１の絶縁膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１５】
（付記１５） 付記９乃至１４のいずれか１項に記載の半導体装置の製造方法において、前記基板は、前記第１の電極及び前記第２の電極が形成された領域を含む第１の領域と、前記第１の領域と異なる第２の領域とを有し、前記第２の絶縁膜を除去する工程では、前記第１の領域の前記第２の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。
【０２１６】
（付記１６） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記コンタクトホール内にダミープラグを形成する工程と、前記ダミープラグが埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記ダミープラグの少なくとも一部を露出する開口部を形成する工程と、前記開口部を介して前記ダミープラグを選択的に除去する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２１７】
（付記１７） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２１８】
なお、付記１６及び１７にいう「導電膜」は、蓄積電極などの電極のみならず、埋め込み配線などの配線層をも含むものである。
【０２１９】
【発明の効果】
以上の通り、本発明によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】位置ずれが生じた場合のパターンレイアウトを示す平面図である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２５】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図２６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３０】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図３１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３５】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図３６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３７】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３８】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その１）である。
【図３９】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その２）である。
【図４０】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その３）である。
【図４１】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図４２】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図４３】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図４４】従来の他の半導体装置の製造方法を示す工程断面図（その１）である。
【図４５】従来の他の半導体装置の製造方法を示す工程断面図（その２）である。
【図４６】従来の他の半導体装置の製造方法を示す工程断面図（その３）である。
【図４７】従来の半導体装置の製造方法を示す平面レイアウト図である。
【図４８】従来の半導体装置の製造方法における課題を説明する平面レイアウト図である。
【図４９】従来の半導体装置の製造方法における課題を説明する概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…ゲート絶縁膜
１８…シリコン窒化膜
２０、２２…ゲート電極
２４…サイドウォール絶縁膜
２６、２８、３０…ソース／ドレイン拡散層
３２、４６、５６、６６、７８…層間絶縁膜
３４、３６、３８、４８、５０、５８、８０…コンタクトホール
４０、４２、４４、８２…プラグ
５２…ビット線
５４…配線層
６０…バリアメタル
６２…ダミープラグ
６４…エッチングストッパ膜
６８…ハードマスク
７０…開口部
７２…蓄積電極
７４…キャパシタ誘電体膜
７６…プレート電極
８４、８６…空隙
８８…空洞
９０…密着層
９２…シード層
９４…空洞
１００…シリコン基板
１０２、１０８…ゲート電極
１０４、１０６、１１０…ソース／ドレイン拡散層
１１２、１１５、１２２、１２４、１４８…プラグ
１１４…ビット線
１１６…配線層
１１８、１２０、１２８、１３２、１４４…層間絶縁膜
１２６、１３０…エッチングストッパ膜
１３４…ハードマスク
１３６…開口部
１３８…蓄積電極
１４０…キャパシタ誘電体膜
１４２…プレート電極
１４６…コンタクトホール
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
高集積化を図るためにはメモリセル面積を縮小することが不可欠であり、キャパシタの形成される面積をも小さくする必要がある。そこで、柱状やシリンダ状のキャパシタ構造を採用することにより高さ方向にキャパシタの表面積を広げ、キャパシタが形成される領域の床面積を増加することなく所望の蓄積容量を確保することが提案されている。
【０００４】
シリンダ状のキャパシタ構造を有する従来の半導体装置の製造方法について図４１乃至図４３を用いて説明する。なお、柱状のキャパシタ構造を有する従来の半導体装置の製造方法も、基本的な製造プロセスは同じである。
【０００５】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタと、ゲート電極１０８及びソース／ドレイン拡散層１１０を有する周辺回路用トランジスタを形成する。
【０００６】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜１１８上に、プラグ１１２を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４と、プラグ１１５を介してソース／ドレイン拡散層１１０に電気的に接続された配線層１１６とを形成する。なお、図示する断面にはビット線１１４は現れないため、ビット線１１４は点線で示している。
【０００７】
次いで、ビット線１１４及び配線層１１６が形成された層間絶縁膜１１８上に、層間絶縁膜１２０を形成する（図４１（ａ））。
【０００８】
次いで、層間絶縁膜１２０、１１８に、プラグ１２２を介してソース／ドレイン拡散層１０６に電気的に接続されたプラグ１２４を埋め込む（図４１（ｂ））。
【０００９】
次いで、プラグ１２４が埋め込まれた層間絶縁膜１２０上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１２６と、例えばシリコン酸化膜よりなる層間絶縁膜１２８と、例えばシリコン窒化膜よりなるエッチングストッパ膜１３０と、例えばシリコン酸化膜よりなる層間絶縁膜１３２と、例えばアモルファスシリコン膜よりなるハードマスク１３４とを順次形成する。
【００１０】
次いで、通常のリソグラフィー技術及びエッチング技術により、ハードマスク１３４、層間絶縁膜１３２、エッチングストッパ膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６をパターニングし、プラグ１２４に達する開口部１３６を形成する（図４１（ｃ））。
【００１１】
次いで、開口部１３６の内壁及び底部に沿って形成され、プラグ１２４に接続された蓄積電極１３８を形成する（図４２（ａ））。
【００１２】
次いで、エッチングストッパ膜１３０をストッパとして、層間絶縁膜１３２を等方的にエッチングし、蓄積電極１３８の外表面を露出する（図４２（ｂ））。
なお、エッチングストッパ膜１３０及び層間絶縁膜１２８は、このエッチング工程以降において蓄積電極１３８が倒れたり剥がれたりするのを防止するための支持体として機能する。
【００１３】
次いで、全面に、例えばＣＶＤ法により、例えばＴａ2Ｏ5やＢＳＴ膜などよりなる誘電体膜を堆積し、これら誘電体膜よりなり蓄積電極１３８を覆うキャパシタ誘電体膜１４０を形成する。
【００１４】
次いで、全面に、例えばＣＶＤ法により導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１４０を介して蓄積電極１３８を覆うプレート電極１４２を形成する（図４３（ａ））。
【００１５】
こうして、蓄積電極１３８、キャパシタ誘電体膜１４０、プレート電極１４２を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１６】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜１４４を形成する。
【００１７】
次いで、通常のリソグラフィー技術及びエッチング技術を用い、層間絶縁膜１４４、エッチングストッパ膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６、層間絶縁膜１２０を貫くコンタクトホール１４６を形成する。
【００１８】
次いで、コンタクトホール１４６内に、配線層１１６に接続されたプラグ１４８を形成する（図４３（ｂ））。
【００１９】
次いで、プラグ１４８等に接続された配線層（図示せず）等を形成する。
【００２０】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００２１】
このように、上記従来の半導体装置の製造方法では、エッチングストッパ膜１３０及び層間絶縁膜１２８を設けることにより、プロセス途中において蓄積電極１３８が倒れたり剥離したりするのを防止しつつ、シリンダ状のキャパシタを有する半導体装置を製造することができる。
【００２２】
一方、このような支持体を用いずに蓄積電極１３８の剥離等を防止する技術も提案されている。蓄積電極１３８の支持体を用いない従来の他の半導体装置の製造方法について図４４乃至図４６を用いて説明する。
【００２３】
まず、図４１（ａ）に示す半導体装置の製造方法と同様にして、シリコン基板１００上に、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線１１４、配線層１１６、層間絶縁膜１１８、１２０等を形成する（図４４（ａ））。
【００２４】
次いで、層間絶縁膜１２０上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１２６を形成する。
【００２５】
次いで、通常のリソグラフィー技術及びエッチング技術によりエッチングストッパ膜１２６をパターニングし、プラグ１２２と後に形成する蓄積電極１３８とを接続するためのコンタクトホールの形成予定領域のエッチングストッパ膜１２６を除去する。
【００２６】
次いで、パターニングしたエッチングストッパ膜１２６上に、例えばＣＶＤ法により、例えばシリコン酸化膜よりなる層間絶縁膜１３２と、例えばアモルファスシリコン膜よりなるハードマスク１３４とを順次形成する。
【００２７】
次いで、通常のリソグラフィー技術及びエッチング技術によりハードマスク１３４をパターニングし、蓄積電極１３８の形成予定領域のハードマスク１３４を除去する（図４４（ｂ））。
【００２８】
次いで、ハードマスク１３４をマスクとして、エッチングストッパ膜１２６をストッパとして、層間絶縁膜１３２、１２０、１１８を異方性エッチングし、層間絶縁膜１３２、エッチングストッパ膜１２６、層間絶縁膜１２０、１１８を貫きプラグ１２２に達する開口部を形成する（図４５（ａ））。
【００２９】
次いで、開口部１３６の内壁及び底部に沿って形成され、プラグ１２２に接続された蓄積電極１３８を形成する（図４５（ｂ））。
【００３０】
次いで、エッチングストッパ膜１２６をストッパとして、層間絶縁膜１３２を等方的にエッチングし、蓄積電極１３８の外表面を露出する（図４６（ａ））。
【００３１】
なお、蓄積電極１３８は、プラグ１２２に接続するプラグを兼ねており、層間絶縁膜１１８、１２０に埋め込むように形成されているので、このエッチング工程以降において蓄積電極１３８が倒れたり剥がれたりするのを防止することができる。したがって、先に述べた半導体装置の製造方法のように、エッチングストッパ膜１３０、層間絶縁膜１２８等の支持体を設ける必要はない。
【００３２】
次いで、先に述べた半導体装置の製造方法と同様にして、キャパシタ誘電体膜１４０、プレート電極１４２、層間絶縁膜１４４、プラグ１４８等を形成する（図４６（ｂ））。
【００３３】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００３４】
このように、従来の他の半導体装置の製造方法では、蓄積電極をプラグと一体形成するので、蓄積電極を支える支持体を別途設ける必要はない。また、エッチングストッパ膜１３０、層間絶縁膜１２８の厚さ分だけプラグ１４８が貫く絶縁膜の厚さが薄くなる。したがって、これら絶縁膜の形成工程を削減することができるとともに、コンタクトホール１４６の開口とプラグ１４８を構成するためのプラグ材の埋め込みとが容易になるので、製造工程の簡略化と製造コストの削減を図ることができる。
【００３５】
【発明が解決しようとする課題】
しかしながら、図４１乃至図４３に示す上記従来の半導体装置の製造方法を適用した場合、上述したように、蓄積電極１３８の支持体を形成する工程を追加する必要があり、また、プラグ１４８を埋め込むためのコンタクトホール１４６が深くなるので、製造コストの増加を招来し、加工自体も困難であった。
【００３６】
また、シリンダ状の蓄積電極１３８を採用した場合、プラグ１２４は薄い蓄積電極１３８を介して外気に接するので、キャパシタ誘電体膜１４０の形成工程で基板が酸化性雰囲気に曝されると蓄積電極１３８を介してプラグ１２４の上面が酸化され、蓄積電極１３８とプラグ１２４とのコンタクト特性が劣化することがあった。
【００３７】
一方、図４４乃至図４６に示す上記従来の半導体装置の製造方法を適用した場合、図４１乃至図４３に示す半導体装置の上記課題を解決することができるが、エッチングストッパ膜１２６又はハードマスク１３４のパターニングの際の位置合わせずれにより、蓄積電極１３８のプラグ１２２に対するコンタクト不良や、エッチングによる下地構造の破壊をもたらすことがあった。
【００３８】
蓄積電極１３８はハードマスク１３４をマスクとして開口される開口部１３６内に形成されるが、図４７に示すように、そのパターンはビット線１１４の延在方向に伸びる扁平的な形状である。このため、エッチングストッパ膜１２６及びハードマスク１３４のパターニングにおいては、特にワード線（ゲート電極１０２）の延在方向に対する位置合わせが厳しくなる。
【００３９】
ハードマスク１３４のパターニングの際の位置ずれがワード線の延在方向に生じ、図４８に示すようにハードマスク１３４の開口パターンの縁にエッチングストッパ膜１２６の開口パターンが重なると、層間絶縁膜１２０、１１８に形成される開口部１３６のワード線延在方向に位置する２つの辺は、一方がエッチングストッパ膜１２６により規定され、他方がハードマスク１３４により規定されるため、エッチングストッパ膜１２６に形成されたパターンよりも開口幅の狭い開口部１３６が層間絶縁膜１２０、１１８に形成されることとなる。この結果、マイクロローディング効果によってエッチングが困難となり、蓄積電極１３８とプラグ１２２とのコンタクト面積が減少してしまい、最悪の場合には蓄積電極１３８とプラグ１２２とのコンタクトがとれなくなる（図４９（ａ））。特に、このエッチングをビット線に対して自己整合的に行う場合、ビット線の側壁に形成されたエッチングストッパ膜の形状を反映して底細り形状となるため、マイクロローディングの影響は顕著に現れる。
【００４０】
なお、これらの現象は、エッチングストッパ膜１２６のパターニングがワード線の延在方向に生じた場合にも同様である。
【００４１】
また、たとえコンタクトを開口することができたとしても、蓄積電極１３８の形成後に層間絶縁膜１３２をエッチングすると、層間絶縁膜１３２の下にはエッチングストッパ膜１２６が形成されていない領域が存在するため、層間絶縁膜１３２のエッチングと同時に層間絶縁膜１２０、１１８等がエッチングされ、下地構造にダメージを与えることとなる（図４９（ｂ））。
【００４２】
このため、蓄積電極１３８を支える支持体を別途設けることなく蓄積電極１３８の剥がれや倒れを防止し、開口部１３６の形成過程における位置合わせずれによるコンタクト不良や下地構造の破壊をもたらすことのない半導体装置の構造及びその製造方法が望まれていた。
【００４３】
本発明の目的は、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊をもたらすことのない半導体装置及びその製造方法を提供することにある。
【００４４】
【課題を解決するための手段】
上記目的は、基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上及び前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程と、前記導電膜上に、前記導電膜が形成された前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された前記第１の電極を形成する工程と、前記第１の電極を形成する工程の後に、前記導電膜をストッパとして前記第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除去する工程の後に、前記第１の絶縁膜上の前記導電膜をエッチングする工程と、前記導電膜をエッチングする工程の後に、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に、前記誘電体膜を介して前記第１の電極と対向する第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００４７】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１５を用いて説明する。
【００４８】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図１２、図１４及び図１５は本実施形態による半導体装置の製造方法を示す工程断面図、図１３は位置ずれが生じた場合のパターンレイアウトを示す平面図である。
【００４９】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図１はメモリセル領域の平面図を示すものであり、図１のＡ−Ａ′線に沿った断面が図２（ａ）の左側の部分に相当し、図１のＢ−Ｂ′線に沿った断面が図２（ｂ）の断面図に相当する。また、図２（ａ）の右側の部分は周辺回路領域を示している。
【００５０】
図２（ａ）に示すように、シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有する周辺回路用トランジスタとが形成されている。ゲート電極２０は、図１に示すようにワード線を兼ねる導電膜としても機能する。メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４６が形成されている。層間絶縁膜４６上には、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５２と、ソース／ドレイン拡散層３０に接続された配線層５４とが形成されている。ビット線５２は、図１に示すように、ワード線と交わる方向に延在して複数形成されている。ビット線５２及び配線層５４が形成された層間絶縁膜４６上には、層間絶縁膜５６が形成されている。層間絶縁膜５６上には、コンタクトホール５８内に形成されたバリアメタル６０及びプラグ４２を介してソース／ドレイン拡散層２８に接続されたシリンダ状の蓄積電極７２が形成されている。蓄積電極７２上には、キャパシタ誘電体膜７４を介してプレート電極７６が形成されている。こうして、蓄積電極７２、キャパシタ誘電体膜７４、プレート電極７６により構成されたキャパシタが形成されている。キャパシタが形成された層間絶縁膜５６上には、エッチングストッパ膜６４、層間絶縁膜７８が形成されている。層間絶縁膜７８、エッチングストッパ膜６４、層間絶縁膜５６には、配線層５４に達するコンタクトホール８０が形成されており、コンタクトホール８０内にはプラグ８２が埋め込まれている。
【００５１】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００５２】
このように本実施形態による半導体装置は、層間絶縁膜４６、５６に埋め込まれたプラグを兼ねる蓄積電極７２を有する点においては、図４４乃至図４６に示す従来の半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、位置合わせずれの有無に関わらず層間絶縁膜４６、５６に形成されたコンタクトホール５８の開口径がほぼ一定であり、図４８に示すような位置合わせずれが生じた場合であっても層間絶縁膜４６、５６に形成されたコンタクトホール５８内に蓄積電極７２の一部が埋め込まれていることにある（図２（ｂ）参照）。
【００５３】
蓄積電極７２の形状的な特徴について考慮すると、蓄積電極７２を層間絶縁膜４６、５６に埋め込まれた部分（コンタクト部）と層間絶縁膜５６上に突出する部分（突出部）とに分けて考えた場合、コンタクト部の上面に突出部が形成されていない領域が存在する点、突出部の下面にコンタクト部が形成されていない領域が存在する点、コンタクト部と突出部とが同一の導電層によって構成されている点が挙げられる。換言すれば、蓄積電極７２は、コンタクトホール５８内に形成されたコンタクト部と、コンタクト部の上面の一部に接続するように形成され層間絶縁膜５６上に突出する突出部とを有し、コンタクト部と突出部とが同一の導電層によって構成されていると表現することができる。
【００５４】
蓄積電極７２のこのような形状は後述する本発明に特有の製造方法に起因するものであるが、このような構造となることにより、位置合わせずれによるコンタクト不良やエッチングの際の下層構造の破壊を防止することができる。また、蓄積電極７２は層間絶縁膜４６、５６に一部が埋め込まれるように形成されているので、工程途中で倒れたり剥がれたりすることもない。
【００５５】
次に、本実施形態による半導体装置の製造方法について図３乃至図１５を用いて説明する。なお、図３乃至図７において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図８乃至図１２、図１４及び図１５は、図１のＢ−Ｂ′線断面における工程断面図を表している。
【００５６】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成する。
【００５７】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４、１６を形成する。なお、ゲート絶縁膜１４はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜１６は周辺回路用トランジスタのゲート絶縁膜であるものとする。
【００５８】
次いで、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われた多結晶シリコン膜よりなるゲート電極２０、２２を形成する。ここで、ゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２は周辺回路トランジスタのゲート電極であるものとする。なお、ゲート電極２０、２２は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００５９】
次いで、ゲート電極２０、２２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００６０】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２４を形成する。
【００６１】
次いで、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、高不純物濃度のソース／ドレイン拡散層３０を形成する。
【００６２】
こうして、メモリセル領域に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、周辺回路領域に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有する周辺回路トランジスタを形成する（図３（ａ）、図８（ａ））。
【００６３】
次いで、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する。
【００６４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するコンタクトホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６と、ソース／ドレイン拡散層３０に達するコンタクトホール３８とを、ゲート電極２０、２２及びサイドウォール絶縁膜２４に対して自己整合的に形成する（図３（ｂ）、図８（ｂ））。
【００６５】
次いで、層間絶縁膜３２に開口されたコンタクトホール３４、３６、３８内に、プラグ４０、４２、４４をそれぞれ埋め込む（図３（ｃ）、図８（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６、３８内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ４０、４２、４４を形成する。
【００６６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４６を形成する。
【００６７】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール４８と、プラグ４４に達するコンタクトホール５０とを層間絶縁膜４６に形成する（図３（ｄ）、図８（ｄ））。なお、図３（ｄ）に示す断面にはプラグ４０に達するコンタクトホール４８は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００６８】
次いで、全面に、例えばＣＶＤ法により、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜及びＷ（タングステン）膜を順次堆積してパターニングし、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５２と、プラグ４４を介してソース／ドレイン拡散層３０に接続された配線層５４とを形成する。
【００６９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５６を形成する（図４（ａ）、図９（ａ））。なお、図４（ａ）に示す断面にはビット線５２は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００７０】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するコンタクトホール５８を形成する。なお、ビット線５２を覆うシリコン窒化膜などよりなるストッパ膜を形成しておき、ビット線５２に自己整合でコンタクトホール５８を開口するようにしてもよい。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉ（チタン）膜と、例えば膜厚２０ｎｍのＴｉＮ（窒化チタン）膜と、例えば膜厚５００ｎｍのＷ（タングステン）膜とを堆積する。
【００７２】
次いで、ＣＭＰ法或いはエッチバック法により、層間絶縁膜５６の表面が露出するまで、Ｔｉ膜、ＴｉＮ膜及びＷ膜を平坦的に除去し、コンタクトホール５８内にＴｉ膜、ＴｉＮ膜及びＷ膜を埋め込む。こうして、コンタクトホール５８の内壁及び底部に沿って形成されたＴｉ膜及びＴｉＮ膜よりなるバリアメタル６０と、バリアメタル６０が形成されたコンタクトホール５８に埋め込まれたＷ膜よりなるダミープラグ６２とを形成する（図４（ｂ）、図９（ｂ））。
【００７３】
ここで、ダミープラグ６２を構成する材料には、バリアメタル６０を構成する材料及び層間絶縁膜５６に対してエッチング選択性を確保しうる材料を適用する。Ｗのほか、Ａｌ（アルミ）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｃ（炭素）等の導電性材料、層間絶縁膜５６よりもエッチングレートが速いＳＯＧ（Spin On Glass）膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、ＢＳＧ（Boro-Silicate Glass）膜などの絶縁膜、全体のプロセス温度を低温化できる場合には有機膜などを適用することができる。
【００７４】
また、バリアメタル６０を構成する材料には、ダミープラグ６２及び下地の電極材等と反応し難く、また、後に形成する蓄積電極７２に対して密着性に優れた材料を適用する。ＴｉＮ膜のほか、ＷＮ（窒化タングステン）膜、ＮｂＮ（窒化ニオブ）膜、ＴｉＳｉ（チタンシリサイド）膜、ＷＳｉ（タングステンシリサイド）膜、ＣｏＳｉ（コバルトシリサイド）膜などを適用することができる。
【００７５】
また、下部電極とのコンタクト抵抗を下げるため、本実施形態による半導体装置のように、これらバリアメタル材料と下地電極との間にコンタクトメタルを挟んだ多層膜構造（例えば、ＴｉＮ＋Ｔｉ、ＷＮ＋Ｔｉ）を適用してもよい。なお、本明細書では、バリアメタル材と下地電極との間に挿入するこのようなコンタクトメタルをも含めてバリアメタル６０と呼ぶこととし、図面においてもバリアメタル６０のみを記載する。
【００７６】
なお、バリアメタル６０及びダミープラグ６２を構成する材料として通常の電極プラグを構成する材料を選択し、バリアメタル６０及びダミープラグ６２の形成と同時に周辺回路領域に通常の電極プラグを形成するようにしてもよい。
【００７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７８】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７９】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【００８０】
なお、ハードマスク６８は厚い層間絶縁膜６６をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。
【００８１】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図４（ｃ）、図９（ｃ））。
【００８２】
次いで、ハードマスク６８をマスクとして、層間絶縁膜６６、エッチングストッパ膜６４を異方性エッチングし、層間絶縁膜６６及びエッチングストッパ膜６４を貫き、ダミープラグ６２を露出する開口部７０を形成する（図５（ａ）、図１０（ａ））。
【００８３】
次いで、ウェットエッチングなどの等方性エッチングにより、ダミープラグ６２を選択的に除去する。この際、等方的なエッチングを適用することにより、開口部７０内に露出した部分から徐々にエッチングしてコンタクトホール５８内のすべてのダミープラグ６２を除去することができる。このエッチングにより、コンタクトホール５８内には、内壁及び底部に沿って形成されたバリアメタル６０のみが残存することになる（図５（ｂ）、図１０（ｂ））。
【００８４】
ダミープラグ６２をＷ膜により形成する場合、例えばＣＦ4＋Ｏ2＋Ｃｌ2ガスを用いた等方性ドライエッチングを適用することにより、層間絶縁膜５６、６６、エッチングストッパ膜６４及びバリアメタル６０を除去することなく選択的にダミープラグ６２を除去することができる。なお、ダミープラグ６２として、Ａｌ、Ｔｉ、Ｃｕを用いた場合には例えば希塩酸によるウェットエッチングを、Ｃを用いた場合には例えば４００℃程度の低温酸素アニールを、ＳＯＧ、ＢＰＳＧ、ＢＳＧを用いた場合には例えばVapor ＨＦによるエッチングを、それぞれ適用することにより、ダミープラグ６２の選択除去が可能である。
【００８５】
次いで、全面に、例えばＣＶＤ法により例えば膜厚３０ｎｍのＲｕ膜を堆積する。
【００８６】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜（図示せず）を堆積する。ＳＯＧ膜は、後工程での研磨により蓄積電極７２を形成する際に蓄積電極７２の内側の領域を保護する内側保護膜として機能するものであり、ＳＯＧ膜の代わりに例えばフォトレジスト膜を適用してもよい。
【００８７】
次いで、例えばＣＭＰ法により、層間絶縁膜６６が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、及び、ハードマスク６８を平坦に除去する。こうして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図６（ａ）、図１１（ａ））。蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【００８８】
なお、蓄積電極７２を構成するための導電膜は、後に形成するキャパシタ誘電体膜７４との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜７４としてＴａ2Ｏ5のような誘電体膜を用いる場合には、蓄積電極７２としてＲｕ（ルテニウム）、ＲｕＯｘ（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＴｉＮ（窒化チタン）などを用いることができる。また、キャパシタ誘電体７４としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、蓄積電極７２としてはＰｔ（プラチナ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜７４としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、蓄積電極７２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜７４としてＰＺＴのような誘電体膜を用いる場合には、蓄積電極６２としてＰｔなどを用いることができる。その他、ＴｉＯｘ（酸化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００８９】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６４をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図６（ｂ）、図１１（ｂ））。この際、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がエッチングストッパ膜６４の下層に入り込んで下地構造を破壊することはない。
【００９０】
なお、図示しないが、蓄積電極７２を形成する際に用いたＳＯＧ膜よりなる表面保護膜は、このエッチングと同時に、或いは、このエッチングに先立って除去される。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７４を形成する。
【００９２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極７６を形成する（図７（ａ）、図１２（ａ））。
【００９３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚９００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７８を形成する。
【００９４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜７８、エッチングストッパ膜６４、層間絶縁膜５６を貫き、配線層５４に達するコンタクトホール８０を形成する。
【００９５】
次いで、導電膜を堆積した後、層間絶縁膜７８の表面が露出するまでこの導電膜を平坦的に除去し、コンタクトホール８０内に埋め込まれ、配線層５４に接続されたプラグ８２を形成する（図７（ｂ）、図１２（ｂ））。
【００９６】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００９７】
次に、上述した本実施形態による半導体装置の製造方法において、ハードマスク６８をパターニングする際のリソグラフィー工程でワード線の延在方向に位置合わせずれが生じた場合について説明する。
【００９８】
ハードマスク６８のパターンがワード線（ゲート電極２０）の延在方向に位置合ずれして図１３に示す平面レイアウトとなった場合、図１０（ａ）に示す開口部７０の形成工程では、開口部７０の底部にバリアメタル６０及びダミープラグ６２の一部のみが露出する（図１４（ａ））。
【００９９】
次いで、図１０（ｂ）に示す工程と同様にしてダミープラグ６２を除去すると、コンタクトホール５８内のダミープラグ６２は完全に除去され、コンタクトホール５８の内壁及び底部に沿って形成されたバリアメタル６０は開口部７０内に露出する（図１４（ｂ））。
【０１００】
次いで、図１１（ａ）に示す工程において、ＣＶＤ法などの表面被覆性に優れた成膜方法を用いて蓄積電極７２を構成する材料を成長することにより、蓄積電極７２を構成する材料によってバリアメタル６０が形成されたコンタクトホール５８内を埋め込むとともに、開口部７０の側壁及び底部に沿って蓄積電極７２を形成することができる（図１５（ａ））。
【０１０１】
これにより、蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１０２】
また、層間絶縁膜６６とエッチングストッパ膜６４は同一のパターンに加工され、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しているので、蓄積電極７２を形成した後に層間絶縁膜６６をエッチングしても、エッチング液がエッチングストッパ膜６４の下層に染み込んで下地構造を破壊することはない（図１５（ｂ））。
【０１０３】
また、層間絶縁膜４６、５６に形成するコンタクトホール５８は開口部７０の形成前に形成するので、ハードマスク６８の位置合わせずれによってコンタクトホール５８の開口幅が小さくなったりコンタクトホール５８が開口されないようなことはない。
【０１０４】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１０５】
図４１乃至図４３に示す従来の半導体装置と比較すると、本実施形態では蓄積電極の支持体を設ける必要がないので、蓄積電極を埋め込むための開口部や周辺回路のプラグを形成するためのコンタクトホールを支持体分浅くすることができ、また、支持体を形成する工程分だけ製造工程数を短縮することができるという極めて有利な効果を奏することができる。
【０１０６】
また、図４４乃至図４６に示す従来の半導体装置と比較すると、製造工程は若干増加するが、下層の層間絶縁膜に形成するコンタクトホールと上層の層間絶縁膜に形成する開口部とを同時に形成する必要がないのでエッチングが容易であり、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができるという極めて有利な効果を奏することができる。
【０１０７】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１６乃至図２４を用いて説明する。なお、図１乃至図１５に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０８】
図１６は本実施形態による半導体装置の構造を示す概略断面図、図１７乃至図２４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０９】
はじめに、本実施形態による半導体装置の構造について図１６を用いて説明する。なお、図１６（ａ）は図１のＡ−Ａ′線に沿った断面図、図１６（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【０１１０】
本実施形態による半導体装置は、図１６に示すように、基本的な構造は図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の製造方法はバリアメタル６０を層間絶縁膜５６上にも残存するように形成する点で第１実施形態による半導体装置の製造方法と異なっており、この相違点に基づき、最終的なバリアメタル６０の形状も相違する。すなわち、本実施形態による半導体装置では、バリアメタル６０の一部が層間絶縁膜５６上に延在し（図１６（ａ）参照）、また、位置合わせずれが発生するとコンタクトホール５８の上端部分にバリアメタル６０が形成されない領域が生じることがある（図１６（ｂ）参照）。
【０１１１】
次に、本実施形態による半導体装置の製造方法について図１７乃至図２４を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図１７乃至図２０において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図２１乃至図２４は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１１２】
まず、例えば図３（ａ）乃至図４（ａ）及び図８（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線５２、層間絶縁膜４６、５６等を形成する。
【０１１３】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するコンタクトホール５８を形成する。
【０１１４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜と、例えば膜厚５００ｎｍのＷ膜とを堆積する。
【０１１５】
次いで、ＣＭＰ法或いはエッチバック法により、ＴｉＮ膜の表面が露出するまで、Ｗ膜を平坦的に除去する。こうして、層間絶縁膜５６上、コンタクトホールの内壁及び底部に沿って形成されたＴｉ膜及びＴｉＮ膜よりなるバリアメタル６０と、バリアメタル６０が形成されたコンタクトホール内に選択的に埋め込まれたＷ膜よりなるダミープラグ６２とを形成する（図１７（ａ）、図２１（ａ））。この際、バリアメタル６０及びダミープラグ６２の形成と同時に、これらＴｉＮ膜及びＷ膜よりなる通常の電極プラグを周辺回路領域に形成するようにしてもよい。
【０１１６】
なお、層間絶縁膜５６上に延在して形成されたバリアメタル６０は、第１実施形態による半導体装置及びその製造方法におけるエッチングストッパ膜６４を兼ねる膜としても機能する。
【０１１７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【０１１８】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【０１１９】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図１７（ｂ）、図２１（ｂ））。
【０１２０】
次いで、ハードマスク６８をマスクとして、バリアメタル６０及びダミープラグ６２をストッパとして、層間絶縁膜６６を異方性エッチングし、層間絶縁膜６６を貫き、ダミープラグ６２を露出する開口部７０を形成する（図１８（ａ）、図２２（ａ））。
【０１２１】
次いで、ウェットエッチングなどの等方性エッチングにより、ダミープラグ６２を選択的に除去する。この際、等方的なエッチングを適用することにより、位置合わせずれが生じた場合であっても、開口部７０内に露出した部分から徐々にエッチングしてコンタクトホール５８内のすべてのダミープラグ６２を除去することができる。このエッチングにより、コンタクトホール５８内には、内壁及び底部に沿って形成されたバリアメタル６０のみが残存することになる（図１８（ｂ）、図２２（ｂ））。
【０１２２】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図１９（ａ）、図２３（ａ））。蓄積電極７２は、層間絶縁膜４６、５６によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１２３】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、バリアメタル６０をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図１９（ｂ）、図２３（ｂ））。この際、層間絶縁膜６６の下面はすべてバリアメタル６０と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がバリアメタル６０の下層に入り込んで下地構造を破壊することはない。
【０１２４】
次いで、バリアメタル６０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、層間絶縁膜５６に対して選択的にエッチングする（図２０（ａ）、図２４（ａ））。このエッチングは、周辺回路領域に延在するバリアメタル６０を除去すること、及び、バリアメタル６０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、層間絶縁膜５６と蓄積電極７２との間に間隙８４が形成されるまでバリアメタル６０をエッチングすることが望ましい。このエッチングにより、位置合わせずれが生じた領域では、コンタクトホール５８の上端部分にバリアメタル６０が形成されていない領域（間隙８６）が形成される（図２４（ａ）参照）。
【０１２５】
なお、バリアメタル６０とキャパシタ誘電体膜７４とが接してもキャパシタの特性劣化をもたらさないような場合には、必ずしも間隙が形成されるまでエッチングをする必要はない。なお、バリアメタル（密着層）とキャパシタ誘電体膜との相性によるキャパシタ特性の劣化を防止する技術に関しては、同一出願人による特願平１０−３１５３７０号明細書に詳述されている。
【０１２６】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する（図２０（ｂ）、図２４（ｂ））。
【０１２７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１２８】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１２９】
また、本実施形態による半導体装置ではバリアメタルによりエッチングストッパ膜を兼ねるので、第１実施形態による半導体装置の製造方法と比較して製造工程数を削減することができる。
【０１３０】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２５乃至図２９を用いて説明する。なお、図１乃至図２４に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１３１】
図２５は本実施形態による半導体装置の構造を示す概略断面図、図２６乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３２】
はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。なお、図２５は、図１のＢ−Ｂ′線に沿った断面図である。
【０１３３】
本実施形態による半導体装置は、図２５に示すように、基本的な構造は図１６に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の製造方法はダミープラグ６２を形成しないことに主たる特徴があり、この特徴に基づき、最終的な装置構造も図１６に示す第２実施形態による半導体装置とは異なっている。すなわち、本実施形態による半導体装置では、位置合わせずれが発生すると層間絶縁膜７８が層間絶縁膜５６の側壁部分（コンタクトホール５８の上端部分）に延在して形成されることがある。
【０１３４】
次に、本実施形態による半導体装置の製造方法について図２６乃至図２９を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図２６において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図２７乃至図２９は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１３５】
まず、例えば図３（ａ）乃至図４（ａ）及び図８（ａ）乃至図９（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線５２、これらを覆う層間絶縁膜４６、５６等を形成する。
【０１３６】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜４６、５６に、プラグ４２に達するプラグ４２に達するコンタクトホール５８を形成する。
【０１３７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜とを堆積する。こうして、Ｔｉ膜及びＴｉＮ膜よりなるバリアメタル６０を形成する。
【０１３８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。この際、少なくとも成膜初期段階において、表面被覆性に劣る成膜条件を用いて層間絶縁膜６６を形成する。
【０１３９】
一般的に、カバレッジを良くするには、成膜時の温度を低く、供給ガス量を少なくして、成膜時の圧力をなるべく低く設定する。その逆に、カバレッジを悪くするには、成膜時の温度を高く、成膜時の圧力をなるべく高く設定する。また、コンタクトホール５８内に空洞８８を残存する条件はコンタクトホール５８のアスペクト比にも依存する。アスペクト比が小さいほどコンタクトホール５８の底部に空洞８８が形成されにくく、アスペクト比が大きい場合には空洞８８は形成されやすい。したがって、層間絶縁膜６６の形成にあたっては、これらの点を考慮して成膜条件を設定する必要がある。
【０１４０】
例えば、コンタクトホール５８の開口径が約０．２μｍ以下、アスペクト比が２以上の場合、例えば成膜温度を４００℃、成膜ガスとしてＳｉＨ4＋Ｏ2を用いて層間絶縁膜６６を成膜することにより、コンタクトホール５８内に空洞８８を残存することができる。
【０１４１】
表面被覆性に劣る条件を用いることにより堆積物はコンタクトホール５８内に入りにくくなり、コンタクトホール５８内に空洞８８を残存するように層間絶縁膜６６を形成することができる。位置合わせずれが発生した領域では、コンタクトホール５８の上端部分、すなわち層間絶縁膜５６の側壁部分に延在して層間絶縁膜６６が形成されることになる。
【０１４２】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク６８を形成する。
【０１４３】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極７２の形成予定領域のハードマスク６８を除去する（図２６（ａ）、図２７（ａ））。
【０１４４】
次いで、ハードマスク６８をマスクとして、バリアメタル６０をストッパとして、層間絶縁膜６６を異方性エッチングする。この際、コンタクトホール５８内にはダミープラグが形成されていないので、開口部７０内にはコンタクトホール５８の内壁及び底部に沿って形成されたバリアメタル６０が露出する（図２６（ｂ）、図２７（ｂ））。
【０１４５】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、開口部７０の内壁及び底部に沿って形成され、バリアメタル６０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図２８（ａ））。蓄積電極７２は、層間絶縁膜４６、５６によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１４６】
なお、この工程以降におけるビット線５２の延在方向に沿った工程断面図は、図１９（ａ）乃至図２０（ｂ）に示す第２実施形態による半導体装置の製造方法と同様である。
【０１４７】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、バリアメタル６０をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図２８（ｂ））。この際、層間絶縁膜６６の下面はすべてバリアメタル６０と接しているので、層間絶縁膜６６のエッチングの際にエッチング液がバリアメタル６０の下層に入り込んで下地構造を破壊することはない。
【０１４８】
次いで、バリアメタル６０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、層間絶縁膜５６に対して選択的にエッチングする。このエッチングは、周辺回路領域に延在するバリアメタル６０を除去すること、及び、バリアメタル６０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、層間絶縁膜５６と蓄積電極７２との間に間隙８４が形成されるまでバリアメタル６０をエッチングすることが望ましい。このエッチングにより、位置合わせずれが生じた領域では、コンタクトホール５８の上端部分にバリアメタル６０が形成されていない領域（間隙８６）が形成される（図２９（ａ））。
【０１４９】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する（図２９（ｂ））。
【０１５０】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１５１】
このように、本実施形態によれば、ダミープラグの代わりに下層の層間絶縁膜に空洞を形成しておき、この空洞に接続される開口部を形成し、空洞内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１５２】
また、本実施形態による半導体装置の製造方法ではダミープラグの成膜工程やダミープラグをコンタクトホール内に選択的に埋め込むためのＣＭＰ工程やエッチバック工程が不要であるので、製造工程を短縮化してコストを低減しうるという効果もある。
【０１５３】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図３０乃至図３４を用いて説明する。なお、図１乃至図２９に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１５４】
図３０は本実施形態による半導体装置の構造を示す概略断面図、図３１乃至図３４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５５】
はじめに、本実施形態による半導体装置の構造について図３０を用いて説明する。なお、図３０（ａ）は図１のＡ−Ａ′線に沿った断面図であり、図３０（ｂ）はＢ−Ｂ′線に沿った断面図である。
【０１５６】
本実施形態による半導体装置は、図３０に示すように、基本的な構造は図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、コンタクトホール５８の内壁及び底部にバリアメタル６０を残存する代わりに、層間絶縁膜４６、５６、エッチングストッパ膜６４と蓄積電極７２との間の密着性を高めるための密着層９０を形成していることに特徴がある。バリアメタル６０の代わりに密着層９０を利用する結果、密着層９０の一部が層間絶縁膜５６上に延在し（図３０（ａ）参照）、また、位置合わせずれが発生するとコンタクトホール５８内の蓄積電極７２上に密着層９０が延在する領域が生じることになる（図３０（ｂ）参照）。
【０１５７】
なお、第１乃至第３実施形態におけるバリアメタル６０と本実施形態による密着層９０とは基本的に同じ機能を有するものであり、名称の違いに実質的な意味があるわけではない。形成する工程が互いに異なるため、便宜上これらを別々の名称で表現しているだけである。
【０１５８】
次に、本実施形態による半導体装置の製造方法について図３１乃至図３４を用いて説明する。なお、以下の説明では、ワード線の延在方向に位置合わせずれが生じた場合の工程断面図に基づいて本実施形態による半導体装置の製造方法を説明する。図３１及び図３２において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。また、図３３及び図３４は図１のＢ−Ｂ′線断面における工程断面図を表している。
【０１５９】
まず、例えば図３（ａ）乃至図５（ｂ）及び図８（ａ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜６６及びエッチングストッパ膜６４に開口部７０を形成し、ダミープラグ６２を選択的に除去する。
【０１６０】
次いで、コンタクトホール５８内のバリアメタル６０を除去する（図３１（ａ）、図３３（ａ））。なお、図４（ｂ）及び図９（ｂ）に示す工程においてバリアメタル６０を形成せず、コンタクトホール５８内にダミープラグ６２のみを形成しておき、前の工程においてダミープラグ６２のみを除去するようにしてもよい。
【０１６１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉ膜と、例えば膜厚５〜２０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極７２となる膜であり、Ｔｉ膜及びＴｉＮ膜は蓄積電極７２とプラグ４２或いは蓄積電極７２とエッチングストッパ膜６４及び層間絶縁膜４６、５６との間の密着性を高めるための密着層９０となる膜である。
【０１６２】
なお、密着層９０を構成するための導電膜は蓄積電極７２とプラグ４２或いは蓄積電極７２とエッチングストッパ膜６４及び層間絶縁膜４６、５６との間の密着性に優れた材料とする。例えば、蓄積電極７２としてＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タングステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合には、密着層９０としてＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）或いは、Ｔｉ＋ＴｉＮやＴｉ＋ＷＮ等の多層膜などを用いることができる。本実施形態では、蓄積電極７２としてＲｕ膜を想定し、密着層９０をＴｉ膜とＴｉＮ膜により構成するものとする。なお、密着層９０とキャパシタ誘電体膜との相性は良好であることが望ましいが、これら膜の相性が悪い場合であっても、後述の手段によりキャパシタ特性の劣化を防止することができる。
【０１６３】
次いで、例えば図６（ａ）及び図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、Ｒｕ膜よりなり、密着層９０を介して開口部７０の内壁及び底部に形成され、密着層９０を介してコンタクトホール５８内に埋め込まれ、プラグ４２に電気的に接続された蓄積電極７２を形成する（図３１（ｂ）、図３３（ｂ））。蓄積電極７２は、層間絶縁膜４６、５６、エッチングストッパ膜６４によって下層部分が支持されるため、後工程において倒れたり剥がれ落ちたりするのを防止することができる。
【０１６４】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６４をストッパとして層間絶縁膜６６を選択的にエッチングし、蓄積電極７２の外表面を露出する。（図３２（ａ）、図３４（ａ））。この際、層間絶縁膜６６の下面はすべてエッチングストッパ膜６４と接しており、また、密着層９０とエッチングストッパ膜６４等との密着性がすぐれているので、層間絶縁膜６６のエッチングの際にエッチング液がエッチングストッパ膜６４の下層に入り込んで下地構造を破壊することはない。
【０１６５】
次いで、密着層９０を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７２、エッチングストッパ膜６４、層間絶縁膜５６に対して選択的にエッチングする（図３２（ｂ）、図３４（ｂ））。このエッチングは、密着層９０と後に形成するキャパシタ誘電体膜７４との相性が悪い場合を考慮したものであり、少なくとも、エッチングストッパ膜６４と蓄積電極７２との間に間隙８４が形成されるまで密着層９０をエッチングすることが望ましい。密着層９０とキャパシタ誘電体膜７４との相性がよい場合には、密着層９０を除去する必要はない。
【０１６６】
次いで、例えば図７（ａ）乃至図７（ｂ）及び図１２（ａ）乃至図１２（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７４、プレート電極７６、層間絶縁膜７８、プラグ８２等を形成する。
【０１６７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１６８】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１６９】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図３５乃至図３７を用いて説明する。なお、図１乃至図３４に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１７０】
図３５は本実施形態による半導体装置の構造を示す概略断面図、図３６及び図３７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７１】
はじめに、本実施形態による半導体装置の構造について図３５を用いて説明する。なお、図３５は図１のＡ−Ａ′線に沿った断面図である。
【０１７２】
本実施形態による半導体装置は、図３５に示すように、周辺回路領域に蓄積電極７２を形成する際に利用した層間絶縁膜６６が残存していることに特徴がある。このように層間絶縁膜６６を残存することにより、メモリセル領域と周辺回路領域とのグローバル段差を緩和することができ、層間絶縁膜７８を平坦化する工程やプラグ８２等の配線層を形成する際のリソグラフィー工程を容易にすることができる。
【０１７３】
次に、本実施形態による半導体装置の製造方法について図３６及び図３７を用いて説明する。なお、図３６及び図３７において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図１のＡ−Ａ′線断面における工程断面図を表している。
【０１７４】
まず、例えば図３（ａ）乃至図６（ａ）に示す半導体装置の製造方法と同様にして、層間絶縁膜６６の内壁及び底部に沿って形成された蓄積電極７２を形成する（図３６（ａ））。
【０１７５】
なお、本実施形態では、図４（ｂ）に示す工程において、層間絶縁膜５６上にエッチングストッパ膜６４を形成し、エッチングストッパ膜６４、層間絶縁膜５６、４６を貫きプラグ４２に達するコンタクトホール５８を開口し、このコンタクトホール５８内にバリアメタル６０及びダミープラグ６２を形成する。
【０１７６】
次いで、層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用して、或いは、周辺回路領域を覆うレジストマスクを利用して、メモリセル領域の層間絶縁膜６６を選択的に除去する（図３６（ｂ））。なお、エッチング液の染み込みを利用した層間絶縁膜６６のエッチング方法は、例えば、本願発明者の一部が共同発明者として加わっている、特願２０００−１０４３６１号明細書、特願２０００−１８５１７６号明細書に詳述されている。
【０１７７】
層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用してメモリセル領域の層間絶縁膜６６を選択的に除去する場合、蓄積電極７２と層間絶縁膜６６との間の密着性が劣る材料系によってこれらを構成し、界面へのエッチング液の染み込みを促進する。このとき、エッチングストッパ膜６４と蓄積電極７２との間、層間絶縁膜５２と蓄積電極との間にもエッチング液が染み込む虞があるが、エッチングストッパ膜６４の端部はこの膜との密着性に優れたバリアメタル６０と接しているので、エッチングストッパ膜６４よりも下層にエッチング液が染み込んで層間絶縁膜５６、４６等がエッチングされるようなことはない。
【０１７８】
本実施形態による半導体装置のようにプラグ４２に接続されるコンタクトプラグを兼ねる蓄積電極７２を形成する場合、層間絶縁膜６６と蓄積電極７２との間へのエッチング液の染み込みを利用して層間絶縁膜を除去するためには、コンタクトプラグ部分にはバリアメタル（密着層）を形成し、シリンダ状の突出部分にはバリアメタル（密着層）を形成しないか或いは特願２０００−１８５１７６号明細書に記載されているようにバリアメタルと層間絶縁膜との間に選択除去膜を形成しておく必要がある。しかしながら、本発明では、コンタクトホール５８内にバリアメタル６０のみを残存し、その後に蓄積電極７２を形成するため、バリアメタル６０は蓄積電極７２のコンタクトプラグ部分にのみ選択的に形成されることになる。したがって、本発明は、エッチング液の染み込みを利用して層間絶縁膜６６を除去する手法を採用するうえで極めて好ましい構造を提供するものである。
【０１７９】
なお、本実施形態においてエッチングストッパ膜６４を形成した後にコンタクトホール５８を形成しているのは、エッチングストッパ膜６４よりも下層へのエッチング液の染み込みを防止するためである。したがって、界面へのエッチング液の染み込みを利用して層間絶縁膜６６を除去する手法を採用しない場合、第１及び第４実施形態のように、コンタクトホール５８、バリアメタル６０、ダミープラグ６２を形成した後にエッチングストッパ膜６４を形成してもよい。
【０１８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７４を形成する。
【０１８１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極７６を形成する（図７（ａ）、図３７（ａ））。
【０１８２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００〜５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜７８を形成する。
【０１８３】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜７８、６６、エッチングストッパ膜６４、層間絶縁膜５６を貫き、配線層５４に達するコンタクトホール８０を形成する。
【０１８４】
次いで、導電膜を堆積した後、層間絶縁膜７８の表面が露出するまでこの導電膜を平坦的に除去し、コンタクトホール８０内に埋め込まれ、配線層５４に接続されたプラグ８２を形成する（図３７（ｂ））。
【０１８５】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１８６】
このように、本実施形態によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【０１８７】
また、蓄積電極を形成する際に利用した層間絶縁膜を周辺回路領域に残存するので、メモリセル領域と周辺回路領域とのグローバル段差を緩和することができ、層間絶縁膜を平坦化する工程やプラグ等の配線層を形成する際のリソグラフィー工程を容易にすることができる。
【０１８８】
また、本発明による半導体装置は、エッチング液の染み込みを利用して層間絶縁膜を除去する手法を採用するうえで好ましい構造を有しているため、メモリセル領域の層間絶縁膜を選択的に除去する過程において別途リソグラフィー工程を設ける必要はない。
【０１８９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１９０】
例えば、上記第１乃至第５実施形態ではシリンダ状の蓄積電極７２を有する半導体装置に本発明を適用する場合を説明したが、柱状の蓄積電極を有する半導体装置においても本発明を適用することができる。この場合、図６（ａ）等に示す工程において、蓄積電極７２を構成する材料が開口部７０内を完全に埋め込むように形成すればよい。第１実施形態による半導体装置及びその製造方法に適用した場合、図３８（ａ）及び図３８（ｂ）に示すような構造となる。なお、図３８（ａ）は図１のＡ−Ａ′線に沿った断面図であり、図３８（ｂ）は図１のＢ−Ｂ′線に沿った断面図（位置ずれが生じたとき）である。
【０１９１】
また、上記第１及び第５実施形態では、例えば図４（ｂ）に示すように、コンタクトホール５８内にバリアメタル６０及びダミープラグ６２を形成したが、コンタクトホール５８内にダミープラグ６２のみを形成してもよい（図３９（ａ））。プラグ４２を構成する物質と蓄積電極７２を構成する物質との間に必要以上の反応が生じないような場合には、このような構成を採用することができる。また、バリアメタル６０は、コンタクトホール５８の底部のみに形成してもよい（図３９（ｂ））。このときのバリアメタルは、プラグ４２の上部に予め形成されたものであってもよい。
【０１９２】
また、上記第１及び第５実施形態では、コンタクトホール５８内のダミープラグ６２をすべて除去したが、必ずしもすべてのダミープラグ６２を除去する必要はない。例えば、図３９（ｃ）に示すようにコンタクトホール５８の上部領域のみのダミープラグ６２を除去し、図３９（ｄ）に示すようにコンタクトホール５８内で蓄積電極７２とダミープラグ６２及びバリアメタルとが接するようにしてもよい。この場合、ダミープラグ６２を構成する材料としては、蓄積電極７２を構成する材料と必要以上に反応しない材料を選択することが望ましい。また、図３９（ｅ）に示すようにコンタクトホール５８の上部領域のバリアメタル６０をも除去し、図３９（ｆ）に示すようにコンタクトホール５８内で蓄積電極７２の下面がダミープラグ６２及びバリアメタル６０に接するようにしてもよい。また、図３９（ｇ）に示すようにコンタクトホール５８の上部領域のバリアメタル６０及びすべてのダミープラグ６２を除去し、図３９（ｈ）に示すようにコンタクトホール５８内で蓄積電極７２とバリアメタル６０とが接するようにしてもよい。また、第２実施形態において、図３９（ｃ）に示すと同様に、ダミープラグ６２の一部をコンタクトホール５８内に残存するようにしてもよい。
【０１９３】
また、上記第１及び第４実施形態では、エッチングストッパ膜６４を層間絶縁膜６６と同時にパターニングし、層間絶縁膜６６及びエッチングストッパ膜６４を貫く開口部７０を形成したが、第５実施形態と同様にして、コンタクトホール５８の形成前にエッチングストッパ膜６４を形成しておき、エッチングストッパ膜６４、層間絶縁膜５６，４６を貫くコンタクトホール５８を形成し、この後にバリアメタル６０、ダミープラグ６２、層間絶縁膜６６等を形成するようにしてもよい。また、層間絶縁膜６６を構成する材料として層間絶縁膜５６、バリアメタル６０及びダミープラグ６２を構成する材料とエッチング特性の異なる膜を適用すれば、エッチングストッパ膜６４を形成する必要はない。
【０１９４】
また、バリアメタル６０の形成後、ダミープラグ６２の形成前に、蓄積電極７２を成膜する際のシードとなるシード層９２を形成しておき（図３９（ｉ））、蓄積電極７２の成長過程において蓄積電極７２を構成する材料がコンタクトホール５８内で成長しやすいようにしてもよい（図３９（ｊ））。
【０１９５】
なお、蓄積電極７２とバリアメタル６０とが少なくとも一部で接続されていれば蓄積電極７２とプラグ４２との電気的な接続は確保できるので、蓄積電極７２を構成する材料によってコンタクトホール５８内を完全に埋め込む必要はない。すなわち、コンタクトホール５８内の蓄積電極７２に鬆が入ったり、例えば図４０に示すようにコンタクトホール５８の上部のみに蓄積電極７２が形成されてその下部が空洞９４として残存していても、本発明の実現上何ら問題はない。
【０１９６】
また、上記実施形態では、本発明をＤＲＡＭのキャパシタに適用する場合として説明しているが、ＤＲＡＭに限られるものではなく、多数のキャパシタを必要とする半導体集積回路装置に適用されるものであり、特に、ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲＡＭ）に適用することによって、高集積度のＦｅＲＡＭを製造することができる。
【０１９７】
また、上記実施形態では、ビット線の上層にキャパシタを配置するＣＯＢ（Capacitor Over Bit Line）構造に本発明を適用した場合について示したが、本発明はキャパシタと周辺回路領域の層間絶縁膜に関わるものであり、ビット線の位置との直接的な関連はない。したがって、本発明は、キャパシタの上層にビット線を配置するＣＵＢ（Capacitor Under Bit Line）構造においても同様に適用することができる。
【０１９８】
また、上記実施形態では、蓄積電極７２を埋め込むための開口部７０を形成する工程に本発明を適用した場合について示したが、本発明は、下層絶縁膜にコンタクトホールを形成し、エッチングストッパ膜を介して形成された上層絶縁膜にコンタクトホールより広い開口部を形成する半導体装置の製造方法に広く適用することができる。例えば、デュアルダマシンプロセスにおけるビアホール及び配線溝の開口に、本発明を適用してもよい。
【０１９９】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０２００】
（付記１） 基板に達するコンタクトホールが形成された第１の絶縁膜と、前記コンタクトホール内に形成されたコンタクト部と、前記コンタクト部の上面の一部に接続するように形成され、前記第１の絶縁膜上に突出する突出部とを有し、前記コンタクト部と前記突出部とが同一の導電層によって構成されている第１の電極と、前記蓄積電極上に形成された誘電体膜と、前記誘電体膜上に形成され、前記第１の電極に対向する第２の電極とを有することを特徴とする半導体装置。
【０２０１】
なお、本明細書にいう「基板」とは、シリコン基板などの半導体基板そのもののみならず、トランジスタ、配線層、絶縁膜等が形成された半導体基板をも含むものである。
【０２０２】
（付記２） 付記１記載の半導体装置において、前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め、或いは、前記基板と前記第１の電極との間の反応を抑止する導電膜を更に有することを特徴とする半導体装置。
【０２０３】
（付記３） 付記２記載の半導体装置において、前記導電膜は、前記第１の絶縁膜上に延在して形成されていることを特徴とする半導体装置。
【０２０４】
（付記４） 付記２又は３記載の半導体装置において、前記導電膜は、前記コンタクト部の前記上面上に延在して形成されていることを特徴とする半導体装置。
【０２０５】
（付記５） 付記１乃至３のいずれか１項に記載の半導体装置において、前記第１の絶縁膜上に前記誘電体膜を介して形成された第２の絶縁膜を更に有し、前記第２の絶縁膜は、前記コンタクトホール内に延在して形成されていることを特徴とする半導体装置。
【０２０６】
（付記６） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記コンタクトホール内にダミープラグを形成する工程と、前記ダミープラグが埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記ダミープラグの少なくとも一部を露出する開口部を形成する工程と、前記開口部を介して前記ダミープラグを選択的に除去する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された第１の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０７】
（付記７） 付記６記載の半導体装置の製造方法において、前記ダミープラグを除去する工程では、前記コンタクトホールの底部に前記ダミープラグの少なくとも一部を残存することを特徴とする半導体装置の製造方法。
【０２０８】
（付記８） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された第１の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２０９】
（付記９） 付記６乃至８のいずれか１項に記載の半導体装置の製造方法において、前記第１の電極を形成する工程の後に、前記第２の絶縁膜を選択的に除去する工程と、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に、前記誘電体膜を介して前記第１の電極と対向する第２の電極を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【０２１０】
（付記１０） 付記６乃至９のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程の後に、少なくとも前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２１１】
（付記１１） 付記６乃至９のいずれか１項に記載の半導体装置の製造方法において、前記開口部を形成する工程の後に、前記開口部の内壁及び底部並びに前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と前記第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【０２１２】
（付記１２） 付記１０記載の半導体装置の製造方法において、前記導電膜を形成する工程では、前記第１の絶縁膜上に延在して前記導電膜を形成し、前記第２の絶縁膜を除去する工程では、前記導電膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１３】
（付記１３） 付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程と前記第２の絶縁膜を形成する工程との間に、前記第１の絶縁膜及び前記第２の絶縁膜とエッチング特性の異なる第３の絶縁膜を形成する工程を更に有し、前記第２の絶縁膜を除去する工程では、前記第３の絶縁膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１４】
（付記１４） 付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、前記第１の絶縁膜を形成する工程では、少なくとも表面領域のエッチング特性が前記第２の絶縁膜のエッチング特性とは異なる前記第１の絶縁膜を形成し、前記第２の絶縁膜を除去する工程では、前記第１の絶縁膜をストッパとして前記第２の絶縁膜を除去することを特徴とする半導体装置の製造方法。
【０２１５】
（付記１５） 付記９乃至１４のいずれか１項に記載の半導体装置の製造方法において、前記基板は、前記第１の電極及び前記第２の電極が形成された領域を含む第１の領域と、前記第１の領域と異なる第２の領域とを有し、前記第２の絶縁膜を除去する工程では、前記第１の領域の前記第２の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。
【０２１６】
（付記１６） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記コンタクトホール内にダミープラグを形成する工程と、前記ダミープラグが埋め込まれた前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記ダミープラグの少なくとも一部を露出する開口部を形成する工程と、前記開口部を介して前記ダミープラグを選択的に除去する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２１７】
（付記１７） 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【０２１８】
なお、付記１６及び１７にいう「導電膜」は、蓄積電極などの電極のみならず、埋め込み配線などの配線層をも含むものである。
【０２１９】
【発明の効果】
以上の通り、本発明によれば、下層の層間絶縁膜にダミープラグを形成しておき、上層の層間絶縁膜に蓄積電極の形成に利用する開口部を形成した後にこのダミープラグを除去し、この後にダミープラグを除去したコンタクトホール内に一部が埋め込まれた蓄積電極を形成するので、蓄積電極を支える支持体を別途設けることなく蓄積電極の剥がれや倒れを防止し、また、位置合わせずれによるコンタクト不良や下地構造の破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】位置ずれが生じた場合のパターンレイアウトを示す平面図である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２５】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図２６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３０】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図３１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３５】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図３６】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３７】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３８】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その１）である。
【図３９】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その２）である。
【図４０】本発明の実施形態の変形例による半導体装置の構造を示す概略断面図（その３）である。
【図４１】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図４２】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図４３】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図４４】従来の他の半導体装置の製造方法を示す工程断面図（その１）である。
【図４５】従来の他の半導体装置の製造方法を示す工程断面図（その２）である。
【図４６】従来の他の半導体装置の製造方法を示す工程断面図（その３）である。
【図４７】従来の半導体装置の製造方法を示す平面レイアウト図である。
【図４８】従来の半導体装置の製造方法における課題を説明する平面レイアウト図である。
【図４９】従来の半導体装置の製造方法における課題を説明する概略断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…ゲート絶縁膜
１８…シリコン窒化膜
２０、２２…ゲート電極
２４…サイドウォール絶縁膜
２６、２８、３０…ソース／ドレイン拡散層
３２、４６、５６、６６、７８…層間絶縁膜
３４、３６、３８、４８、５０、５８、８０…コンタクトホール
４０、４２、４４、８２…プラグ
５２…ビット線
５４…配線層
６０…バリアメタル
６２…ダミープラグ
６４…エッチングストッパ膜
６８…ハードマスク
７０…開口部
７２…蓄積電極
７４…キャパシタ誘電体膜
７６…プレート電極
８４、８６…空隙
８８…空洞
９０…密着層
９２…シード層
９４…空洞
１００…シリコン基板
１０２、１０８…ゲート電極
１０４、１０６、１１０…ソース／ドレイン拡散層
１１２、１１５、１２２、１２４、１４８…プラグ
１１４…ビット線
１１６…配線層
１１８、１２０、１２８、１３２、１４４…層間絶縁膜
１２６、１３０…エッチングストッパ膜
１３４…ハードマスク
１３６…開口部
１３８…蓄積電極
１４０…キャパシタ誘電体膜
１４２…プレート電極
１４６…コンタクトホール
Claims (2)
- 基板上に、コンタクトホールが形成された第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上及び前記コンタクトホールの内壁及び底部に、前記第１の絶縁膜と第１の電極との密着性を高め或いは前記基板と前記第１の電極との間の反応を抑止する導電膜を形成する工程と、
前記導電膜上に、前記導電膜が形成された前記コンタクトホール内に空洞が残存するように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記空洞に達する開口部を形成する工程と、
前記コンタクトホール内及び前記開口部内に、前記基板に電気的に接続された前記第１の電極を形成する工程と、
前記第１の電極を形成する工程の後に、前記導電膜をストッパとして前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去する工程の後に、前記第１の絶縁膜上の前記導電膜をエッチングする工程と、
前記導電膜をエッチングする工程の後に、前記第１の電極上に誘電体膜を形成する工程と、
前記誘電体膜上に、前記誘電体膜を介して前記第１の電極と対向する第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記基板は、前記第１の電極及び前記第２の電極が形成された領域を含む第１の領域と、前記第１の領域と異なる第２の領域とを有し、
前記第２の絶縁膜を除去する工程では、前記第１の領域の前記第２の絶縁膜を選択的に除去する
ことを特徴とする半導体装置の製造方法。
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Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289796A (ja) * | 2001-03-26 | 2002-10-04 | Nec Corp | 半導体装置の製造方法 |
| US6410955B1 (en) * | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
| US6888217B2 (en) * | 2001-08-30 | 2005-05-03 | Micron Technology, Inc. | Capacitor for use in an integrated circuit |
| KR100438782B1 (ko) * | 2001-12-29 | 2004-07-05 | 삼성전자주식회사 | 반도체 소자의 실린더형 커패시터 제조방법 |
| JP2003234419A (ja) * | 2002-02-08 | 2003-08-22 | Mitsubishi Electric Corp | 半導体装置の製造方法およびその方法により製造された半導体装置 |
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| KR100521362B1 (ko) * | 2002-05-28 | 2005-10-12 | 삼성전자주식회사 | 스토리지 노드 형성방법 |
| TW546776B (en) * | 2002-06-24 | 2003-08-11 | Winbond Electronics Corp | Method of forming contact |
| US6699766B1 (en) * | 2002-07-01 | 2004-03-02 | Lsi Logic Corporation | Method of fabricating an integral capacitor and gate transistor having nitride and oxide polish stop layers using chemical mechanical polishing elimination |
| KR100457161B1 (ko) * | 2002-07-18 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR100536590B1 (ko) * | 2002-09-11 | 2005-12-14 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조 방법 |
| DE10332600B3 (de) * | 2003-07-17 | 2005-04-14 | Infineon Technologies Ag | Verfahren zum Herstellen eines elektrisch leitenden Kontaktes |
| JP3698160B2 (ja) | 2004-01-09 | 2005-09-21 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP4492940B2 (ja) * | 2004-05-31 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6977210B1 (en) * | 2004-06-08 | 2005-12-20 | Nanya Technology Corporation | Method for forming bit line contact hole/contact structure |
| US20060263974A1 (en) * | 2005-05-18 | 2006-11-23 | Micron Technology, Inc. | Methods of electrically interconnecting different elevation conductive structures, methods of forming capacitors, methods of forming an interconnect between a substrate bit line contact and a bit line in DRAM, and methods of forming DRAM memory cell |
| KR100639219B1 (ko) * | 2005-05-27 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100720261B1 (ko) * | 2006-01-26 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100807226B1 (ko) * | 2006-08-21 | 2008-02-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100849066B1 (ko) * | 2007-02-06 | 2008-07-30 | 주식회사 하이닉스반도체 | 실린더형 엠아이엠 캐패시터 형성방법 |
| WO2010032456A1 (ja) | 2008-09-16 | 2010-03-25 | ローム株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
| JP4756080B2 (ja) * | 2009-03-25 | 2011-08-24 | 株式会社東芝 | 不揮発性記憶装置の製造方法 |
| JP2010251406A (ja) * | 2009-04-13 | 2010-11-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2010287853A (ja) * | 2009-06-15 | 2010-12-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101742817B1 (ko) * | 2011-08-23 | 2017-06-02 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8921977B2 (en) * | 2011-12-21 | 2014-12-30 | Nan Ya Technology Corporation | Capacitor array and method of fabricating the same |
| WO2021056984A1 (zh) * | 2019-09-27 | 2021-04-01 | 福建省晋华集成电路有限公司 | 电接触结构、接触垫版图及结构、掩模板组合及制造方法 |
| CN113394162B (zh) * | 2020-03-12 | 2022-03-18 | 长鑫存储技术有限公司 | 电容阵列结构及其形成方法 |
| CN115623776A (zh) * | 2021-07-13 | 2023-01-17 | 长鑫存储技术有限公司 | 存储器结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014796A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Method of forming a silicon contact interface |
| JP2000150819A (ja) * | 1998-11-09 | 2000-05-30 | Nec Corp | 半導体記憶装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466636A (en) * | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
| US5354705A (en) * | 1993-09-15 | 1994-10-11 | Micron Semiconductor, Inc. | Technique to fabricate a container structure with rough inner and outer surfaces |
| JPH0974174A (ja) * | 1995-09-01 | 1997-03-18 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| US5518948A (en) * | 1995-09-27 | 1996-05-21 | Micron Technology, Inc. | Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip |
| US5545585A (en) * | 1996-01-29 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of making a dram circuit with fin-shaped stacked capacitors |
| JPH10242147A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法 |
| US5998257A (en) * | 1997-03-13 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry |
| US5821141A (en) * | 1998-01-12 | 1998-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for forming a cylindrical capacitor in DRAM having pin plug profile |
| KR100301370B1 (ko) * | 1998-04-29 | 2001-10-27 | 윤종용 | 디램셀커패시터의제조방법 |
| US6188100B1 (en) * | 1998-08-19 | 2001-02-13 | Micron Technology, Inc. | Concentric container fin capacitor |
| US6180484B1 (en) * | 1998-08-26 | 2001-01-30 | United Microelectronics Corp. | Chemical plasma treatment for rounding tungsten surface spires |
| US6013550A (en) * | 1998-10-09 | 2000-01-11 | Taiwan Semiconductor Manufacturing Company | Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell |
| US6159840A (en) * | 1999-11-12 | 2000-12-12 | United Semiconductor Corp. | Fabrication method for a dual damascene comprising an air-gap |
| US6359307B1 (en) * | 2000-01-29 | 2002-03-19 | Advanced Micro Devices, Inc. | Method for forming self-aligned contacts and interconnection lines using dual damascene techniques |
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-
2003
- 2003-01-15 US US10/342,180 patent/US20030109124A1/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014796A1 (en) * | 1998-09-03 | 2000-03-16 | Micron Technology, Inc. | Method of forming a silicon contact interface |
| JP2000150819A (ja) * | 1998-11-09 | 2000-05-30 | Nec Corp | 半導体記憶装置およびその製造方法 |
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