JP4328396B2

JP4328396B2 - Ｄｒａｍにおけるメモリセルの製造方法

Info

Publication number: JP4328396B2
Application number: JP11805198A
Authority: JP
Inventors: リウビン; リアンウエン−ジャ; リンエン−セン
Original assignee: バンガードインターナショナルセミコンダクターコーポレーション
Priority date: 1997-04-29
Filing date: 1998-04-28
Publication date: 2009-09-09
Anticipated expiration: 2018-04-28
Also published as: TW346672B; JPH1197640A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリセルの製造方法に関し、特に、ＤＲＡＭにおけるコンタクトの形成方法に関する。
【０００２】
【従来の技術】
ＤＡＲＭプロセスにおいては、製造方法の簡略化、低コスト化、高性能化が必須事項である。従来のディープノードコンタクトエッチング(deep node contact etching)を利用するＤＲＡＭのキャパシタオーバビットライン（ＣＯＢ）プロセスでは、ＤＲＡＭセルのリフレシュタイム性能に影響を及ぼすことがある。これは、キャパシタノードから基板までの距離が比較的長くなるためである。また、ノードコンタクトホールのアスペクト比が高いので、フォトリソグラフィやエッチング技術を利用した形成が難しくなっており、これらによる不具合をかかえている。たとえば、キャパシタノードから基板までの距離が長いためオーバーエッチング時間が増え、信頼性を低下させる原因となっている。すなわち、高アスペクト比のノードコンタクトホールの形成は、コンタクトホールエッチング法で簡単に行えるものではない。
【０００３】
数年前、ストレージ電極におけるコンタクトホールのアスペクト比が高いために起こる問題を軽減するため、コンタクトプラグを形成する方法が提示された。この技術は、Parkらの米国特許No.５，３３２，６８５「ＤＡＲＭセルの製造方法」に記載されている。また最近ではサムソン社から、同技術を改善した「ランディングパッド」を使った方法が提示されている。この技術は、ＩＥＤＭ '９４の６３５ページにあるKangらの「２５６メガビット及び１ギガビットＤＲＡＭのための高信頼性プロセス技術」に記載されている。
【０００４】
【発明が解決しようとする課題】
以上のような従来技術では、製造に必要なマスク工程数が多くなるため、プロセスが複雑になってしまう。したがって、ディープコンタクトエッチングにおける問題を解決可能で、より簡単な製法が望まれる。
【０００５】
【課題を解決するための手段】
本発明のＤＲＡＭにおけるメモリセル製造方法を説明する。本発明によれば、製造負荷を減少させながら必要性能は維持可能なインタープラグプロセスを実施する。
【０００６】
その一態様によれば、基板上にアイソレーション領域を形成する工程と、その基板及びアイソレーション領域上にゲート電極を形成する工程と、そのゲート電極の側壁に窒化物からなる第１のスペーサを形成する工程と、前記基板にソース／ドレイン領域を形成する工程と、そのソース／ドレイン領域及び前記ゲート電極上に酸化物からなる第１の絶縁層を形成する工程と、その第１の絶縁層をパターニングしてから、酸化物と窒化物との選択比率が２０：１の選択エッチングを使用して、第１の絶縁層を部分的に除去し、開口を形成する第１ステップと等方性エッチングを利用して開口上部を拡大する第２ステップとを含む２ステップエッチング工程によりエッチングし、前記ソース／ドレイン領域の一部を露出させる第１のコンタクトホールを形成する工程と、前記第１の絶縁層上及び第１のコンタクトホール内に第１の導電層を形成する工程と、そのうちの第１の絶縁層上の第１の導電層を除去してインタプラグを形成する工程と、前記第１の絶縁層及び第１の導電層上に第２の絶縁層を形成する工程と、前記第１の導電層の一部が露出するまで前記第２の絶縁層をパターニングしてエッチングし、第２のコンタクトホールを形成する工程と、前記第２の絶縁層上及び第２のコンタクトホール内に第２の導電層を形成してビットラインとする工程と、前記第２の導電層上に第３の絶縁層を形成する工程と、前記第１の導電層の一部が露出するまで、前記第３の絶縁層、第２の導電層及び第２の絶縁層をパターニングしてエッチングし、第３のコンタクトホールを形成する工程と、前記第３のコンタクトホールの内壁に第２のスペーサを形成する工程と、前記第３の絶縁層上及び前記第３のコンタクトホール内に第３の導電層を形成する工程と、その第３の導電層をパターニングしてエッチングし、キャパシタのストレージノードを形成する工程と、そのストレージノード上にキャパシタ絶縁膜を形成する工程と、そのキャパシタ絶縁膜上にキャパシタプレートを形成する工程と、を実施する。
【０００７】
本発明の多くの長所や前記の状態は、付随図面を参照した下記の詳細説明により、いっそう明白になり、かつ、いっそう理解できよう。
【０００８】
【発明の実施の形態】
本発明によるＤＲＡＭのメモリセル製造方法の一例を以下に説明する。
【０００９】
図１〜図６に、本発明によるメモリセル製造方法を工程順に断面図で概略図示してある。
【００１０】
図１Ａは、中心回路素子のメモリセルを製造する第１の段階の断面図であり、図１Ｂは、周辺回路素子のトランジスタを製造する第１の段階の断面図である。
【００１１】
＜１００＞結晶面をもつ単結晶基板１０が使用され、この基板１０に、アイソレーション領域が形成される。アイソレーション領域は、フィールド酸化膜や浅いトレンチ領域でよい。本例では、基板１０の素子間絶縁に、厚いフィールド酸化（ＦＯＸ）膜１２を形成している。ＦＯＸ膜１２は従来法で形成可能であり、本例では通常のフォトリソグラフィとドライエッチングを使用する。すなわち、まずＦＯＸ膜１２をパターニングする窒化シリコン膜を基板上に形成し、次いで基板の露出部分に酸素雰囲気中の熱酸化処理を実施して、厚さ約４０００〜６０００オングストロームのＦＯＸ膜１２を成長させる。そして、窒化シリコン膜を除去する。
【００１２】
次に、ＭＯＳＦＥＴ用のゲート酸化膜として酸化シリコン層を基板１０の表面に形成する。本例では、８００〜９５０℃の温度で酸素雰囲気を利用することにより酸化シリコン層を形成するが、この他にも、適当な酸化化学反応及び手順を利用して酸化膜を形成するなど可能である。本例では、厚さ８０〜１５０オングストロームの酸化シリコン層を形成している。
【００１３】
続いて、低圧化学蒸着法（ＬＰＣＶＤ）を使い、ＦＯＸ膜１２の上に第１ポリシリコン層及び酸化シリコン層を形成する。そして、ＭＯＳＦＥＴのゲート電極とするために第１ポリシリコン層をドープ処理する。本例では、第１ポリシリコン層の厚さを５００〜２０００オングストロームとするので、１０²⁰〜１０²¹ｉｏｎｓ／ｃｍ³の濃度とした燐ドーパントでドープを行う。次いで、ポリシリコンゲートとこれに続いて形成される金属コネクトとの間の相互接続をよくするため、第１ポリシリコン層上に第１タングステンシリサイド層を形成する。このように第１ポリシリコン層と第１タングステンシリサイド層が積層されてポリサイド層１４が形成される。
【００１４】
この後に従来同様にして第１絶縁層１６を形成する。本例の第１絶縁層１６は、窒化シリコン層あるいは酸化シリコン層のいずれでもよい。第１絶縁層１６の厚さは１０００〜２５００オングストロームとする。第１絶縁層１６を形成すると、通常のフォトリソグラフィ及びエッチングを使ってゲート構造１４，１６を形成する。そしてゲート構造１４，１６の側壁に、側壁スペーサ１６Ａが設けられる。本例の側壁スペーサ１６Ａは窒化シリコンからなる。
【００１５】
図２Ａは、中心回路における次の段階を示しており、図２Ｂは、同じく周辺回路における次の段階を示している。
【００１６】
周知の方法で不純物注入して活性化させることにより、活性領域１７（ＭＯＳＦＥＴのソース及びドレイン）を形成する。このときに、当業者にはよく知られているように、ライトリィドープドレイン（ＬＤＤ）構造を形成することも可能である。
【００１７】
これに続いて、基板１０及びゲート構造の上に、絶縁のための第２絶縁層１８を形成する。本例における第２絶縁層１８は、通常のＣＶＤを使った１５００〜３０００オングストロームの厚さのＴＥＯＳなど酸化物で構成されている。そして、この第２絶縁層１８をパターニングしてソース／ドレイン領域の一部表面を露出させ、第１コンタクトホールを形成する。本例では、第２絶縁層１８のパターニングにフォトリソグラフィを利用しているが、第２絶縁層１８の部分除去には２ステップのエッチングを行う。
【００１８】
その２ステップエッチング工程の第１ステップでは、セルフアラインコンタクト（ＳＡＣ）エッチングを使用して第２絶縁層１８を部分的に除去し、開口を形成する。本例では、ソース／ドレイン領域の表面が露出するまで第２絶縁層１８に選択的エッチングを施す。この選択的エッチング処理では、酸化物と窒化物の選択比率を２０：１としている。
【００１９】
２ステップエッチング工程の第２ステップでは、等方性エッチングを利用する。この等方性エッチングにより、開口上部を物理的に拡大することができる。このときの等方性エッチングには適当なエッチング処理、たとえばＨＦ溶液を使用したウエットエッチングなどを使えばよい。あるいは、ＣＦ₄ガスを使用したプラズマエッチングを使うこともできる。
【００２０】
この２ステップエッチングの結果、図２に示されるような第１コンタクトホールが形成される。
【００２１】
図３Ａは中心回路、図３Ｂは周辺回路の次の段階を同様に示している。
【００２２】
図３においては、第２絶縁層１８に開けた第１コンタクトホールを埋める第２ポリシリコン層を形成する。本例ではＬＰＣＶＤを使い第２ポリシリコン層を形成している。そして、この第２ポリシリコン層を、ＭＯＳＦＥＴ構造用の導電プラグを形成するためにドープする。第２ポリシリコン層の厚さを２０００〜４０００オングストロームとする場合、１０¹⁷〜１０¹⁸ｉｏｎｓ／ｃｍ³の濃度の燐ドーパントでドープする。次いで第２絶縁層１８の上にあるポリシリコン層を除去し、インタープラグ２０を形成する。本例ではこの工程で、ブランケットポリシリコンエッチバック(blanket polysilicon etchback)プロセスを使う。このブランケットポリシリコンエッチバックには適当なエッチングプロセスを使えばよい。ブランケットポリシリコンエッチバックは、ＣＦ４ガスを使っての実施が可能である。これにより形成されるインタープラグ２０が、ストレージノードコンタクトのアスペクト比を低減させる。
【００２３】
次の段階が、中心回路の図４Ａ及び周辺回路の図４Ｂに図示されている。
【００２４】
図４のように、第２絶縁層１８及びインタープラグ２０の上に、次の段階で形成するビットラインとの絶縁用に第３絶縁層２２を形成する。本例の第３絶縁層２２は、通常のＣＶＤを使って３５００〜８５００オングストロームの厚さに形成したＢＰＳＧなどの酸化物からなる。このとき、第２絶縁層１８上に１５００〜３０００オングストローム厚の第３絶縁層２２を残せるようにして、第３絶縁層２２を平坦化処理するのが好ましい。その平坦化処理は、化学機械研磨プロセス（ＣＭＰ）又はエッチバックプロセスの利用が可能である。エッチバックは、適当であればどのようなプロセスでも実施できる。
【００２５】
この後、形成した第３絶縁層２２をパターニングして第２コンタクトホールを形成する。その第３絶縁層２２のパターニングには通常のフォトリソグラフィを利用し、そして第３絶縁層２２の部分除去には、縮小コンタクトエッチング(reduced-contact etching:ＲＣＥ)を行う。縮小コンタクトエッチングにより、ステッパのオーバーレイ仕様内においてビットラインがインタープラグ２０の領域に収まることを保証できる。本例における縮小コンタクトエッチングは、オキサイドＲＣＥ、ＳｉＮＲＣＥ、ポリＲＣＥ、ポリマーＲＣＥで行う。これにより、第２コンタクトホールが形成される。
【００２６】
続いて、第３絶縁層２２の第２コンタクトホールを埋める第３ポリシリコン層２４を形成する。本例の第３ポリシリコン層２４はＬＰＣＶＤを使って形成し、ＭＯＳＦＥＴ構造用の導電プラグを形成するとともにＭＯＳＦＥＴ構造用の導電線を形成するために、その第３ポリシリコン層をドープする。本例では、第３ポリシリコン層の厚さを５００〜２０００オングストロームとし、１０²⁰〜１０²¹ｉｏｎｓ／ｃｍ³の濃度の燐ドーパントでドープする。そして、第３ポリシリコン層上に第２タングステンシリサイド層２６を形成して第２コンタクトホールを埋め、次に形成する金属コンタクトとの相互接続をよくする。これら第３ポリシリコン層と第２タングステンシリサイド層の積層が、ビットラインとしてのポリサイド層となる。
【００２７】
第２タングステンシリサイド層２６の上には第４絶縁層２８を形成する。この第４絶縁層２８により、ビットラインとストレージ電極が絶縁される。本例の第４絶縁層２８は、通常のＣＶＤにより１０００〜３００オングストロームの厚さに蒸着したＢＰＳＧなどの酸化物とする。
【００２８】
図５Ａに、中心回路における次の段階、図５Ｂに、周辺回路における次の段階が示されている。
【００２９】
この段階では、第４絶縁層２８、第２タングステンシリサイド層２６、第３ポリシリコン層２４をパターニングして第３コンタクトホールを形成する。本例では、通常のフォトリソグラフィを使って第３絶縁層２８、第２タングステンシリサイド層２６、第３ポリシリコン層２４をパターニングし、そして第４絶縁層２８、第２タングステンシリサイド層２６、第３ポリシリコン層２４を除去するのに縮小コンタクトエッチング（ＲＣＥ）プロセスを使用する。縮小コンタクトエッチングにより、インタープラグの領域内にノードコンタクトを確実に限定できる。本例の縮小コンタクトエッチングは、オキサイドＲＣＥ、ＳｉＮＲＣＥ、ポリＲＣＥ、ポリマーＲＣＥで行う。
【００３０】
続いて、形成した第３コンタクトホールの内壁にスペーサ３０を形成し、ノードコンタクトとしての第３コンタクトホールを完成する。スペーサ３０に適当な材料は、たとえば窒化物、ポリマー、ポリシリコン、酸化物である。本例では、第４絶縁層２８から開けた第３コンタクトホール内に薄い窒化膜を形成し、エッチングプロセスでその窒化膜をエッチバックすることで窒化膜スペーサを形成する。このスペーサ３０により、ウエットディップエッチング（ｗｅｔｄｉｐｅｔｃｈｉｎｇ）プロセスにおけるノードコンタクトやビットラインの剥離を防止できる。すなわち、実際の製造工程では、コンタクトホールを導電材で埋める前にコンタクトホールを清浄するため、必要に応じてウエットディップエッチングが行われる。
【００３１】
図６Ａに、中心回路における最終段階、図６Ｂに、周辺回路における最終段階が示されている。
【００３２】
第４絶縁層２８に開けた第３コンタクトホールを埋める第４ポリシリコン層３２を、ＬＰＣＶＤにより形成する。この第４絶縁層２８上の第４ポリシリコン層３２の厚さは、１５００〜１００００オングストロームとする。そして、第４ポリシリコン層３２に１０２０〜１０２１ｉｏｎｓ／ｃｍ３の濃度の燐ドーパントでドーピングを施し、導電性を増加させる。このポリシリコンのドープ処理には、たとえばｉｎ−ｓｉｔｕドーピングなどの適当な手法を利用する。
【００３３】
この後に、適切な従来手法にてキャパシタ絶縁膜（ＯＮＯなど）及び上部ストレージノードを形成すれば、キャパシタが完成する。すなわち、キャパシタの底部ストレージノード上に第５絶縁層３４を形成し、この第５絶縁層３４上に第５ポリシリコン層３６を形成すれば、キャパシタ構造が完成する。
【００３４】
本発明は上記の例で図示説明したものに限定されず、その他にも、本発明の請求範囲の中で多様な変更が可能なことは、当業者にとって明白である。
【００３５】
【発明の効果】
本発明によれば、インタープラグにより、深く且つ小さなコンタクトホールの形成、ディープコンタクトエッチングによるノード基板の損傷やコンタクト深さ調整の困難性、デバイス性能やリフレッシュタイム設計への影響など、従来のディープノードコンタクトにおける問題点を解決することができる。さらに、縮小コンタクトエッチングを実施することにより、ステッパオーバレイ仕様で不要なインタープラグ領域へビットラインが入り込むことが防止される。すなわち、拡張されたプラグ表面領域をもつ本発明によれば、工程条件変動の許容度を上げ、信頼性を向上させられる。
【図面の簡単な説明】
【図１】本発明のメモリセル製造方法を工程順に示す要部断面図。
【図２】図１の次の段階を示す要部断面図。
【図３】図２の次の段階を示す要部断面図。
【図４】図３の次の段階を示す要部断面図。
【図５】図４の次の段階を示す要部断面図。
【図６】図５の次の段階を示す要部断面図。

Claims

基板上にアイソレーション領域を形成する工程と、
その基板及びアイソレーション領域上にゲート電極を形成する工程と、
そのゲート電極の側壁に窒化物からなる第１のスペーサを形成する工程と、
前記基板にソース／ドレイン領域を形成する工程と、
そのソース／ドレイン領域及び前記ゲート電極上に酸化物からなる第１の絶縁層を形成する工程と、
その第１の絶縁層をパターニングしてから、酸化物と窒化物との選択比率が２０：１の選択エッチングを使用して、第１の絶縁層を部分的に除去し、開口を形成する第１ステップと等方性エッチングを利用して開口上部を拡大する第２ステップとを含む２ステップエッチング工程によりエッチングし、前記ソース／ドレイン領域の一部を露出させる第１のコンタクトホールを形成する工程と、
前記第１の絶縁層上及び第１のコンタクトホール内に第１の導電層を形成する工程と、
そのうちの第１の絶縁層上の第１の導電層を除去してインタプラグを形成する工程と、
前記第１の絶縁層及び第１の導電層上に第２の絶縁層を形成する工程と、
前記第１の導電層の一部が露出するまで前記第２の絶縁層をパターニングしてエッチングし、第２のコンタクトホールを形成する工程と、
前記第２の絶縁層上及び第２のコンタクトホール内に第２の導電層を形成してビットラインとする工程と、
前記第２の導電層上に第３の絶縁層を形成する工程と、
前記第１の導電層の一部が露出するまで、前記第３の絶縁層、第２の導電層及び第２の絶縁層をパターニングしてエッチングし、第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホールの内壁に第２のスペーサを形成する工程と、
前記第３の絶縁層上及び前記第３のコンタクトホール内に第３の導電層を形成する工程と、
その第３の導電層をパターニングしてエッチングし、キャパシタのストレージノードを形成する工程と、
そのストレージノード上にキャパシタ絶縁膜を形成する工程と、
そのキャパシタ絶縁膜上にキャパシタプレートを形成する工程と、
を実施することを特徴とするＤＲＡＭのメモリセル製造方法。
ゲート電極が、ポリサイド層と窒化シリコン層の積層構造をもつ請求項１に記載のメモリセル製造方法。
第１のスペーサを形成する工程は、ゲート電極及び基板上に窒化シリコン層を形成する段階と、その窒化シリコン層をエッチングして窒化シリコンスペーサを形成する段階と、を実施する請求項１に記載のメモリセル製造方法。
第１の絶縁層が、１０００〜２５００オングストロームの酸化層である請求項１に記載のメモリセル製造方法。
第１の導電層が、５００〜２０００オングストローム厚のポリシリコン層である請求項１に記載のメモリセル製造方法。
第２の絶縁層が、１５００〜３０００オングストローム厚の酸化層である請求項１に記載のメモリセル製造方法。
第２の導電層が、２０００〜４０００オングストローム厚のポリサイド層である請求項１に記載のメモリセル製造方法。
第２のスペーサが、ポリシリコン、窒化シリコン、酸化物、ポリマーのうちのいずれかの材質を使用したものである請求項１に記載のメモリセル製造方法。
キャパシタ絶縁膜が、酸化層／窒化層／酸化層の積層構造をもつ請求項１に記載のメモリセル製造方法。
キャパシタプレートが、ポリシリコンからなる請求項１に記載のメモリセル製造方法。
基板上にアイソレーション領域を形成する工程と、
その基板及びアイソレーション領域上にゲート電極を形成する工程と、
そのゲート電極の側壁に窒化物からなる第１のスペーサを形成する工程と、
前記基板にソース／ドレイン領域を形成する工程と、
そのソース／ドレイン領域及び前記ゲート電極上に酸化物からなる第１の絶縁層を形成する工程と、
その第１の絶縁層をパターニングしてから、酸化物と窒化物との選択比率が２０：１の選択エッチングを使用して、第１の絶縁層を部分的に除去し、開口を形成する第１ステップと等方性エッチングを利用して開口上部を拡大する第２ステップとを含む２ステップエッチング工程によりエッチングし、前記ソース／ドレイン領域の一部を露出させる第１のコンタクトホールを形成する工程と、
前記第１の絶縁層上及び第１のコンタクトホール内に第１の導電層を形成する工程と、
前記第１の絶縁層をエッチストッパとしてその上の第１の導電層をエッチングし、プラグを形成する工程と、
前記第１の絶縁層及び第１の導電層上に第２の絶縁層を形成する工程と、
その第２の絶縁層に第２のコンタクトホールを形成する工程と、
前記第２の絶縁層上及び前記第２のコンタクトホール内に第２の導電層を形成してビットラインとする工程と、
その第２の導電層上に第３の絶縁層を形成する工程と、
前記第３の絶縁層、第２の導電層、第２の絶縁層を通じて第３のコンタクトホールを形成し、前記第１の導電層の一部を露出させる工程と、
その第３のコンタクトホールの内壁に第２のスペーサを形成する工程と、
前記第３の絶縁層上に、ストレージノードが前記第３のコンタクトホールを通じて前記第１の導電層へ接続するキャパシタを形成する工程と、
を実施することを特徴とするＤＲＡＭのメモリセル製造方法。
ゲート電極が、ポリサイド層と窒化シリコン層の積層構造をもつ請求項１１に記載のメモリセル製造方法。
第１のスペーサが、窒化シリコンからなる請求項１１に記載のメモリセル製造方法。
第２のスペーサが、ポリシリコン、窒化シリコン、酸化物、ポリマーのうちのいずれかの材質を使用したものである請求項１１に記載のメモリセル製造方法。