KR100527530B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 저장전극 마스크를 이용한 사진식각공정 시 식각영역이 큰 주변회로영역의 가드 링 영역에서 식각 중지 현상인 리버스 마이크로 로딩 이펙트(reverse micro loading effect)가 발생하는 것을 방지하는 반도체소자의 제조방법에 관한 것이다. 이를 위하여 정상적인 바이어스 RF 파워에 따라 CxFy계 가스와 아르곤(Ar) 가스의 유량비를 변경시키면서 식각공정을 실시하여 식각영역이 넓은 주변회로영역에서의 식각 중지 현상이 발생하는 것을 방지하고, 저장전극 형성 후 상부전극과 금속배선이 서로 단락되는 것을 방지할 수 있는 효과를 갖는 발명이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 저장전극으로 예정되는 트렌치 식각 시 식각영역이 큰 주변회로영역의 가드 링 영역에서 발생하는 식각 중지 현상인 리버스 마이크로 로딩 이펙트의 발생을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(Oxide-Nitride-Oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 면적을 줄이면서 정전용량을 증가시키는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
상기 캐패시터의 정전용량(C)은 진공유전율(ε0, permittivity of vacuum), 유전막의 유전상수(εr) 및 저장전극의 면적(A)에 비례하고, 유전막의 두께(T)에 반비례하기 때문에 유전막의 두께를 얇게 형성하거나 저장전극의 표면적을 증가시킴으로써 정전용량을 증가시킬 수 있다.
상기한 바와 같이 캐패시터의 정전용량을 증가시키기 위하여 유전률이 높은 유전막을 사용하거나, 캐패시터의 표면적을 증가시키기 위하여 저장전극을 3차원 구조로 형성하는 등의 노력을 하고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법에 대하여 설명한다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조공정을 도시한 단면도이다.
먼저, 실리콘기판(11)에 소자분리절연막, 워드라인 및 비트라인 등의 하부구조물을 형성한다.
다음, 전체표면 상부에 층간절연막(13)을 형성한다. 이때, 상기 층간절연막(13)은 산화막 계열의 박막으로 형성된다.
그 다음, 상기 층간절연막(13) 상부에 식각방지막(15)을 형성한다. 이때, 상기 식각방지막(15)은 상기 층간절연막(13)에 대하여 식각선택비를 갖는 질화막으로 형성된다.
다음, 상기 식각방지막(15) 상부에 코아절연막(17)을 형성한다. 상기 코아절연막(17)은 형성하고자 하는 저장전극의 높이로 형성되며, 상기 식각방지막(15)에 대하여 식각선택비를 갖는 산화막 계열의 물질로 형성된다.
그 다음, 상기 코아절연막(17) 상부에 하드마스크용 박막(도시안됨)을 형성한다. 이때, 상기 하드마스크용 박막은 상기 코아절연막(17)에 대하여 식각선택비를 갖는 다결정실리콘층으로 형성된 것으로 후속 식각공정 시 하드마스크로 사용되기 때문에 감광막패턴의 두께를 감소시킬 수 있다.
다음, 상기 코아절연막(17) 상부에 셀영역(Ⅰ)에서 저장전극으로 예정되는 부분과 주변회로영역(Ⅱ)에서 가드 링(guard ring)으로 예정되는 부분을 노출시키는 제1감광막패턴(21)을 형성한다. 이때, 상기 주변회로영역(Ⅱ)의 가드링(guard ring)은 저장전극 형성 후 코아절연막(17)을 제거하는 습식식각공정 시 주변회로영역(Ⅱ) 상의 코아절연막(17)이 손실되는 것을 방지하고, 셀영역(Ⅰ) 가장자리의 저장전극이 쓰러지는 것을 방지하기 위해 형성된다.
그 다음, 상기 제1감광막패턴(21)을 식각마스크로 상기 하드마스크용 박막을 식각하여 하드마스크패턴(19)을 형성한다. (도 1a 참조)
그 후, 상기 제1감광막패턴(21) 및 하드마스크패턴(19)을 식각마스크로 상기 코아절연막(17)을 식각하여 제1트렌치(23) 및 제2트렌치(24)를 형성한다. 이때, 상기 제1트렌치(23)는 셀영역(Ⅰ)에서 저장전극으로 예정되는 부분이고, 제2트렌치(24)는 주변회로영역(Ⅱ)에서 가드링으로 예정되는 부분으로서 제2트렌치(24)의 면적이 상기 제1트렌치(23)의 면적에 비하여 수백 배 이상 크게 형성된다.
상기 식각공정은 상기 코아절연막(17)에 대하여 상기 제1감광막패턴(21) 또는 하드마스크패턴(19)의 식각선택비를 10 : 1 이상으로 유지시키기 위하여 CF 비율이 큰 C4F6를 주식각가스로 사용하고, 산소와 아르곤을 첨가가스로 사용하는 혼합가스를 식각가스로 사용한 건식식각공정으로 실시된다. 이때, 주식각가스로 사용되는CxFy계 가스의 CF 비율이 1/2보다 클수록 식각잔류물을 다량 발생시킨다.
참고로, 상기 산소가스는 폴리머를 제거하는 역할을 하고, 상기 아르곤 가스는 식각 속도를 균일하게 하는 역할을 한다.
이때, 상기 식각공정은 MERIE(Magnetically Enhanced Reactive Ion Etch) 또는 ICP(Inductively Coupled Plasma) 장치에서 바이어스 RF(Radio Frequency) 파워가 1500W 이상이고, C4F6 가스와 산소 및 아르곤 가스의 유량비가 1 : 1 : 20 이상인 조건에서 실시된다.
특히 상기 식각공정은 상기 C4F6 가스와 아르곤 가스의 유량비를 1 : 20 이상인 조건으로 실시함으로써 상기 셀영역(Ⅰ)에서 상기 하드마스크패턴(19)과 코아절연막(17) 간에 고선택비를 가지는 식각 조건을 얻을 수 있다. (도 1b 참조)
그 다음, 상기 제1감광막패턴(21) 및 하드마스크패턴(19)을 제거한다.
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 형성한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층으로 형성된 것이다.
그 다음, 상기 저장전극용 도전층 상부에 희생절연막(도시안됨)을 형성하여 평탄화시킨다. 이때, 상기 희생절연막은 감광막 또는 산화막계열의 물질로 형성된 것이다.
다음, 상기 희생절연막 및 저장전극용 도전층을 평탄화식각하여 저장전극(25) 및 가드 링(26)을 형성한다. 이때, 상기 평탄화식각공정은 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP 라 함)공정 또는 전면식각공정으로 실시된다.
그 다음, 상기 희생절연막을 제거한다.
그 후 상기 구조 상부에 상기 주변회로영역(Ⅱ)을 보호하는 제2감광막패턴(27)을 형성한다. (도 1c 참조)
다음, 상기 제2감광막패턴(27)을 식각마스크로 상기 셀영역(Ⅰ) 상의 코아절연막(17)을 제거하여 저장전극(25)을 노출시킨다.
그 다음, 상기 제2감광막패턴(27)을 제거한다. (도 1d 참조)
그 후 유전체막 및 플레이트전극을 형성하여 캐패시터를 완성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은 소자의 고집적화에 따라 콘택홀 식각 시 산화막에 대한 감광막 또는 하드마스크인 다결정실리콘층의 식각선택비가 10 : 1 이상으로 높은 식각 조건이 요구되고 있다. 따라서 콘택홀 식각에서 사용되는 식각가스 중 CF 비율(ratio)이 큰 C4F6 가 사용되고 있다. 이 경우 C4F6와 아르곤의 유량비가 1 : 20 이상이 되면 노출 면적이 많은 지역의 식각 속도가 느려져 노출 면적이 많은 주변회로영역의 제2트렌치(24)에서 도 1b 의 (R)부분과 같이 리버스 마이크로 로딩(reverse micro loading) 현상이라는 식각 중지 현상이 발생하게 된다.
이는 후속 공정으로 저장전극을 형성하고, 상기 저장전극을 노출시키기 위하여 코아절연막을 제거할 때 주변회로영역 상의 코아절연막이 제거되고, 그 부분으로 상부전극 물질이 매립되어 후속 금속배선 형성 시 상기 상부전극 물질과 금속배선이 서로 단락되어 소자의 동작 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀영역과 주변회로영역 상에 노출 면적이 서로 다른 트렌치를 형성하는 공정 시 정상적인 바이어스 RF 파워가 인가될 때까지 식각가스로 사용되는 C4F6 가스를 제거하거나 유량을 줄여 식각공정을 진행하다가 정상적인 바이어스 RF 파워가 인가되면 C4F6 가스의 유량을 증가시켜 식각공정을 진행함으로써 식각영역이 작은 셀영역과 식각영역이 큰 주변회로영역에서 식각속도 차이가 없도록 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 실리콘 기판 상부에 층간 절연막을 형성하는 단계와,상기 층간 절연막 상부에 식각 방지막, 코아 절연막 및 하드 마스크용 박막의 적층구조를 형성하는 단계와,상기 하드마스크용 박막 상부에 상기 실리콘 기판의 셀영역에서 저장전극으로 예정되는 부분과 주변회로영역에서 가드링으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 단계와,상기 감광막패턴을 식각마스크로 상기 하드마스크용 박막을 식각하여 하드마스크패턴을 형성하는 단계와,상기 감광막패턴 및 하드마스크패턴을 식각마스크로 CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 상기 코아절연막을 식각하되, 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이하로 유지하여 상기 식각방지막이 노출될 때까지 상기 코아절연막을 식각하는 제 1 식각단계와,CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 상기 코아절연막을 식각하되, CxFy계 가스 및 아르곤가스의 유량비를 1 : 20 이상으로 유지하여 과도 식각하는 제 2 식각단계를 포함하는 것을 특징으로 한다.
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상기 층간절연막 상부에 식각방지막, 코아절연막 및 하드마스크용 박막의 적층구조를 형성하는 단계와,
상기 하드마스크용 박막 상부에 상기 실리콘기판의 셀영역에서 저장전극으로 예정되는 부분과 주변회로영역에서 가드 링으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 단계와,
상기 감광막패턴을 식각마스크로 상기 하드마스크용 박막을 식각하여 하드마스크패턴을 형성하는 단계와,
상기 감광막패턴 및 하드마스크패턴을 식각마스크로 CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 상기 코아절연막을 식각하되, 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이하로 유지하여 상기 식각방지막이 노출될 때까지 상기 코아절연막을 식각하는 1단계 식각공정 후 CxFy계 가스, 산소가스 및 아르곤가스의 유량비를 1 : 20 이상으로 유지하여 상기 코아절연막을 과도식각하는 2단계 식각공정을 실시하여 서로 다른 크기를 갖는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 실리콘기판(31)에 소자분리절연막, 워드라인 및 비트라인 등의 하부구조물을 형성한다.
다음, 전체표면 상부에 층간절연막(33)을 형성한다. 이때, 상기 층간절연막(33)은 산화막 계열의 박막으로 형성된다.
그 다음, 상기 층간절연막(33) 상부에 식각방지막(35)을 형성한다. 이때, 상기 식각방지막(35)은 상기 층간절연막(33)에 대하여 식각선택비를 갖는 질화막으로 형성된다.
다음, 상기 식각방지막(35) 상부에 코아절연막(37)을 형성한다. 상기 코아절연막(37)은 형성하고자 하는 저장전극의 높이로 형성되며, 상기 식각방지막(35)에 대하여 식각선택비를 갖는 산화막 계열의 물질로 형성된다.
그 다음, 상기 코아절연막(37) 상부에 하드마스크용 박막(도시안됨)을 형성한다. 이때, 상기 하드마스크용 박막은 상기 코아절연막(37)에 대하여 식각선택비를 갖는 다결정실리콘층으로 형성된 것으로 후속 식각공정 시 하드마스크로 사용되기 때문에 감광막패턴의 두께를 감소시킬 수 있다.
다음, 상기 코아절연막(37) 상부에 셀영역(Ⅰ)에서 저장전극으로 예정되는 부분과 주변회로영역(Ⅱ)에서 가드 링(guard ring)으로 예정되는 부분을 노출시키는 제1감광막패턴(31)을 형성한다. 이때, 상기 주변회로영역(Ⅱ)의 가드 링(guard ring)은 저장전극 형성 후 코아절연막(37)을 제거하는 습식식각공정 시 주변회로영역(Ⅱ) 상의 코아절연막(37)이 손실되는 것을 방지하고, 셀영역(Ⅰ) 가장자리의 저장전극이 쓰러지는 것을 방지하기 위해 형성되는 것이다.
그 다음, 상기 제1감광막패턴(41)을 식각마스크로 상기 하드마스크용 박막을 식각하여 하드마스크패턴(39)을 형성한다. (도 2a 참조)
그 후, 상기 제1감광막패턴(41) 및 하드마스크패턴(39)을 식각마스크로 상기 코아절연막(37)을 식각하여 제1트렌치(43) 및 제2트렌치(44)를 형성한다. 이때, 상기 제1트렌치(43)는 셀영역(Ⅰ)에서 저장전극으로 예정되는 부분이고, 제2트렌치(44)는 주변회로영역(Ⅱ)에서 가드링으로 예정되는 부분으로서 제2트렌치(44)의 면적이 상기 제1트렌치(43)의 면적에 비하여 수백 배 이상 크게 형성된다.
상기 식각공정은 상기 코아절연막(37)에 대하여 상기 제1감광막패턴(41) 또는 하드마스크패턴(39)의 식각선택비를 10 : 1 이상으로 유지시키기 위하여 CF 비율이 큰 CxFy계 가스를 주식각가스로 사용하고, 산소와 아르곤을 첨가가스로 사용하는 혼합가스를 식각가스로 사용한 건식식각공정으로 실시된다. 이때, 상기 CxFy계 가스는 C2F6가스, C4F6가스, C4F8가스, C5F8가스 또는 그 조합으로 이루어진 가스가 사용될 수 있다.
상기 식각공정은 MERIE 또는 ICP 장치에서 바이어스 RF 파워가 1500W이상으로 인가되기 전까지와 1500W 이상으로 인가된 후의 식각 조건을 변경하여 2단계로 실시된다.
우선, 1단계 식각공정은 바이어스 RF 파워가 1500W 이상으로 인가되기까지 실시되며, CFx계 가스와 산소 가스 및 아르곤 가스의 유량비를 1 : 1 : 20 이하인 조건으로 3 ∼ 10초 동안 실시된다. 이때, 상기 CxFy계 가스는 사용하지 않을 수도 있다.
상기 1단계 식각공정은 식각잔류물을 발생시키는 CxFy계 가스를 사용하지 않거나 유량을 감소시켜 상기 코아절연막(37)을 부분적으로 식각할 수 있다.
그 다음, 2단계 식각공정은 바이어스 RF 파워가 1500W 이상으로 인가된 후 CFx계 가스와 산소 가스 및 아르곤 가스의 유량비가 1 : 1 : 20 이상인 조건에서 실시한다. 여기서, 상기 2단계 식각공정은 상기 제1감광막패턴(41)과 하드마스크패턴(39)에 대한 식각선택비를 향상시켜 상기 코아절연막(37)을 식각하여 제1트렌치(43) 및 제2트렌치(44)를 형성한다. 이때, 상기 2단계 식각공정은 상기 식각방지막(35)이 노출될 때까지 실시하되, 과도식각공정으로 진행한다. (도 2b 참조)
그 다음, 상기 제1감광막패턴(41) 및 하드마스크패턴(39)을 제거한다.
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 소정 두께 형성한다. 이때, 상기 저장전극용 도전층은 다결정실리콘층으로 형성된 것이다.
그 다음, 상기 저장전극용 도전층 상부에 희생절연막(도시안됨)을 형성하여 평탄화시킨다. 이때, 상기 희생절연막은 감광막 또는 산화막계열의 물질로 형성된 것이다.
다음, 상기 희생절연막 및 저장전극용 도전층을 평탄화식각하여 저장전극(45) 및 가드 링(46)을 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정 또는 전면식각공정으로 실시된다.
그 다음, 상기 희생절연막을 제거한다.
그 후 상기 구조 상부에 상기 주변회로영역(Ⅱ)을 보호하는 제2감광막패턴(47)을 형성한다. (도 2c 참조)
다음, 상기 제2감광막패턴(47)을 식각마스크로 상기 셀영역(Ⅰ) 상의 코아절연막(37)을 제거하여 저장전극(45)을 노출시킨다. 이때, 상기 코아절연막(37)은 불산을 포함한 용액을 이용한 습식식각공정으로 제거한다.
그 다음, 상기 제2감광막패턴(47)을 제거한다. (도 2d 참조)
그 후 상기 셀영역(Ⅰ)에 유전체막 및 플레이트전극을 형성하여 캐패시터를 완성한다.
한편, 본 발명의 다른 실시예로서 상기 2단계 식각공정 중 1단계 식각공정 시 바이어스 RF 파워의 크기에 관계없이 상기 제1감광막패턴(41) 및 하드마스크패턴(39)을 식각마스크로 상기 코아절연막(37)을 상기 식각방지막(35)이 노출될 때까지 제거한 후 2단계 식각공정으로 바이어스 RF 파워를 1500W 이상으로 유지한 상태에서 CxFy계 가스와 산소 가스 및 아르곤 가스의 유량비를 1 : 1 : 20 이상으로 하여 상기 코아절연막(37)을 과도 식각하여 제1트렌치(43) 및 제2트렌치(44)를 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 저장전극 마스크를 이용한 사진식각공정 시 식각영역이 큰 주변회로영역의 가드 링 영역에서 식각 중지 현상인 리버스 마이크로 로딩 이펙트가 발생하는 것을 방지하는 반도체소자의 제조방법에 관한 것이다. 즉, 정상적인 바이어스 RF 파워에 따라 CxFy계 가스와 아르곤 가스의 유량비를 변경시키면서 식각공정을 실시하여 식각영역이 큰 주변회로영역에서의 식각 중지 현상이 발생하는 것을 방지함으로써 저장전극 형성 후 상부전극과 금속배선이 서로 단락되는 것을 방지할 수 있는 이점이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조공정을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명에 따른 반도체소자의 제조공정을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 실리콘기판 13, 33 : 층간절연막
15, 35 : 식각방지막 17, 37 : 코아절연막
19, 39 : 하드마스크패턴 21, 41 : 제1감광막패턴
23, 43 : 제1트렌치 24, 44 : 제2트렌치
25, 45 : 저장전극 26, 46 : 가드링(guard ring)
27, 47 : 제2감광막패턴
Ⅰ : 셀영역 Ⅱ : 주변회로영역
Claims (10)
- 실리콘 기판 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막 상부에 식각 방지막, 코아 절연막 및 하드 마스크용 박막의 적층구조를 형성하는 단계;상기 하드마스크용 박막 상부에 상기 실리콘 기판의 셀영역에서 저장전극으로 예정되는 부분과 주변회로영역에서 가드링으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각마스크로 상기 하드마스크용 박막을 식각하여 하드마스크패턴을 형성하는 단계;상기 감광막패턴 및 하드마스크패턴을 식각마스크로 CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 상기 코아절연막을 식각하되, 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이하로 유지하여 상기 식각방지막이 노출될 때까지 상기 코아절연막을 식각하는 제 1 식각단계; 및CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 상기 코아절연막을 식각하되, CxFy계 가스 및 아르곤가스의 유량비를 1 : 20 이상으로 유지하여 과도 식각하는 제 2 식각단계;를 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 식각방지막은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 코아절연막은 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크용 박막은 다결정실리콘층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 식각공정은 CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 실시하되, 정상적인 바이어스 RF 파워로 인가되기 전에 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이하로 하여 실시하는 1단계 식각공정과 정상적인 바이어스 RF 파워로 인가된 후 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이상으로 하여 실시하는 2단계 식각공정으로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 5 항에 있어서,상기 정상적인 바이어스 RF 파워는 1500 ∼ 1600W인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 식각공정은 CxFy계 가스, 산소가스 및 아르곤가스를 포함하는 플라즈마를 이용하여 실시하되, 정상적인 바이어스 RF 파워로 인가되기 전에 상기 CxFy계 가스를 제거하여 실시하는 1단계 식각공정과 정상적인 바이어스 RF 파워로 인가된 후 상기 CxFy계 가스와 아르곤가스의 유량비를 1 : 20 이상으로 하여 실시하는 2단계 식각공정으로 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 CxFy계 가스는 C2F6가스, C4F6가스, C4F8가스, C5F8가스 및 그 조합으로 이루어지는 군에서 한 가지가 사용되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 코아절연막을 과도식각하는 2단계 식각공정은 바이어스 RF 파워를 1500 ∼ 1600W로 유지하면서 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
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