KR20020050517A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

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Abstract

본 발명은 캐패시터의 콘택홀을 식각할 때 감광층 패턴과의 고선택비를 확보는 물론 균일한 프로파일이 가능한 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 제 1 산화층을 형성하고 상기 제 1 산화층상에 질화층을 형성하는 단계; 상기 질화층상에 제 2 산화층을 형성하고 상기 제 2 산화층상에 감광층 패턴을 형성하는 단계; 상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 제 1 산화층을 식각하는 단계; 상기 제 1 산화층을 식각하면서 발생한 질화층상의 폴리머를 제거하는 단계; 상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 질화층과 제 1 산화층을 식각하는 단계; 상기 식각 과정에서 발생한 감광층 패턴상의 폴리머를 제거하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 콘택홀 형성 방법{Method for making contact hole in semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 캐패시터의 콘택홀을 식각할 때 감광층 패턴과의 고선택비를 확보는 물론 균일한 프로파일이 가능한 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 디자인룰(design rule)이 줄어들면서 콘택홀의사이즈도 감소하여 재현성을 가지며 안정적인 공정으로 콘택홀을 식각하는 문제가 대두되었다.
그러나 콘택홀의 사이즈가 줄어들면서 감광층 패턴과 감광층 패턴의 하지층인 산화층과의 필요한 선택비의 확보가 어렵고, 또한 식각 가스로 고탄소(high carbon) 가스를 사용하면서 발생하는 폴리머(polymer)가 제거되는 않고, 특히 층간 절연층으로 질화층이 개재된 경우는 식각 잔막이 불균일하게 되는 문제가 있다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택 홀 형성 방법에 관하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 콘택 홀 형성 방법의 공정 단면도이다.
도 1a와 같이, 반도체 기판(1)상에 제 1 산화층(2)을 형성하고, 제 1 산화층(2)상에 질화층(3)을 형성한다.
그리고 질화층(3)상에 제 2 산화층(4)을 적층하고, 산화층(4)상에 감광층을 도포하고 콘택홀(6)이 형성되는 영역의 감광층을 노광 및 현상하여 감광층 패턴(5)을 형성한다.
도 1b와 같이, 감광층 패턴(5)을 식각 마스크로 사용하여 제 1 산화층(2), 질화층(3) 그리고 제 2 산화층(4)을 식각하여 콘택홀(6)을 형성한다.
이때 콘태홀(6)을 식각할 때 식각가스는 CF4와 CHF3 가스의 유량비를 이용하거나 하이 카본(high carbon)가스를 사용한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제가 있다.
첫 번째 산화층과 산화층사이에 500 Å이상의 질화층이 개재되어 있는 절연층을 식각할 때 식각 선택비를 확보하는 데 한계가 있다.
즉, CF4와 CHF3의 유량비를 이용하여 선택비를 조절하지만, 가능한 선택비가 한계가 있으므로 식각시 하이 카본(high carbon)의 가스를 이용하여 선택비를 높이는 데, 이 경우 질화층은 식각되지 않아 콘택홀 형성이 불가능하다.
두 번째 고집적 소자에 적용하는 콘택홀 크기가 급격하게 감소함에 따라 감광층 패턴의 두께가 얇아지고 선택비는 4 : 1 이상이 되기 어려워 선택비가 낮아져 식각 조건이 열악하여 진다.
세 번째 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역에서 식각 속도가 달라 리버스 미이크로 로딩 효과(reverse micro-loading effect)가 나타난다.
네 번째 콘택홀 형성시 종횡비(aspect ratio)가 7 : 1 이상이고 0.24 ??m 이하인 경우 콘택홀의 프로파일(profile)의 바우잉(bowing)이 심하게 발생한다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 콘택홀 형성 방법의 공정 단면도
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 콘택홀 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 산화층
23 : 질화층 24 : 제 2 산화층
25 : 감광층 패턴 26 : 콘택홀
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 반도체 기판상에 제 1 산화층을 형성하고 상기 제 1 산화층상에 질화층을 형성하는 단계; 상기 질화층상에 제 2 산화층을 형성하고 상기 제 2 산화층상에 감광층 패턴을 형성하는 단계; 상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 제 1 산화층을 식각하는 단계; 상기 제 1 산화층을 식각하면서 발생한 질화층상의 폴리머를 제거하는 단계; 상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 질화층과 제 1 산화층을 식각하는 단계; 상기 식각 과정에서 발생한 감광층 패턴상의 폴리머를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 콘택홀 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 공정 단면도이다.
도 2a와 같이, 반도체 기판(21)상에 제 1 산화층(22)을 형성하고, 제 1 산화층(22)상에 질화층(23)을 형성한다.
그리고 질화층(23)상에 제 2 산화층(24)을 적층하고, 제 2 산화층(24)상에 감광층을 도포하고 콘택홀(26)이 형성되는 영역의 감광층을 노광 및 현상하여 감광층 패턴(25)을 형성한다.
계속해서 감광층 패턴(25)을 식각 마스크로 사용하여 1 단계로 감광층 패턴(25)와 하지층인 제 2 산화층(23)와 높은 선택비를 확보하고 수직 프로파일을 얻기 위해 탄소와 불소의 비율이 높은 고탄소(high carbon)가스인 CxFy와 CxHyFz 및 기타 O2, Ar 가스 조합을 이용하여 제 1 산화층(22)을 식각하면 폴리머(polymer)(26)이 감광층 패턴(25)상과 제 1 산화층(22)가 식각되어 노출된 질화층(23)상에 형성된다.
도 2b와 같이, 질화층(23)상에 적층된 폴리머(polymer)(26)를 제거하고 이후에 진행되는 식각 공정에서 최소한으로 감광층 패턴(25)의 손실을 줄여 균일한 식각 특성을 얻기 위해 낮은 RF 파워(power)조건에서 CxHyFz, O2, Ar의 식각 가스를 이용하여 식각한다.
즉, 질화층(23)상의 폴리머(26)를 제거함으로써 균일한 식각이 가능하다. 여기서 감광층 패턴(25)과 하지층인 제 2 산화층(24)의 식각 선택비는 10 : 1 이상이다.
도 2c와 같이, CxHyFz, O2, Ar 가스의 조합을 이용하여 질화층(23)과 산화층(22)을 식각한다. 이때 질화층(23) 뿐만아니라 산화층(22)도 균일하게 식각된다.
그리고 RF 파워 조건을 낮은 조건에서 진행함으로써 감광층 패턴과의 고선택비와 손상을 감소시킬 수 있다.
도 2d와 같이, 감광층 패턴(25)상의 폴리머(26)를 제거하고 콘택홀(6)의 하면의 손상을 제거한다.
폴리머(26) 및 손상을 제거하는 방법은 CxHyFz, O2, Ar 가스의 조합으로 식각을 진행하게 되는 데 이 때 산소를 충분한 첨가하여 폴리머가 잘 제거되도록 한다.
식각 가스의 구성은 CxFy, CxHyFz, O2, Ar 가스의 조합으로 되어 있으며, CxFy 및 CxHyFz의 역할은 플라즈마 내에서 주요 식각 소오스(source) 가스로 작용하며, 가스 비율의 증가로 식각 가공성이 증가한다.
그리고 O2가스의 역할은 플라즈마 내에서 식각 보조 가스로 작용하며, 가스 플로우의 증가로 식각 가공성 및 부분적으로 프로파일의 조정이 가능하고 또한 폴리머의 제거가 가능하다.
Ar 가스의 역할은 플라즈마 내에서 전체 가스를 잘 희석하여 안정한 플라즈마를 생성하는 기능을 한다.
이와 같은 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 다음과 같은 효과가 있다.
첫 번째 산화층과 산화층사이에 500 Å이상의 질화층이 개재되어 있는 절연층을 식각하여 콘택홀을 형성할 때 질화층과 산화층의 식각 속도가 동일하여 질화층이 형성된 경우에도 리버스 마이크로 로딩 효과(reverse micro-loading effect)가 생길 수 있는 넓은 패턴 지역 뿐만 아니라 콘택홀의 프로파일의 이상없이 콘택홀의 형성이 가능하다.
두 번째 고집적 소자에 적용하는 콘택홀 크기가 급격하게 감소함에 따라 감광층 패턴의 두께가 얇아지지만 10 : 1 이상의 고선택비를 확보할 수 있다.
세 번째 표면 폴리머의 제어가 가능하다.
네 번째 마이크로 로딩 효과를 최소화하기 위해 고집적 소자에서 요구되는 다양한 크기의 콘택홀의 형성이 가능하다.
다섯 번째 로딩 효과을 최소화하여 패턴이 조밀한 영역과 패턴이 조밀하지 않은 영역에서 동일한 식각속도를 얻을 수 있다.

Claims (4)

  1. 반도체 기판상에 제 1 산화층을 형성하고 상기 제 1 산화층상에 질화층을 형성하는 단계;
    상기 질화층상에 제 2 산화층을 형성하고 상기 제 2 산화층상에 감광층 패턴을 형성하는 단계;
    상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 제 1 산화층을 식각하는 단계;
    상기 제 1 산화층을 식각하면서 발생한 질화층상의 폴리머를 제거하는 단계;
    상기 감광층 패턴을 마스크로 하여 탄소와 불소의 비율이 높은 고탄소 가스를 이용하여 질화층과 제 1 산화층을 식각하는 단계;
    상기 식각 과정에서 발생한 감광층 패턴상의 폴리머를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서, 상기 탄소와 불소의 비율이 높은 고탄소 가스는 CxFy 및 CxHyFz을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 1 항에 있어서, 상기 제 1 산화층은 식각 가스는 CxFy, CxHyFz, O2, Ar 가스의 조합으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제 1 항에 있어서, 상기 질화층과 제 2 산화층은 식각 가스는 CxHyFz, O2, Ar 가스의 조합으로 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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* Cited by examiner, † Cited by third party
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0870043A (ja) * 1994-08-30 1996-03-12 Nkk Corp 半導体装置の製造方法
JPH09120990A (ja) * 1995-10-25 1997-05-06 Sony Corp 接続孔の形成方法
JPH11330045A (ja) * 1998-05-08 1999-11-30 Nec Corp 酸化膜及びシリコン層の積層膜のエッチング方法
US6297163B1 (en) * 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
US6184119B1 (en) * 1999-03-15 2001-02-06 Vlsi Technology, Inc. Methods for reducing semiconductor contact resistance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100527530B1 (ko) * 2002-10-08 2005-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법

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