KR20040039776A - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

Info

Publication number
KR20040039776A
KR20040039776A KR1020020067952A KR20020067952A KR20040039776A KR 20040039776 A KR20040039776 A KR 20040039776A KR 1020020067952 A KR1020020067952 A KR 1020020067952A KR 20020067952 A KR20020067952 A KR 20020067952A KR 20040039776 A KR20040039776 A KR 20040039776A
Authority
KR
South Korea
Prior art keywords
gate electrode
gas
forming
photoresist pattern
etching
Prior art date
Application number
KR1020020067952A
Other languages
English (en)
Inventor
원용식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020067952A priority Critical patent/KR20040039776A/ko
Publication of KR20040039776A publication Critical patent/KR20040039776A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 공정 중 게이트전극 형성방법에 관한 것으로, 특히, 게이트전극을 형성하기 위한 감광막 패턴 제거 시에, 결과물 전체에 등방 타입의 반사방지막을 코팅한 다음, 드라이 방식으로 C-F계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 에치백 공정을 진행하여 감광막 패턴을 제거함으로써, 게이트전극 형성을 위한 식각공정 시, 고선택비(High Selectivity)를 가진 식각가스에 의해 감광막 패턴의 측벽과 상부에 형성된 무기 폴리머와 감광막 패턴을 게이트전극 상부에서 완전히 제거하도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 게이트전극 형성방법에 관한 것이다.

Description

반도체소자의 게이트전극 형성방법{Method for forming the gate electrode in semiconductor device}
본 발명은 반도체 소자의 제조 공정 중 게이트전극 형성방법에 관한 것으로, 보다 상세하게는, 게이트전극을 형성하기 위한 감광막 패턴 제거 시에, 결과물 전체에 등방 타입의 반사방지막을 코팅한 다음, 드라이 방식으로 C-F계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 에치백 공정을 진행하여 감광막 패턴을 제거함으로써, 게이트전극 형성을 위한 식각공정 시, 고선택비를 가진 식각가스에 의해 감광막 패턴의 측벽과 상부에 형성된 무기 폴리머와 감광막 패턴을 게이트전극 상부에서 완전히 제거하도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 게이트전극 형성방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세로 게이트전극의 선폭이 낮아지고 있으며, 게이트 산화막의 두께 또한 점점 얇아지고 있다. 이와 같이 게이트 산화막이 얇아짐에 따라 폴리실리콘으로 이루어진 게이트전극의 건식식각 시, 폴리실리콘의 하부막인 게이트 산화막에 대한 선택비는 100 : 1 이상의 높은 값이 요구되고 있는 실정이다.
이에 따라, 종래에는 상기 게이트 산화막에 대해 고선택비(High Selectivity)를 갖는 식각가스로 HBr, He-O2등의 가스를 사용하여 실리콘기판의 손상 없이 게이트전극을 형성하였다.
그러나, 상기 종래 기술에 의한 게이트전극 형성방법에 따르면, 게이트전극 형성 시, 고선택비를 갖는 HBr, He-O2등의 가스에 의해 게이트전극을 형성하기 위한 감광막 패턴의 측벽과 상부에 Si-O 성분의 무기 폴리머(Inorganic Polymer)가형성되어, 감광막 패턴 제거 시, 무기 폴리머와 감광막 패턴이 잔류되는 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 종래의 반도체소자의 게이트전극 형성방법을 순차적으로 나타낸 공정 단면도이다.
상기 종래 기술에 의한 게이트전극 형성방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 실리콘기판(100) 상에 게이트산화막(110), 폴리실리콘막(120) 및 질화막으로 이루어진 제 1반사방지막(130)을 순차적으로 적층하고, 그 위에 감광막(미도시함)을 도포한 다음, 노광 및 현상공정을 진행하여 게이트전극 형성영역이 정의되도록 감광막 패턴(140)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(140)을 식각 마스크로 하여 드라이 방식으로 게이트산화막(110)에 대해 고선택비를 갖는 즉, HBr, He-O2등의 가스를 식각가스로 제 1반사방지막(130)와 폴리실리콘막(120) 및 게이트산화막(110)을 순차적으로 식각하여 게이트전극을 형성한다. 이에 따라, 상기 게이트산화막(110)에 대해 고선택비를 갖는 HBr, He-O2등의 가스의 사용으로 인하여 게이트전극을 형성하기 위한 감광막 패턴(140)의 측벽과 상부에 Si-O 성분의 무기 폴리머(150)가 형성된다.
이어서, 도 1c에 도시된 바와 같이, 상기 제 1반사방지막(130) 상부의 감광막 패턴(140)을 O2가스를 이용한 드라이 방식에 의해 제거한다. 이때, 상기 감광막 패턴(140) 제거 시, "A"와 같이 감광막 패턴(140)의 측벽과 상부에 형성된 무기 폴리머(150)에 의해 감광막 패턴(140)이 완전히 제거되지 않고 무기 폴리머(150)와 함께 잔류되는 문제점이 있었다.
즉, 상기와 같은 종래 기술에 의한 반도체소자의 게이트전극 형성방법을 이용하게 되면, 게이트 산화막에 대해 고선택비를 갖는 HBr, He-O2등의 가스에 의해 감광막 패턴의 측벽과 상부에 Si-O 성분의 무기 폴리머(Inorganic Polymer)가 장벽처럼 형성되어, 감광막 패턴 제거 시, 무기 폴리머에 의해 무기 폴리머와 감광막 패턴이 잔류되어 소자의 불량을 유발하는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 게이트전극을 형성하기 위한 감광막 패턴 제거 시에, 결과물 전체에 등방 타입의 반사방지막을 코팅한 다음, 드라이 방식으로 C-F계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 에치백 공정을 진행하여 감광막 패턴을 완전히 제거함으로써, 감광막 패턴의 잔류로 인한 소자의 불량을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 게이트전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 반도체소자의 게이트전극 형성방법을 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 게이트 산화막
120 : 폴리실리콘막 130 : 제 1반사방지막
140 : 감광막 패턴 150 : 무기 폴리머
160 : 제 2반사방지막 170 : 게이트전극
상기 목적을 달성하기 위하여, 본 발명은 반도체소자의 게이트전극 형성공정에 있어서, 소정의 하부구조를 가지고 있는 실리콘기판 상에 게이트전극 형성영역이 정의되도록 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 고선택비 가스를 식각가스로 식각공정을 진행하여 게이트전극을 형성하는 단계와, 상기 게이트전극이 형성된 결과물 상에 등방 타입의 반사방지막을 코팅하는 단계와, 상기 감광막 패턴 상부에 코팅된 반사방지막을 에치백하는 단계와, 상기 결과물 상의 반사방지막과 감광막 패턴을 O2플라즈마에 의해 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트전극 형성방법을 제공한다.
즉, 상기 본 발명에 의한 게이트전극 형성방법에 의하면, 상기 감광막 패턴을 제거하기 전에 결과물 전체에 등방 타입의 반사방지막을 코팅하고, 이를 드라이 방식으로 C-F계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 에치백 공정을 진행한 다음에 O2플라즈마를 이용하여 감광막 패턴과 반사방지막을 제거함으로써, 결과물 상의 감광막 패턴을 완전히 제거하게 되어 상기 감광막 패턴의 잔류로 인한 소자의 불량을 방지할 수 있게 되는 것이다.
상기 본 발명에 의한 게이트전극 형성방법에 있어서, 상기 감광막 패턴 상부에 코팅된 반사방지막을 에치백하는 단계는 C-F 계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 하여 반사방지막과 게이트전극 형성 시, 고선택비 가스의 사용으로 인해 발생된 무기 폴리머를 에치백하는 것이 바람직하다. 이러한 공정에 의하여, 후속 감광막 패턴 제거 시, 무기 폴리머가 장벽역할을 하여 감광막 패턴이 잔류되는 현상을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 실리콘기판(100) 상에 게이트산화막(110), 폴리실리콘막(120) 및 질화막으로 이루어진 제 1반사방지막(130)을 순차적으로 적층하고, 그 위에 감광막(미도시함)을 도포한 다음, 노광 및 현상공정을 진행하여 게이트전극 형성영역이 정의되도록 감광막 패턴(140)을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 감광막 패턴(140)을 식각 마스크로 하여 드라이 방식으로 게이트산화막(110)에 대해 고선택비를 갖는 즉, HBr, He-O2등의 가스를 식각가스로 제 1반사방지막(130)와 폴리실리콘막(120) 및 게이트산화막(110)을 순차적으로 식각하여 게이트전극을 형성한다. 이에 따라, 상기 게이트산화막(110)에 대해 고선택비를 갖는 HBr, He-O2등의 가스의 사용으로 인하여 게이트전극을 형성하기 위한 감광막 패턴(140)의 측벽과 상부에 Si-O 성분의 무기 폴리머(150)가 형성된다.
상기 공정을 진행하고 나서, 도 2c에 도시된 바와 같이, 상기 감광막패턴(140)의 측벽과 상부에 무기 폴리머(150)가 형성된 결과물 상에 제 2반사방지막(160)을 코팅(coating)한다. 이때, 상기 결과물의 토포로지(topology)에 의하여 감광막 패턴(140) 상부와 실리콘기판(100) 상부의 제 2반사방지막(160) 코팅 두께에 차이가 발생되어 감광막 패턴(140) 상부에는 제 2반사방지막(160)이 존재하게 된다.
이어서, 도 2d에 도시된 바와 같이, 상기 감광막 패턴(140) 상부에 코팅된 제 2반사방지막(160)을 에치백 한다. 이때, 상기 에치백 공정 시, 기존의 반사방지막을 에치백 하기 위한 식각가스로 일반적인 O2또는 N2 가스를 사용하지 않고, C-F 계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 에치백하여 게이트전극(170) 형성 시, 고선택비 가스의 사용으로 인해 발생된 감광막 패턴(140) 상부의 무기 폴리머(150)도 동시에 제거한다.
그리고, 도 2e에 도시된 바와 같이, 상기 결과물 상의 제 2반사방지막(160)과 감광막 패턴(140) 및 감광막 패턴(140)의 측벽에 생성된 무기 폴리머(150)를 O2플라즈마에 의해 완전히 제거한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법을 이용하게 되면, 게이트전극을 형성하기 위한 감광막 패턴 제거 시에, 등방 타입의 반사방지막을 이용하여 C-F계열의 가스와 O2가스에 의해 에치백(etch back)함으로써, 결과물 상의 감광막 패턴을 완전히 제거할 수 있게된다.
그 결과, 상기 감광막 패턴의 잔류로 인한 소자의 불량을 방지되어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 수율을 향상시키는 효과가 있다.

Claims (2)

  1. 반도체소자의 게이트전극 형성공정에 있어서,
    소정의 하부구조를 가지고 있는 실리콘기판 상에 게이트전극 형성영역이 정의되도록 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 식각마스크로 고선택비 가스를 식각가스로 식각공정을 진행하여 게이트전극을 형성하는 단계와;
    상기 게이트전극이 형성된 결과물 상에 등방 타입의 반사방지막을 코팅하는 단계와;
    상기 감광막 패턴 상부에 코팅된 반사방지막을 에치백하는 단계와;
    상기 결과물 상의 반사방지막과 감광막 패턴을 O2플라즈마에 의해 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  2. 제 1항에 있어서, 상기 감광막 패턴 상부에 코팅된 반사방지막을 에치백하는 단계는 C-F 계열의 가스와 O2가스를 혼합한 혼합가스를 식각가스로 하여 반사방지막과 게이트전극 형성 시, 고선택비 가스의 사용으로 인해 발생된 무기 폴리머를 에치백하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
KR1020020067952A 2002-11-04 2002-11-04 반도체소자의 게이트전극 형성방법 KR20040039776A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020067952A KR20040039776A (ko) 2002-11-04 2002-11-04 반도체소자의 게이트전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020067952A KR20040039776A (ko) 2002-11-04 2002-11-04 반도체소자의 게이트전극 형성방법

Publications (1)

Publication Number Publication Date
KR20040039776A true KR20040039776A (ko) 2004-05-12

Family

ID=37337307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020067952A KR20040039776A (ko) 2002-11-04 2002-11-04 반도체소자의 게이트전극 형성방법

Country Status (1)

Country Link
KR (1) KR20040039776A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032329B1 (ko) * 2008-11-27 2011-05-06 이영길 Ｖ자형 홈 커팅기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032329B1 (ko) * 2008-11-27 2011-05-06 이영길 Ｖ자형 홈 커팅기

Similar Documents

Publication Publication Date Title
KR20000044928A (ko) 반도체 소자의 트랜치 형성 방법
KR100838394B1 (ko) 하드마스크층을 이용한 반도체소자의 식각 방법
JP2004096117A (ja) 自己整合型接点用の突出スペーサ
JP2009071306A (ja) 半導体素子の微細パターン形成方法
US7537998B2 (en) Method for forming salicide in semiconductor device
JPH1197414A (ja) 酸化シリコン系絶縁膜のプラズマエッチング方法
US7060628B2 (en) Method for fabricating a hard mask polysilicon gate
KR100875653B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US6579792B2 (en) Method of manufacturing a semiconductor device
KR20040039776A (ko) 반도체소자의 게이트전극 형성방법
KR100282416B1 (ko) 반도체소자의제조방법
KR100587039B1 (ko) 반도체 장치의 콘택홀 형성방법
KR20020048616A (ko) 플래시 메모리 장치의 게이트 패턴 형성 방법
KR100513051B1 (ko) 반도체 소자의 게이트 전극 형성 방법_
KR100265340B1 (ko) 반도체소자 제조방법
JP2001332510A (ja) 半導体装置およびその製造方法
KR0168358B1 (ko) 반도체 장치의 미세 접촉창 형성 방법
KR100273286B1 (ko) 반도체소자의게이트제조방법
KR20020043383A (ko) 반도체 장치의 게이트 패턴 형성 방법
KR19990065142A (ko) 실리콘을 포함하는 물질층의 버티컬 프로파일 패턴 형성 방법
KR100721590B1 (ko) 반도체소자의 제조방법
KR100505423B1 (ko) 워드라인 형성 방법
KR20020096468A (ko) 플래쉬 메모리 소자의 제조방법
KR20040057645A (ko) 반도체 소자의 제조방법
KR20040056115A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination