KR20050022169A - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역 및 소자분리영역을 갖는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판의 소자분리 영역을 노출시키는 단계와, 상기 기판 전면상에 스페이서용 산화막을 증착하는 단계와, 상기 산화막을 식각하여 패터닝된 패드산화막 및 패드질화막의 측면에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 질화막을 식각방지막으로 하여 노출된 기판부분을 식각하여 트렌치를 형성하는 단계와, 상기 기판 결과물에 대해 희생산화공정을 수행하는 단계와, 상기 희생산화공정이 수행된 기판결과물을 열산화시켜 액티브 영역의 크기 감소없이 트렌치 상단부위를 라운딩 시키는 단계와, 상기 트렌치내에 절연막을 매립시키는 단계 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 기존의 STI공정에서 트렌치 라운딩시 액티브영역의 침식을 방지하기 위해서 스페이서를 형성해 액티브 영역을 미리 확보함으로써, 액티브 영역의 침식없이 라운딩을 형성할 수 있음은 물론, 험프(Hump)현상 및 정션 리키지(Junction Leakage)를 방지할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 1d는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 형성한다. 이때, 패드산화막(12) 및 패드질화막(13)은 각각 100~150Å, 1000~2000Å의 두께로 형성한다.
도 1b를 참조하면, 패드질화막(13) 상에 소자분리 영역을 한정하는 감광막 패턴(14)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(14)을 식각 장벽으로 이용해서 노출된 패드질화막(13) 부분 및 패드산화막(12) 부분을 식각하여 기판을 노출시킨다.
도 1d를 참조하면, 상기 패드질화막(13) 및 패드산화막(12)을 식각장벽으로 이용하여, 노출된 기판부분을 식각하여 트랜치(15)를 형성한다. 그런다음, 감광막 패턴(14)을 제거한다.
도 1e를 참조하면, 상기 트렌치(15) 표면을 어닐링하여 라운딩시킨다.
도 1f를 참조하면, 트렌치가 완전 매립되도록 결과물 상에 두껍게 HDP-산화막(16)을 증착한다. 패드질화막(13)이 노출되도록 상기 HDP-산화막(16)을 CMP한다.
그런다음, 트렌치 식각시에 식각장벽으로 사용된 패드질화막을 HF, 또는, H3PO4를 이용하여 제거하고, 이 결과로서, 트렌치형의 소자분리막을 형성한다.
그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법은, 어닐링에 의한 라운딩 형성시 반도체 소자의 액티브(Active) 영역을 침식시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정을 이용한 소자분리 공정에서 액티브 영역의 침식 없이 트렌치의 라운딩을 형성할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 액티브영역 및 소자분리영역을 갖는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판의 소자분리 영역을 노출시키는 단계; 상기 기판 전면상에 스페이서용 산화막을 증착하는 단계; 상기 산화막을 식각하여 패터닝된 패드산화막 및 패드질화막의 측면에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 질화막을 식각방지막으로 하여 노출된 기판부분을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 희생산화공정을 수행하는 단계; 상기 희생산화공정이 수행된 기판결과물을 열산화시켜 액티브 영역의 크기 감소없이 트렌치 상단부위를 라운딩 시키는 단계; 상기 트렌치내에 절연막을 매립시키는 단계: 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 열산화처리는 H2 및 O2를 통한 어닐링에 의하여 수행한다. 이때, 상기 H2를 이용한 어닐링은 890~910℃의 온도, 100torr의 압력에서 H2 가스의 플로우를 8~12slm로 하여 수행하며, 또한, 상기 O2를 이용한 열산화처리는 890~910℃의 온도에서 O2가스의 플로우를 1~2slm로 하여 파일업 되는 열산화막의 타겟을 100Å의 두께로 하여 수행한다.
여기서, 상기 스페이서용 산화막은 200~300Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명에 소자분리막 형성방법을 설명하기 위한 공정별 단면도 이다.
도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22) 및 패드질화막(23)을 차례로 증착한다. 이때, 패드산화막(22) 및 패드질화막(23)은 각각 100~150Å 및 1000~2000Å의 두께로 하여 증착한다.
도 2b를 참조하면, 패드질화막(23) 상에 감광막을 도포하고, 그런다음, 노광 및 현상을 통하여 소자분리막이 형성 될 영역을 한정하는 감광막 패턴(24)을 형성한다.
도 2c를 참조하면, 상기 감광막 패턴(24)을 식각방지막으로 이용하여 패드질화막을 식각하여 패드산화막을 노출시킨다. 그런다음, 패드산화막을 식각하여 소자분리영역에 해당하는 기판영역을 노출 시킨다. 이때, 실리콘 기판(21)의 로스(Loss)가 전혀 없어야 됨에 따라 HF를 이용하여 패드산화막을 식각한다.
다음으로, 감광막 패턴을 제거한다.
도 2d를 참조하면, 기판 전면상에 스페이서를 형성하기 위한 산화막(25)을 형성한다. 여기서, 상기 산화막(25)은 액티브 영역의 침식을 방지할 수 있는 크기를 고려하여 200~300Å의 두께로 하여 형성한다.
도 2e를 참조하면, 활성화 된 플라즈마를 이용한 건식식각을 실시하고, 이에따라 액티브영역의 침식을 억제하기 위하여 패드질화막(23) 및 패드산화막(22)의 측벽에 스페이서(26)를 형성한다. 이때, 활성화 시키는 기체는 공정방식에 따라 다르지만, 통상적으로 CxFy, CoHpFq, 및 Ar 등을 일정비율로 혼합한 기체를 주로 사용한다.
도 2f를 참조하면, 스페이서를 포함한 패드질화막(23)을 식각장벽으로 이용하여 기판(21)을 식각하여 트렌치(27)를 형성한다. 이때, 상기 트렌치(27)를 형성하기 위한 식각은 통상적으로 Cl2, HBr, N2 및 Ar 등을 적절하게 혼합한 케미컬을 이용하여 수행한다.
여기서, 상기 스페이서를 통하여 액티브 영역을 미리 확보함으로써, 후속의 라운딩 형성시 액티브 영역의 침식을 방지할 수 있다.
다음으로, 상기 트렌치(27) 표면에 대해 O2/CF4 케미컬을 이용 희생산화공정을 수행한다. 여기서, O2/CF4 플라즈마를 이용한 세정은 O2의 유량을 400~500sccm, CF4의 유량을 100~200sccm으로 하여 수행한다.
도 2g를 참조하면, 기판 결과물에 대해 어닐링(annealing)을 수행하여 트렌치(27)의 상단부위를 라운딩시킨다.
여기서, 상기 어닐링은 N2 분위기에서 기압을 100torr까지 내리고 900℃의 온도로 맞춘다. 그런다음, 공정 온도의 안정화가 끝나면 H2 가스를 10slm의 플로우(flow)로 하여 어닐링을 약 2분간 실시한다. 이때, 실리콘(si)의 트랜스포메이션(transformation)에 의해 트렌치(27) 코너의 라운딩이 형성된다.
그런다음, 900℃의 온도를 그대로 유지한 상태에서, O2 가스를 1~2slm 플로우로 하여 어닐링을 수행한다. 이때, 상기 어닐링의 결과로 트렌치 내부에 있는 H2 성분이 외부확산(Out-diffusion) 및 파일업(Pile-up)된다. 여기서, 상기 O2 어닐링은 파일업 될 영역을 100Å의 타겟으로 하여 수행한다.
일반적으로, H2 어닐링을 통한 코너 라운딩은 액티브 영역의 침식을 가져오며, 어닐링 후 남아 있는 H2가 액티브영역 및 필드영역 사이의 계면특성을 떨어뜨려 리키지를 발생시킨다. 따라서, 본 발명은 스페이서를 형성하여 액티브영역을 확보하여 험프 현상을 방지하고, 어닐링 수행후 남아 있는 H2성분을 O2 케미컬을 통하여 제거함으로써, 리키지 특성 열화를 억제한다.
도 2h를 참조하면, 트렌치(27)가 완전 매립되도록 결과물 상에 두껍게 HDP-산화막(28)을 증착한다. 패드질화막(23)이 노출될 때까지 상기 HDP-산화막(28)을 CMP한다.
그런다음, 트렌치 식각시에 식각 장벽으로 사용된 패드질화막(23)을 제거하고, 이 결과로서, 본 발명에 따른 트렌치형의 소자분리막을 형성한다.
이상에서와 같이, 본 발명에 따르면, 기존의 STI공정에서 트렌치 라운딩시 액티브영역의 침식을 방지하기 위해서 스페이서를 형성해 액티브 영역을 미리 확보하여 어닐링에 의한 라운딩을 형성함으로써, 액티브 영역의 로스(Loss)를 방지함은 물론, 험프(Hump)현상 및 정션 리키지(Junction Leakage)를 방지할 수 있다.
따라서, 본 발명은 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론 STI 공정의 신뢰성도 확보할 수 있고, 나아가, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 1f는 STI 공정을 이용한 종래의 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2h는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 실리콘 기판 22: 패드산화막
23: 패드질화막 24: 감광막
25: 산화막 26: 스페이서
27: 트렌치 28: HDP-산화막
Claims (5)
- 액티브영역 및 소자분리영역을 갖는 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 기판의 소자분리 영역을 노출시키는 단계;상기 기판 전면상에 스페이서용 산화막을 증착하는 단계;상기 산화막을 식각하여 패터닝된 패드산화막 및 패드질화막의 측면에 스페이서를 형성하는 단계;상기 스페이서를 포함한 질화막을 식각방지막으로 하여 노출된 기판부분을 식각하여 트렌치를 형성하는 단계;상기 기판 결과물에 대해 희생산화공정을 수행하는 단계;상기 희생산화공정이 수행된 기판결과물을 열산화시켜 액티브 영역의 크기 감소없이 트렌치 상단부위를 라운딩 시키는 단계;상기 트렌치내에 절연막을 매립시키는 단계: 및상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 스페이서용 산화막은 200~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 열산화처리는 H2 및 O2를 통한 어닐링에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 2 항에 있어서, 상기 H2를 이용한 어닐링은 890~910℃의 온도, 100torr의 압력에서 H2 가스의 플로우를 8~12slm로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 2 항에 있어서, 상기 O2를 이용한 열산화처리는 890~910℃의 온도에서 O2가스의 플로우를 1~2slm로 하여 파일업 되는 열산화막의 타겟을 100Å의 두께로 하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854928B1 (ko) * | 2007-06-22 | 2008-08-27 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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2003
- 2003-08-25 KR KR1020030058739A patent/KR20050022169A/ko not_active Application Discontinuation
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| KR100854928B1 (ko) * | 2007-06-22 | 2008-08-27 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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