KR100688778B1

KR100688778B1 - 반도체 소자의 제조 방법

Info

Publication number: KR100688778B1
Application number: KR1020040113334A
Authority: KR
Inventors: 조보연
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-27
Filing date: 2004-12-27
Publication date: 2007-03-02
Also published as: KR20060074577A

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 공정 챔버 내에서 소자 표면의 포토레지스트를 제거하는 에싱 공정을 포함하는 반도체 소자의 제조 방법으로서, 에싱 공정은, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 설정 시간동안 포토레지스트를 제거하는 O2 플라즈마 에싱 단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O3 가스를 주입하여 설정 시간동안 포토레지스트를 제거하는 O3 플라즈마 에싱 단계를 포함하며, O2 플라즈마 에싱 단계는 공정 조건 중에서 압력은 높은 레벨에서 낮은 레벨로 점차적으로 변화시키고, 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시키며, O3 플라즈마 에싱 단계는 O3 가스의 주입량과 온도 조건을 동일하게 유지하면서 압력, 전원 조건을 변화시키는 것을 특징으로 하며, 포토레지스트 잔류물의 제거 효율을 높여서 디펙트의 발생을 억제하여 반도체 소자의 신뢰성이 향상되는 이점이 있다.

포토레지스트 제거, 에싱, STI, O2 플라즈마, O3 플라즈마

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위한 공정 순서도,

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 에싱 공정이 적용된 반도체 소자의 트렌치 형성 방법을 설명하기 위한 공정 순서도.

<도면의 주요 부분에 대한 부호의 설명>

113 : 실리콘 기판 115 : 패드 산화막

117 : 질화막 119 : 산화막

121 : 포토레지스트 패턴 123 : 스페이서 산화막

125 : 트렌치

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소자 표면의 포토레지스트를 제거하는 에싱(ashing) 공정에서 O2(산소) 플라즈마와 O3(오존) 플라즈마를 이용하여 포토레지스트 잔류물의 제거 효율을 높여서 디펙트(defect)의 발생을 억제하도록 한 반도체 소자의 제조 방법에 관한 것이다.

주지와 같이, 반도체 제조 공정 중 포토 리소그래피(Photo Lithography) 공정은 패턴을 형성하는 가장 중요한 공정 중의 하나이다. 기본적인 포토 공정은 포토레지스트 도포, 소프트 베이크(Soft Bake), 노광(Expose), 베이크(Bake), 현상(Develop)의 순서로 수행되며, 패턴 식각 후에는 O2 플라즈마를 이용하여 소자층에 흠을 내지 않고 포토레지스트를 제거하는 에싱 공정이 수행된다.

종래 기술에 따른 포토 공정 및 에싱 공정의 이해를 위해 도 1a 내지 도 1g를 참조하여 반도체 소자의 트렌치 형성 방법에 대해 살펴보기로 한다.

반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 소자 용량에 따라 한정된 면적 내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다. 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.

이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다. 이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면 에서도 LOCOS에 비해 향상된 특성을 보이고 있다.

이와 같은 STI 공정에서 수반되는 트렌치 형성 방법은, 도 1a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(13)상에 패드 산화막(15)을 형성하며, 패드 산화막(15)상에 하드 마스크로 사용할 질화막(17)과 산화막(19)을 순차로 적층한다. 그 위에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 산화막(19)을 부분적으로 노출시키는 포토레지스트 패턴(21)을 형성한다.

도 1b를 참조하면, 포토레지스트 패턴(21)을 식각 마스크로 하여 노출된 산화막(19)과 질화막(17)의 일부분을 건식 식각한다.

도 1c를 참조하면, 진공의 공정 챔버(Chamber) 내에서 O2를 주입하고 고주파 전원(RF Power)을 인가하여 백색의 글로우(Glow) 방전을 일으키며, O2 플라즈마에 의해 생성된 O 라디칼과 레지스트가 반응되어진 반응 생성물을 배기시켜 포토레지스트 패턴(21)을 제거하는 에싱 공정을 수행한다. 그러나 이러한 에싱 공정에도 불구하고 포토레지스트 패턴(21)이 완전히 제거되지 않고, 포토레지스트 잔류물(21a)이 남겨진다. 아울러, O2 플라즈마 에싱은 에싱 레이트와 리무버빌리티(removability)가 좋으나, 플라즈마 데미지(damage)가 있고, 더욱이 에싱 중에 오히려 표면 경화(harding)가 발생하여 역효과가 날 경우가 많다.

도 1d 및 도 1e를 참조하면, 포토레지스트 패턴(21)이 제거된 기판 상부에 고온의 온도 조건(예로서, 650℃)에서 스페이서 산화막(23)을 증착한다. 이때 기판 상부에 남겨진 포토레지스트 잔류물(21a)은 고온 공정 중에 분산되며, 스페이서 산 화막(23)의 형성 물질과 반응되어진 반응 생성물(21b)은 스페이서 산화막(23)과 함께 질화막(17)의 표면에 증착되기도 한다.

도 1f를 참조하면, 패드 산화막(15)이 노출될 때까지 기판을 전면 식각하여 산화막(19)과 질화막(17)에 의한 하드 마스크를 완성하는 데, 이때 반응 생성물(21b)이 제거되지 않아서 질화막(17)의 식각에 의해 패드 산화막(15)의 상부에 놓여진다. 스페이서 산화막(23)을 증착한 후에 다시 제거하는 것은 하드 마스크의 CD(Critical Dimension) 균일도를 개선하기 위함이다.

도 1g를 참조하면, 산화막(19)과 질화막(17)에 의한 하드 마스크를 이용하여 노출된 패드 산화막(15)과 실리콘 기판(13)의 소정 두께를 건식 식각하여 트렌치(25)를 형성한다. 이때, 반응 생성물(21b)이 마스크의 역할을 하여 실리콘 기판(13)의 트렌치(25)에는 실리콘 노쥴(nodule)(13a)이 다수 발생할 수 있다.

이와 같이, 종래 기술에 따른 에싱 공정에 의하면 포토레지스트가 완전히 제거되지 않아서 트렌치에 실리콘 노쥴이 발생하는 등의 디펙트가 발생되며, 이로서 반도체 소자의 신뢰성이 저하되는 문제점이 있었다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 제안한 것으로서, 소자 표면의 포토레지스트를 제거하는 에싱 공정에서 O2 플라즈마와 O3 플라즈마를 이용하여 포토레지스트 잔류물의 제거 효율을 높여서 디펙트의 발생을 억제하는 데 그 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법 은, 공정 챔버 내에서 소자 표면의 포토레지스트를 제거하는 에싱 공정을 포함하는 반도체 소자의 제조 방법으로서, 에싱 공정은, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 설정 시간동안 포토레지스트를 제거하는 O2 플라즈마 에싱 단계와, 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O3 가스를 주입하여 설정 시간동안 포토레지스트를 제거하는 O3 플라즈마 에싱 단계를 포함하며, O2 플라즈마 에싱 단계는 공정 조건 중에서 압력은 높은 레벨에서 낮은 레벨로 점차적으로 변화시키고, 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시키며, O3 플라즈마 에싱 단계는 O3 가스의 주입량과 온도 조건을 동일하게 유지하면서 압력, 전원 조건을 변화시키는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 에싱 공정이 적용된 반도체 소자의 트렌치 형성 방법을 설명하기 위한 공정 순서도로서, 이러한 공정 순서도를 참조하여 본 발명에 따른 에싱 공정 및 이를 적용한 트렌치 형성 방법을 살펴보면 아래와 같다.

도 2a를 참조하면, 소자간 분리를 위한 트렌치를 형성하고자 하는 실리콘 기판(113)상에 패드 산화막(115)을 형성하며, 패드 산화막(115)상에 하드 마스크로 사용할 질화막(117)과 산화막(119)을 순차로 적층한다. 그 위에 포토레지스트를 도포하여 포토레지스트층을 형성한 후 포토레지스트층을 패터닝하여 산화막(119)을 부분적으로 노출시키는 포토레지스트 패턴(121)을 형성한다.

도 2b를 참조하면, 포토레지스트 패턴(121)을 식각 마스크로 하여 노출된 산화막(119)과 질화막(117)의 일부분을 건식 식각한다.

도 2c를 참조하면, 진공의 공정 챔버(Chamber) 내에서 O2와 O3을 순차 주입하고 고주파 전원(RF Power)을 인가하여 백색의 글로우(Glow) 방전을 일으키며, O2 플라즈마와 O3 플라즈마에 의해 생성된 O 라디칼과 레지스트가 반응되어진 반응 생성물을 배기시켜 포토레지스트 패턴(121)을 제거하는 에싱 공정을 수행한다.

에싱 공정은 O2 플라즈마 단계와 O3 플라즈마 단계가 각각 3 단계로 나뉘어져 총 6 단계로 수행된다. 본 발명의 제 1 실시예에 따른 각 단계별 바람직한 공정 조건은 아래의 표 1과 같다.

공정조건	압력	전원	가스	시간	온도
1 단계	1.5 Torr	800 W	3500sccm O2, 350sccm N2	15 초	200℃
2 단계	1 Torr	1000 W	3500sccm O2, 350sccm N2	50 초	200℃
3 단계	0.5 Torr	1200 W	3500sccm O2	25 초	0℃
4 단계	2 Torr	0 W	2000sccm O3	20 초	250℃
5 단계	2 Torr	2000 W	2000sccm O3	30 초	250℃
6 단계	500 mTorr	2500 W	2000sccm O3	30 초	250℃

이와 같은 에싱 공정 중에서 1 단계 내지 3 단계의 압력은 높은 레벨에서 낮은 레벨로 점차적으로 변화시키고, 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시키며, 1 단계 및 2 단계는 O2 가스와 N2 가스를 함께 주입하고, 3 단계는 O2 가스만 주입한다. 1 단계 및 2 단계의 온도는 200℃ 이하로 동일하게 사용하며, 3 단계는 0℃로 세팅하여 자연 온도를 갖도록 한다. 1 단계 내지 3 단계의 압력은 0.5∼1.5 Torr, 전원은 600∼1500W, O2는 1500∼4000sccm, 온도는 0∼250℃의 레인 지에서 사용하고, 1 단계의 공정 시간은 15초를 초과하지 않도록 설정하며, 2 단계의 공정 시간은 100초를 초과하지 않도록 설정하고, 3 단계는 2 단계의 공정 시간을 기준으로 50%의 시간으로 설정한다.

4 단계 내지 6 단계는 공정 가스로서 O3 가스를 동일한 량으로 주입하며, 4 단계 및 5 단계의 압력은 6 단계보다 높은 레벨의 압력을 사용하고, 4 단계는 반드시 고주파 전원을 인가하지 않는 상태에서 진행한다. 4 단계 내지 6 단계에서 온도는 항상 동일하게 유지하며, 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시킨다.

본 발명의 제 2 실시예에 따른 각 단계별 바람직한 공정 조건은 아래의 표 2와 같다.

공정조건	압력	전원	가스	시간	온도
1 단계	1.5 Torr	800 W	3500sccm O2, 350sccm N2	15 초	220℃
2 단계	1 Torr	1000 W	3500sccm O2, 350sccm N2	50 초	220℃
3 단계	0.5 Torr	1200 W	3500sccm O2	25 초	220℃
4 단계	2 Torr	0 W	2000sccm O3	20 초	250℃
5 단계	2 Torr	2000 W	2000sccm O3	30 초	250℃
6 단계	500 mTorr	2500 W	2000sccm O3	30 초	250℃

이와 같은 본 발명의 제 2 실시예에 의한 에싱 공정 조건과 전술한 제 1 실시예에 의한 에싱 공정 조건을 비교하여 보면, 1 단계 내지 3 단계에서 온도 조건이 다른 것을 알 수 있다. 제 1 실시예에서는 3 단계의 온도를 0℃로 세팅하여 자연 온도를 갖도록 하였으나, 제 2 실시예에서는 1 단계 내지 3 단계를 수행하는 중에 공정 온도가 동일하게 유지되도록 한다.

이와 같이 O2 플라즈마와 O3 플라즈마를 순차 이용하는 본 발명의 제 1 실시 예 및 제 2 실시예에 따른 에싱 공정에서는 포토레지스트 패턴(121)이 완전히 제거되어 포토레지스트 잔류물이 남지 않는다. 여기서, O3 플라즈마 에싱은 에싱 레이트가 낮지만 본 발명에 따른 공정 조건에서는 리무버빌리티가 O2 플라즈마 에싱보다 더 좋게 나타난다. 높은 에싱 레이트보다는 낮은 에싱 레이트가 필요하고, 플라즈마 데미지가 적고, 에싱 도중에 표면 경화가 우려되는 경우에는 O3 플라즈마 에싱이 O2 플라즈마 에싱보다 더욱 효과적이다.

도 2d를 참조하면, 포토레지스트 패턴(121)이 제거된 기판 상부에 고온의 온도 조건(예로서, 650℃)에서 스페이서 산화막(123)을 증착한다.

도 2e를 참조하면, 패드 산화막(115)이 노출될 때까지 기판을 전면 식각하여 산화막(119)과 질화막(117)에 의한 하드 마스크를 완성한다. 스페이서 산화막(123)을 증착한 후에 다시 제거하는 것은 하드 마스크의 CD 균일도를 개선하기 위함이다.

도 2f를 참조하면, 산화막(119)과 질화막(117)에 의한 하드 마스크를 이용하여 노출된 패드 산화막(115)과 실리콘 기판(113)의 소정 두께를 건식 식각하여 트렌치(125)를 형성한다.

이와 같이, 본 발명에 의한 에싱 공정에 의하면 포토레지스트가 완전히 제거되어 잔유물이 남지 않으므로 트렌치에 실리콘 노쥴이 발생하지 않아서 디펙트의 발생이 억제되는 것이다.

본 발명에 대한 앞의 설명에서는 일 실시예에 국한하여 설명하였으나, 이하의 특허청구범위에 기재된 기술사상의 범위 내에서 본 발명의 기술이 당업자에 의 하여 용이하게 변형 실시될 수 있음이 자명하다.

전술한 바와 같이 본 발명은 소자 표면의 포토레지스트를 제거하는 에싱 공정에서 O2 플라즈마와 O3 플라즈마를 이용하여 포토레지스트 잔류물의 제거 효율을 높여서 디펙트의 발생을 억제하여 반도체 소자의 신뢰성이 향상되는 효과가 있다.

Claims

실리콘 기판상에 패드 산화막과 하드 마스크로 사용할 질화막과 산화막을 순차로 적층하는 단계와,

상기 산화막 위에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 식각 마스크로 하여 노출된 상기 산화막과 질화막의 일부분을 식각하는 단계와,

공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O2 가스를 주입하여 설정 시간동안 상기 포토레지스트 패턴을 제거하되 압력은 높은 레벨에서 낮은 레벨로 점차적으로 변화시키고 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시키는 O2 플라즈마 에싱 단계와,

상기 공정 챔버 내의 소정 압력, 전원, 온도 공정 조건에서 O3 가스를 주입하여 설정 시간동안 상기 포토레지스트 패턴을 제거하되 상기 O3 가스의 주입량과 온도 조건을 동일하게 유지하면서 상기 압력, 전원 조건을 변화시키는 O3 플라즈마 에싱 단계와,

상기 포토레지스트 패턴이 제거된 기판 상부에 스페이서 산화막을 증착하는 단계와,

상기 패드 산화막이 노출될 때까지 상기 기판을 전면 식각하여 상기 스페이서 산화막을 제거하면서 상기 산화막과 질화막에 의한 하드 마스크를 완성하는 단계와,

상기 산화막과 질화막에 의한 하드 마스크를 이용하여 노출된 상기 패드 산화막과 실리콘 기판의 식각하여 트렌치를 형성하는 단계

를 포함하는 반도체 소자의 제조 방법.
삭제
제 1항에 있어서,

상기 O2 플라즈마 에싱 단계는, 상기 공정 가스와 공정 시간을 단계별로 변화시키는 1 단계 내지 3 단계로 수행하며,

상기 1 단계 및 2 단계는 상기 O2 가스와 함께 N2 가스를 주입하고, 상기 3 단계는 상기 O2가스만을 주입하며, 상기 1 단계 및 2 단계의 온도는 200℃ 이하로 동일하게 유지하고, 상기 3 단계는 0℃로 세팅하여 자연 온도를 갖도록 하는 것

을 특징으로 한 반도체 소자의 제조 방법.
제 1항에 있어서,

상기 O2 플라즈마 에싱 단계는, 상기 공정 가스와 공정 시간을 단계별로 변화시키는 1 단계 내지 3 단계로 수행하며,

상기 1 단계 및 2 단계는 상기 O2 가스와 함께 N2 가스를 주입하고, 상기 3 단계는 상기 O2가스만을 주입하며, 상기 1 단계 내지 3 단계의 온도는 동일하게 유지하는 것

을 특징으로 한 반도체 소자의 제조 방법.
제 3항 또는 제 4항에 있어서,

상기 1 단계의 공정 시간은 15초를 초과하지 않으며, 상기 2 단계의 공정 시간은 100초를 초과하지 않고, 상기 3 단계는 상기 2 단계의 공정 시간을 기준으로 50%의 시간으로 수행하는 것

을 특징으로 한 반도체 소자의 제조 방법.
제 1항에 있어서,

상기 O3 플라즈마 에싱 단계는, 상기 압력, 전원, 공정 시간을 단계별로 변화시키는 4 단계 내지 6 단계로 수행하며,

상기 4 단계 및 5 단계의 압력은 상기 6 단계보다 높은 레벨의 압력을 사용하고, 상기 4 단계는 반드시 고주파 전원을 인가하지 않으며, 상기 4 단계부터 6 단계까지 전원은 낮은 레벨에서 높은 레벨로 점차적으로 변화시키는 것

을 특징으로 한 반도체 소자의 제조 방법.