KR101051949B1 - 반도체 장치의 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000007789 gas Substances 0.000 claims description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 4
- 229910001882 dioxygen Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 239000008239 natural water Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 230000007261 regionalization Effects 0.000 claims 1
- 238000009751 slip forming Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
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- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Abstract
액티브 영역과 필드 영역을 동시에 노출시키는 보더리스 콘택홀을 갖는 패턴 형성 방법이 개시된다. 소자 분리막에 의해 액티브 영역과 필드 영역으로 구분된 기판 상에 게이트 구조물과 측벽에 스페이서를 갖는 게이트 전극 및 살리사이드막을 형성한 후, 상기 소자 분리막을 식각하여 두께를 낮춘다. 그리고, 상기 기판 상에 질화막 및 산화막을 형성한 후, 상기 질화막보다 높은 식각비를 갖는 식각 가스를 사용하여 상기 산화막 및 제1질화막을 식각하여 상기 소자 분리막의 낮아진 부분의 측벽에 L-스페이서를 형성한다. 이어서, 상기 결과물 상에 질화막을 연속적으로 형성하고, 상기 질화막 상에 층간 절연막을 형성한 후, 상기 층간 절연막을 식각하여 기판의 액티브 영역과 필드 영역을 동시에 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성한다. 보더리스 콘택홀을 갖는 패턴을 형성할 때 경계 부분에서의 구조물의 손실을 방지할 수 있다.
Description
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 액티브 영역과 필드 영역을 동시에 노출시키는 보더리스(borderless) 콘택홀을 갖는 패턴 형성 방법에 관한 것이다.
반도체 장치의 구조가 점차 미세화되면서 액티브 영역 상에만 콘택홀을 형성하기 위한 공정 마진이 줄어들고 있다. 때문에, 최근에는 액티브 영역과 필드 영역에 걸쳐 콘택홀을 형성하는 보더리스 콘택 방식이 도입되고 있다. 상기 보더리스 콘택 방식은, 콘택홀을 형성함에 있어, 액티브 영역과 필드 영역을 동시에 오픈하여 콘택홀을 형성하는 방법이다.
그러나, 상기 액티브 영역과 필드 영역을 구분하기 위한 필드 구조물로서 트렌치 소자 분리막(shallow trench isolation : STI)을 갖는 반도체 장치의 경우, 상기 보더리스 콘택 방식으로 콘택홀을 형성하면 액티브 영역과 필드 영역의 경계 부분인 트렌치 소자 분리막의 측벽이 손실되는 상황이 빈번하게 발생한다. 이와 같이, 상기 트렌치 소자 분리막의 측벽이 손실될 경우, 홈 등이 깊게 형성됨으로서 이로 인해 누설 전류가 발생하기도 한다.
이는, 살리사이드막의 형성 및 세정 공정에서 상기 트렌치 소자 분리막이 약 100 내지 1,000Å 손실되기 때문에 발생하기도 하고, 보더리스 콘택홀을 형성하기 위한 식각에서 식각 선택비의 차이로 인하여 발생하기도 하고, 연마로 인하여 식각해야할 산화막의 두께가 변화함으로서 식각 목표량이 변화하기 때문에 발생하기도 한다. 특히, 이미지 센서의 경우에는 상기 보더리스 콘택홀의 형성으로 인한 누설 전류가 심각하게 발생한다.
이와 같이, 종래의 방법을 통하여 보더리스 콘택홀을 갖는 패턴을 형성할 경우 누설 전류와 같은 불량의 원인이 발생한다. 따라서, 반도체 장치의 제조에 따른 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은, 보더리스 콘택홀을 갖는 패턴을 형성할 때 액티브 영역과 필드 영역의 경계 부분에서의 산화막 손실을 줄일 수 있는 반도체 장치의 패턴 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 패턴 형성 방법은, 소자 분리막에 의해 액티브 영역과 필드 영역으로 구분된 기판 상에 게이트 구조물과 측벽에 스페이서를 갖는 게이트 전극을 형성하는 단계; 상기 게이트 전극과 액티브 영역의 기판 상에 살리사이드막을 형성하는 단계; 상기 소자 분리막을 식각하여 두께를 낮추는 단계; 상기 낮아진 두께의 소자 분리막을 갖는 기판 상에 제1질화막을 형성하는 단계; 상기 제1질화막 상에 산화막을 형성하는 단계; 상기 제1질화막 보다 산화막의 식각비가 높은 식각 가스를 사용하여 상기 산화막 및 제1질화막을 식각해서 상기 소자 분리막의 낮아진 부분의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 기판의 결과물 상에 제2질화막을 형성하는 단계; 상기 제2질화막 상에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막 및 제2질화막을 식각하여 기판의 액티브 영역과 필드 영역을 동시에 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;를 포함한다.
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상기 살리사이드막은 티타늄 살리사이드막, 코발트 살리사이드막 또는 니켈 살리사이드막인 것이 바람직하다.
상기 식각 가스는 주 식각 가스로서 CxFyHz(x,y,z는 자연수) 가스를 사용하고, 보조 식각 가스로서 질소 가스, 산소 가스, 아르곤 가스 및 헬륨 가스로 이루어지는 그룹으로부터 선택되는 적어도 어느 하나를 사용하는 것이 바람직하다. 특히, 상기 식각에서는 CxFyHz 가스는 x에 대하여 y 또는 z의 비율을 감소시커나, 산소 가스 또는 질소 가스의 사용량을 줄이는 것이 바람직하다. 이는, 상기 조정을 통하여 산화막의 식각 속도를 더욱 높일 수 있기 때문이다.
상기 스페이서를 형성하기 위한 제1질화막 및 산화막은 플라즈마 증대 화학 기상 증착을 통하여 형성하는 것이 바람직하다. 아울러, 상기 산화막 대신에 실리콘 질화막, 실리콘 산질화막 등을 사용할 수 있는데, 이들은 단독으로 적층하거나 둘을 순차적으로 적층할 수도 있다.
상기 제1질화막은 50 내지 1,000Å의 두께로 형성하고, 상기 산화막은 50 내지 2,000Å의 두께로 형성하는 것이 바람직하다.
상기 층간 절연막의 예로서는 비피에스지막, 피에스지막, 플라즈마 증대 테오스막 등을 들 수 있고, 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수도 있다.
상기 제1질화막은 50 내지 1,000Å의 두께로 형성하고, 상기 산화막은 50 내지 2,000Å의 두께로 형성하는 것이 바람직하다.
상기 층간 절연막의 예로서는 비피에스지막, 피에스지막, 플라즈마 증대 테오스막 등을 들 수 있고, 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수도 있다.
이와 같이, 본 발명에 의하면, 소자 분리막을 형성하기 위한 트렌치의 측벽에 L-스페이서를 형성시킴으로서 액티브 영역과 필드 영역의 경계를 확실하게 구분시킨다. 이에 따라, 상기 경계 부분을 노출시키는 보더리스 콘택홀을 형성할 때 L-스페이서가 식각에 대한 저지 기능을 가짐으로서 상기 경계 부분이 과도하게 식각되는 것을 방지할 수 있다. 때문에, 콘택홀 영역에서의 전기적 특성의 안정화를 도모할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 트렌치 구조물로 이루어지는 트렌치형의 소자 분리막(12)을 형성한다. 따라서, 상기 기판(10)은 액티브 영역과 필드 영역으로 구분된다. 이어서, 상기 기판(10) 상에 게이트 산화막(13)을 포함하는 게이트 구조물(14) 및 상기 게이트 구조물(14)의 측벽에 스페이서(15)를 갖는 게이트 전극을 형성하고, 상기 게이트 전극 양측의 기판(10) 표면내에 소스/드레인 영역(도시되지 않음)을 형성한다. 그리고나서, 상기 게이트 전극과 소스/드레인 영역,즉, 액티브 영역의 기판(10) 상에 살리사이드막(16)을 형성한다. 상기 살리사이드막(16)은 티타늄 살리사이드막, 코발트 살리사이드막 또는 니켈 살리사이드막 중 어느 하나로 형성한다.
도 1b를 참조하면, 상기 소자 분리막(12)을 식각하여 그 두께를 낮춘다. 이에 따라, 필드 영역에는 트렌치 소자 분리막 패턴(12a)이 형성된다. 상기 식각은 식각액을 사용한 습식 식각으로 이루어진다. 이때, 상기 식각액으로서는 HF 또는 BOE(buffered oxide etchant) 등을 사용한다. 그리고, 상기 식각으로 상기 트렌치 소자 분리막(12)은 약 200 내지 1,500Å의 두께가 낮아진다. 즉, 약 200 내지 1,500Å의 두께가 식각되도록 하는 것이다.
도 1c 및 도 1d를 참조하면, 상기 트렌치 소자 분리막 패턴(12a)을 갖는 기판(10) 상에 500 내지 1,000Å의 두께를 갖는 제1질화막(17)을 형성한다. 상기 제1질화막(17)은 플라즈마 증대 화학 기상 증착 공정을 실시하여 형성하는데, 그 스텝 커버리지는 그리 좋지 않다. 이어서, 상기 제1질화막(17) 상에 500 내지 2,000Å의 두께를 갖는 산화막(18)을 형성한다. 마찬가지로, 상기 산화막(18)은 플라즈마 증대 화학 기상 증착 공정을 실시하여 형성한다.
도 1e를 참조하면, 상기 산화막(18) 및 제1질화막(17)을 식각한다. 이때, 상기 식각은 식각 가스를 사용한 건식 식각에 의해 이루어진다. 상기 식각 가스의 경우 주 식각 가스로서 CxFyHz(x,y,z는 자연수) 가스를 사용하고, 보조 식각 가스로서 질소 가스, 산소 가스, 아르곤 가스 및 헬륨 가스 중 적어도 어느 하나를 사용한다. 특히, 상기 식각에서는 제1질화막(17)에 대한 산화막(18)의 식각비가 높도록 조정한다. 즉, 상기 산화막(18)의 식각 속도를 빠르게 조정하는 것이다. 이와 같이, 상기 식각을 실시함으로써 상기 낮아진 소자 분리막 부분의 측벽, 다시말해, 상기 트렌치 소자 분리막 패턴(12a) 상의 트렌치 측벽에 스페이서, 즉, L-스페이서(19)를 형성한다.
도 1f를 참조하면, 상기 L-스페이서(19)를 형성한 후, 결과물 상에 제2질화막(20)을 형성한다. 그리고, 상기 제2질화막(20)을 갖는 기판(10) 상에 층간 절연막(22)을 형성한다. 이때, 상기 층간 절연막(22)은 산화물을 포함하는 절연막으로서, 비피에스지막, 피에스지막 등을 들 수 있다. 그리고, 상기 층간 절연막(22)을 형성한 후, 층간 절연막(22)의 표면을 연마하여 평탄한 표면을 갖도록 한다.
도 1g를 참조하면, 상기 층간 절연막(22)에 대해 포토레지스트 패턴을 식각 마스크로 사용하는 사진 식각 공정을 실시하여 콘택홀(24)을 갖는 층간 절연막 패턴(22a)을 형성한다. 이때, 상기 콘택홀(24)에 의해 액티브 영역과 필드 영역이 경계하는 부분의 표면이 노출된다. 따라서, 상기 콘택홀(24)은 보더리스 콘택홀에 해당한다. 여기서, 상기 층간 절연막 패턴(22a)의 형성은 층간 절연막(22)의 식각 및 제2질화막(20)의 식각이 연속적으로 이루어진다. 그러나, 상기 L-스페이서(19)를 형성함으로써 경계 부위(A)에서의 트렌치 소자 분리막 패턴(12a)의 노출은 이루어지지 않는다. 때문에, 상기 트렌치 소자 분리막 패턴(12a)의 손실 또한 이루어지지 않는다.
이와 같이, 상기 보더리스 콘택홀을 갖는 패턴을 형성할 때 경계 부분에서의 구조물의 손실을 방지할 수 있다.
따라서, 본 발명에 의하면, 보더리스 콘택홀을 갖는 패턴을 형성할 때 경계 부분에서 발생하는 불량의 원인을 줄일 수 있다. 때문에, 누설 전류의 발생과 같은 반도체 장치에 치명적으로 작용할 수 있는 불량을 줄임으로서 반도체 장치의 제조에 따른 신뢰도를 확보할 수 있는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 소자 분리막에 의해 액티브 영역과 필드 영역으로 구분된 기판 상에 게이트 구조물과 측벽에 스페이서를 갖는 게이트 전극을 형성하는 단계;상기 게이트 전극과 액티브 영역의 기판 상에 살리사이드막을 형성하는 단계;상기 소자 분리막을 식각하여 두께를 낮추는 단계;상기 낮아진 두께의 소자 분리막을 갖는 기판 상에 제1질화막을 형성하는 단계;상기 제1질화막 상에 산화막을 형성하는 단계;상기 제1질화막 보다 산화막의 식각비가 높은 식각 가스를 사용하여 상기 산화막 및 제1질화막을 식각해서 상기 소자 분리막의 낮아진 부분의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 기판의 결과물 상에 제2질화막을 형성하는 단계;상기 제2질화막 상에 층간 절연막을 형성하는 단계; 및상기 층간 절연막 및 제2질화막을 식각하여 기판의 액티브 영역과 필드 영역을 동시에 노출시키는 콘택홀을 갖는 층간 절연막 패턴을 형성하는 단계;를 포함하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서, 상기 살리사이드막은 티타늄 살리사이드막, 코발트 살리사이드막 및 니켈 살리사이드막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서, 상기 식각 가스는 주 식각 가스로서 CxFyHz(x,y,z는 자연수) 가스를 사용하고, 보조 식각 가스로서 질소 가스, 산소 가스, 아르곤 가스 및 헬륨 가스로 이루어지는 그룹으로부터 선택되는 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서, 상기 제1질화막은 50 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
- 제 1 항에 있어서, 상기 산화막은 50 내지 2,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088631A KR101051949B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 장치의 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030088631A KR101051949B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 장치의 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050055422A KR20050055422A (ko) | 2005-06-13 |
| KR101051949B1 true KR101051949B1 (ko) | 2011-07-26 |
Family
ID=37250406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030088631A KR101051949B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 장치의 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051949B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763097B1 (ko) * | 2005-12-22 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6030465A (en) | 1996-06-26 | 2000-02-29 | Matsushita Electric Corporation Of America | Extractor with twin, counterrotating agitators |
| US6551901B1 (en) | 2001-08-21 | 2003-04-22 | Lsi Logic Corporation | Method for preventing borderless contact to well leakage |
| KR20030063642A (ko) * | 2002-01-23 | 2003-07-31 | 삼성전자주식회사 | 무경계 콘텍홀을 갖는 반도체 소자의 제조 방법 |
| KR100806838B1 (ko) | 2002-01-02 | 2008-02-25 | 매그나칩 반도체 유한회사 | 반도체소자의 콘택 및 그 형성방법 |
-
2003
- 2003-12-08 KR KR1020030088631A patent/KR101051949B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6030465A (en) | 1996-06-26 | 2000-02-29 | Matsushita Electric Corporation Of America | Extractor with twin, counterrotating agitators |
| US6551901B1 (en) | 2001-08-21 | 2003-04-22 | Lsi Logic Corporation | Method for preventing borderless contact to well leakage |
| KR100806838B1 (ko) | 2002-01-02 | 2008-02-25 | 매그나칩 반도체 유한회사 | 반도체소자의 콘택 및 그 형성방법 |
| KR20030063642A (ko) * | 2002-01-23 | 2003-07-31 | 삼성전자주식회사 | 무경계 콘텍홀을 갖는 반도체 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050055422A (ko) | 2005-06-13 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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