KR20070008969A - 플래시 메모리 장치의 제조 방법 - Google Patents

플래시 메모리 장치의 제조 방법 Download PDF

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Abstract

플래시 메모리 장치의 제조 방법은 자기 정렬 공정을 수행하여 셀 영역과 페리 영역을 갖는 반도체 기판 상에 트렌치 소자 분리막과 제1 도전막 패턴을 형성한다. 유전막을 연속적으로 형성한 후, 상기 제1 도전막 패턴 사이를 충분하게 매몰시키는 두께를 갖는 제2 도전막을 형성한다. 상기 페리 영역의 상기 반도체 기판의 표면을 노출시킨 후 절연막을 형성한다. 상기 셀 영역 및 페리 영역에 불순물이 도핑된 제3 도전막을 연속적으로 형성한 후, 페리 영역 상에만 제1 캡핑막을 형성한다. 제2 캡핑막을 열처리 공정을 수행한 후 패터닝을 수행한다. 그 결과, 상기 셀 영역에는 게이트 구조물이 형성되고, 상기 페리 영역에는 저항 구조물이 형성된다. 상기한 방법으로 형성된 구조물들은 저항 산포가 균일한 특성을 갖는다.

Description

플래시 메모리 장치의 제조 방법{method of manufacturing a flash memory device}
도 1 내지 도 17은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지하면서 전기적으로 데이터의 입력과 출력이 가능한 플래시 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 상기 플래시 메모리 장치는 셀 영역에 형성되는 게이트 구조물과 페리 영역에 형성되는 저항 구조물을 포함한다. 특히, 상기 제1 게이트 구조물은 상기 반도체 기판의 표면 아래에 형성된 셀영 역에서 터널 산화막, 플로팅 게이트, 유전막 패턴 및 콘트롤 게이트가 확장되는 형태를 갖고, 상기 저항 구조물은 상기 페리 영역에서 절연막 및 저항층이 확장되는 형태를 갖는다.
상기 플래쉬 메모리 장치에 포함되는 저항 구조물은 불순물을 포함하는 폴리실리콘막을 저항층으로 사용하고 있기 때문에 상기 폴리실리콘막에 포함된 불순물 을 활성화시키기 위한 열 처리는 필수적이다. 일반적으로 상기 열 처리는 불활성 가스가 제공되는 분위기에서 약 700℃이상의 온도서 수행하는 것이 일반적이다.
그러나, 상기 열처리 공정은 상기 저항층으로 사용되는 폴리실리콘막이 노출된 상태로 수행된다. 이 때문에 상기 폴리실릴콘막에 포함된 불순물은 상기 열처리 공정시 외부로 빠져나가는 문제점이 발생된다. 즉, 상기 불순물이 외부로 빠져나감으로서 인해 상기 저항층으로 사용되는 폴리실리콘막의 저항 산포가 불균일해지는 문제점이 발생한다.
본 발명의 목적은 열처리 공정시 저항 구조물의 폴리실리콘막에 포함된 불순물이 외부로 빠져나가는 것을 방지하기 위한 플래시 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조 방법은 셀 영역과 페리 영역을 갖는 반도체 기판 상에 상기 반도체 기판의 표면을 노출시키는 개구부를 갖는 마스크 패턴을 형성한다. 상기 개구부에 의해 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연물을 충분하게 매몰시켜 트렌치 구조물을 형성한다. 상기 절연막 패턴을 제거하여 상기 트렌치 구조물 사이의 반도체 기판의 표면을 노출시킨다. 상기 트렌치 구조물 사이에 노출된 반도체 기판의 표면 상에 터널 산화막을 형성한다. 상기 터널 산화막이 형성된 트렌치 구조물 사이에 제1 도전막을 충분하게 매몰한다. 상기 트렌치 구조 물의 높이를 낮추어 상기 트렌치 구조물을 트렌치 소자 분리막으로 형성함과 동시에 상기 제1 도전막을 제1 도전막 패턴으로 형성한다. 상기 제1 도전막 패턴의 표면과 상기 트렌치 소자 분리막의 표면 상에 유전막을 연속적으로 형성한다. 상기 유전막 상에 상기 제1 도전막 패턴 사이를 충분하게 매몰시키는 두께를 갖는 제2 도전막을 형성한다. 상기 페리 영역에 형성된 상기 제2 도전막, 유전막, 제1 도전막 패턴 및 터널 산화막을 제거하여 상기 페리 영역의 반도체 기판을 노출시킨다. 상기 페리 영역의 기판상에 상에 절연막을 형성한다. 상기 셀 영역의 제2 도전막 및 상기 페리 영역의 절연막과 트렌치 소자 분리막 상에 불순물이 도핑된 제3 도전막을 연속적으로 형성한다. 상기 페리 영역의 상기 제3 도전막 패턴 상에만 존재하는 불순물 확산방지용 제1 캡핑막을 형성한다. 상기 셀 영역의 제3 도전막과 상기 페리 영역의 제1 캡핑막 상에 제2 캡핑막을 형성한다. 상기 제3 도전막에 포함된 불순물을 확산시키기 위한 열처리 공정을 수행한 후 패터닝을 수행한다. 그 결과 상기 셀 영역에는 터널 산화막, 상기 제1 도전막 패턴의 플로팅 게이트, 유전막 패턴, 상기 제2 도전막과 제3 도전막의 콘트롤 게이트 및 제2 캡핑막 패턴을 포함하는 게이트 구조물을 형성되고, 상기 페리 영역에는 상기 절연막의 게이트 절연막, 상기 제3 도전막의 저항층, 제1 캡핑막 및 제2 캡핑막 패턴을 포함하는 저항 구조물이 형성된다.
특히, 상기 제2 도전막의 두께는 상기 제1 도전막 대비 0.03 내지 0.50배인 것이 바람직하다. 그러므로, 상기 제1 도전막이 약 1,000 내지 1,500Å의 두께를 가질 때 상기 제2 도전막은 30 내지 750Å의 두께를 가지는 것이 바람직하다.
그리고, 상기 콘트롤 게이트와 상기 게이트 도전막에 불순물을 도핑시키는 것이 바람직하다. 특히, 상기 게이트 도전막에 도핑시키는 불순물은 엔모스 트랜지스터와 피모스 트랜지스터의 종류에 따라 달리한다.
또한, 상기 제2 도전막을 형성한 이후에 상기 셀 영역의 제2 도전막 상에 절연물의 캡핑막을 형성하는 것이 바람직하다. 그 이유는, 상기 캡핑막을 식각을 수행할 때 하드 마스크막으로 사용하기 위함이다.
이와 같이, 본 발명에서는 셀 영역에 형성하는 불순물이 도핑된 제2 도전막을 콘트롤 게이트로 형성한다. 그러므로, 본 발명에서는 상기 셀 영역과 페리 영역 사이에서 생성되는 단차를 상기 불순물이 도핑된 제2 도전막의 높이만큼 감소시킬 수 있다.
실시예
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다. 그리고, 본 발명의 실시예에서 언급하고 있는 식각 공정 또는 스트립 공정을 수행한 이후에 일반적으로 행해지는 세정 및 건조에 대해서는 당업자에게 충분히 자명하기 때문에 생략할 수도 있다.
도 1 내지 도 17은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 나타내는 개략적인 단면도들이다. 이하, 도면들에서 X 방향과 Y 방향은 서로 수직하는 방향이고, 상기 페리 영역은 상기 Y 방향의 셀 영역과 동일한 방향을 나타낸다.
도 1을 참조하면, 셀 영역과 페리 영역을 반도체 기판(30)을 마련한다. 상기 반도체 기판(30)의 예로서는 실리콘 기판, SOI(silicon on insulator) 기판 등을 들 수 있다.
이어서, 상기 반도체 기판(130) 상에 마스크막(36a)을 형성한다. 마스크막(36a)은 리콘 질화막 또는 실리콘 산화막(132a)과 실리콘 질화막(134a)이 순차적으로 적층된 구조를 갖는 절연막이다. 구체적으로, 상기 실리콘 산화막은 패드 산화막으로서 열산화 공정, 화학기상증착 공정 등을 수행하여 약 70 내지 100Å의 두께를 갖도록 형성한다. 상기 실리콘 질화막은 하드 마스크막으로서 SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압화학기상 증착 공정, 플라즈마 증대 화학기상증착 공정 등을 수행하여 형성한다.
도 2를 참조하면, 사진 식각 공정을 수행하여 상기 마스크막(36a) 상에 형성되고, 상기 마스크막(36a)의 표면을 선택적으로 노출시키는 포토레지스트 패턴(도 시되지 않음)을 형성한다. 이때, 상기 포토레지스트 패턴은 Y 방향의 절연막(36a)의 표면을 부분적으로 노출시키도록 형성된다.
그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 노출된 절연막(36a)을 제거한다. 이어서, 산소 플라즈마 등을 사용한 스트립 공정을 수행하여 상기 포토레지스트 패턴을 제거한다. 그 결과, 상기 반도체 기판(30) 상에는 상기 반도체 기판(30)의 표면을 부분적으로 노출시키는 개구부(35)를 갖는 마스크 패턴(36)이 형성된다. 상기 마스크 패턴(36)은 상기 실리콘 산화막(32a)의 패드 산화막(32)과 상기 실리콘 질화막(34a)의 실리콘 질화막 패턴(34)을 포함한다.
도 3을 참조하면, 상기 마스크 패턴(36)을 식각 마스크로 사용하는 식각 공정을 수행하여 상기 개구부(35)에 의해 부분적으로 노출된 반도체 기판(30)을 제거한다. 그 결과, 상기 반도체 기판(30)에는 트렌치(37)가 형성된다.
일 예로, 상기 트렌치(37)를 형성할 때 상기 트렌치(37)의 내벽에 가해진 손상을 치유하기 위하여 상기 트렌치(37)의 측벽과 저면에 측벽 산화막(도시되지 않음)을 더 형성하기도 한다. 상기 측벽 산화막은 주로 열산화 공정을 수행하여 형성한다. 또한, 후속 공정을 수행할 때 생성되는 불순물들이 트랜치(37)의 내벽을 통하여 상기 반도체 기판(30)으로 침투하는 것을 방지하기 위하여 상기 트렌치(37)의 측벽과 저면에 라이너막(도시되지 않음)을 더 형성하기도 한다. 상기 라이너막은 질화막으로 주로 화학기상증착 공정을 수행하여 형성된다.
도 4를 참조하면, 상기 트렌치(37)에 매몰된 트랜치 구조물을 형성한다.
구체적으로, 상기 트렌치(37) 및 상기 트렌치(37)와 연통하는 상기 개구부(35) 내에 절연물을 충분하게 매몰한다. 여기서, 상기 절연물의 매몰은 주로 적층과 평탄화를 수행한다. 즉, 상기 트렌치(37)를 갖는 결과물 상에 상기 절연물의 박막을 형성한다. 따라서, 상기 절연물의 박막은 상기 트렌치(37)와 상기 개구부(35) 내에 충분하게 매몰된다. 그리고, 전면 식각, 화학기계적 연마 등과 같은 평탄화 공정을 수행하여 상기 절연막 패턴(36) 상에 형성된 절연물의 박막을 상기 절연막 패턴(36)의 표면이 노출될 때까지 제거한다. 이에 따라, 상기 트렌치(35)에는 절연물이 충분하게 매몰된 트렌치 구조물(38)이 형성된다. 여기서, 상기 절연물의 박막은 매몰 특성을 고려해야 하기 때문에 고밀도 플라즈마 공정을 수행하여 형성하는 실리콘 산화막 등을 선택하는 것이 바람직하다.
도 5를 참조하면, 상기 마스크 패턴(36)을 제거하여 상기 트렌치 구조물(38) 사이의 반도체 기판(30)을 노출시킨다. 즉, 상기 트렌치 구조물(38)에 의해 상기 반도체 기판(30)의 표면을 노출시키는 형태의 개구부가 형성된다.
일 예로, 상기 마스크 패턴(36)의 제거는 주로 인산을 식각 용액으로 사용하는 습식 식각을 수행하여 제거한다. 특히, 상기 습식 식각 공정은 식각 선택비를 갖는 식각 용액을 이용하기 때문에 상기 마스크 패턴(36)이 제거될 때, 상기 트렌치 구조물도 선택적으로 제거된다. 따라서, 상기 마스크 패턴(36)을 제거됨으로써 상기 트렌치 구조물(38)의 높이가 다소 낮아진다. 그러므로, 상기 트렌치 구조물(38)로 형성하기 위한 상기 마스크막을 후술하는 플로팅 게이트에 비해 높은 두께를 갖도록 형성한다.
도 6을 참조하면, 상기 트렌치 구조물(38)에 의해 노출된 반도체 기판(30)의 표면 상에 터널 산화막(40)을 형성한다. 여기서, 상기 터널 산화막(40)은 주로 실리콘 산화막으로서 열산화 공정, 라디칼 산화 공정, 화학기상증착 공정 등을 수행하여 형성한다. 특히, 본 실시예에서는 후술하는 트렌치 소자 분리막을 형성하기 이전에 상기 터널 산화막(40)을 형성함으로서 상기 트렌치 소자 분리막과 인접하는 영역에서 상기 터널 산화막(12)이 시닝(thinning)되는 것을 충분하게 줄일 수 있다.
도 7을 참조하면, 상기 트렌치 구조물(38) 사이에 터널 산화막(40)이 형성된 결과물 상에 제1 도전막(42)을 형성한다. 그 결과, 상기 트렌치 구조물(38) 사이에도 상기 제1 도전막(42)이 충분하게 매몰된다. 이어서, 전면 식각, 화학기계적 연마 등과 같은 평탄화 공정을 수행하여 상기 트렌치 구조물(38) 상에 형성된 제1 도전막(42)을 상기 트렌치 구조물(38)의 표면이 노출될 때까지 제거한다. 이에 따라, 상기 트렌치 구조물(38) 사이에는 상기 제1 도전막(42)이 충분하게 매몰된다. 여기서, 상기 제1 도전막(42)은 불순물이 도핑된 폴리 실리콘을 포함한다.
도 8을 참조하면, 상기 제1 도전막(42) 사이에 형성된 상기 트렌치 구조물(38)의 일부를 제거하여 상기 트렌치 구조물(38)의 두께를 낮춘다. 상기 트렌치 구조물(38)의 두께를 낮추기 위한 제거는 주로 식각 선택비를 이용한 습식 식각을 수행한다. 이와 같이, 상기 트렌치 구조물(38)의 두께를 낮춤으로써 상기 제1 도전막(42)은 제1 도전막 패턴(45)으로 형성되고, 이와 함께 상기 제1 도전막 패턴(45) 사이에는 트렌치 소자 분리막(43)이 형성된다.
도 9를 참조하면, 상기 제1 도전막 패턴(45)의 표면과 상기 트렌치 소자 분리막(43)의 표면 상에 유전막(46)을 연속적으로 형성한다. 특히, 상기 유전막(46)은 약 150 내지 200Å의 두께를 갖는 산화물-질화물-산화물의 다층 구조로 형성하는 것이 바람직하다. 따라서, 본 실시예에서는 상기 유전막(46)으로서 약 180Å의 두께를 갖는 산화막-질화막-산화막의 다층 박막을 형성한다.
도 10을 참조하면, 상기 유전막(46) 상에 불순물이 도핑된 제2 도전막(48)을 형성한다. 상기 제2 도전막(48)을 형성하는 방법은 두께를 제외하고는 도 3g에서 설명한 상기 제1 도전막(42)을 형성하는 방법과 동일하다.
도 11을 참조하면, 상기 제2 도전막(48) 상에 질화막을 형성한다. 그리고, 포토레지스트 패턴을 이용한 사진 식각 공정을 수행하여 상기 질화막을 상기 페리 영역의 제2 도전막(48)을 노출시키는 하드 마스크(50)로 형성한다. 이어서, 산소 플라즈마 등을 이용한 스트립 공정을 수행하여 상기 포토레지스트 패턴을 제거한다.
도 12를 참조하면, 상기 하드 마스크(50)를 식각 마스크로 사용하는 식각을 수행하여 상기 페리 영역에 형성된 제2 도전막(48), 유전막(46), 제1 도전막 패턴(45)및 터널 산화막(40)을 순차적으로 제거한다. 그 결과, 상기 페리 영역에서는 반도체 기판(30)의 표면이 노출된다. 그리고, 상기 식각에서는 상기 트렌치 소자 분리막(43)의 일부가 함께 제거된다.
도 13을 참조하면, 상기 페리 영역에서 노출된 반도체 기판(30)의 표면 상에 절연막(52)을 형성한다. 상기 절연막(52)은 후술하는 게이트 절연막으로서 실리콘 산화물을 포함하는 것이 바람직하다. 특히, 상기 절연막(52)은 열산화 공정을 수행하여 상기 반도체 기판(30)으로부터 성장시키는 실리콘 산화막인 것이 더욱 바람직하다. 여기서, 상기 열산화 공정을 수행하여 상기 페리 영역의 노출된 반도체 기판(30)의 표면 상에 절연막(52)으로서 실리콘 산화막을 형성하여도 상기 셀 영역에는 별다른 영향을 끼치지 않는다. 그 이유는, 상기 하드 마스크(50)가 상기 실리콘 산화막의 형성을 방해하기 때문이다.
도 14를 참조하면, 상기 셀 영역의 제2 도전막(48) 상에 형성한 하드 마스크(50)를 제거한다. 상기 캡핑막(50)의 제거는 주로 희석된 불화 수소 용액을 사용한 습식 식각을 수행한다. 그리고, 상기 셀 영역과 페리 영역 상부에 5족 불순물이 도핑된 제3 도전막(54)을 형성한다. 상기 제3 도전막(54)은 약 500Å의 두께를 갖도록 형성한다.
이어서, 상기 페리 영역의 제3 도전막(54) 상에만 존재하는 제1 캡핑막(56)을 형성한다. 상기 제1 캡핑막(56)은 상기 제3 도전막에 포함된 불순물을 활성화시키기 위한 열 처리 공정시 상기 제3 도전막에 포함된 불순물이 상기 제3 도전막으로부터 빠져나가는 현상(out-diffusion)을 방지하는 역할을 한다. 즉, 열 처리 공정시 불순물이 상기 제3 도전막으로부터 손실됨으로 인해 상기 제3 도전막의 저항이 증가되는 것을 방지할 수 있다. 상기 제1 캡핑막은 중온산화 증착 방법으로 약 650 내지 950Å의 두께를 갖도록 형성한다. 상기 제1 캡핑막은 실리콘 산화막이다.
도 15를 참조하면, 상기 셀 영역의 제3 도전막(54)과 상기 페리 영역의 제1 캐핑막(56) 상에 금속 실리사이드막(58)을 형성한다. 상기 금속 실리사이드막은 텅 스텐 실리사이드막 또는 티타늄 실리사이드막을 포함한다. 본 실시예서는 상기 금속 실리사이드막을 적용하였지만, 필요에 따라 상기 금속 실리사이드막을 적용하지 않을 수 있다.
도 16을 참조하면, 상기 셀 영역과 페리 영역 상에 형성된 금속 실리사이드막 상에 제2 캡핑막(59)을 형성한다.
상기 제2 캡핑막(59)은 상기 제1 캡핑막과 더불어 상기 제3 도전막에 포함된 불순물을 활성화시키기 위한 열 처리 공정시 상기 제3 도전막에 포함된 불순물이 상기 제3 도전막으로부터 빠져나가는 현상(out-diffusion)을 방지하는 역할을 한다. 상기 제2 캡핑막은 강화 플라즈마 증착 방법으로 약 1800 내지 2000Å의 두께를 갖도록 형성한다. 상기 제1 캡핑막은 실리콘 산화막이다.
이어서, 상기 결과물이 형성된 기판에 상기 제3 도전막(54)에 포함된 불순물을 활성화시키기 위해 열 처리한다. 상기 열처리는 질소가스가 제공되는 분위기에서 수행한다. 일 예로, 상기 열처리 질소가스가 제공되는 분위기에서 700 내지 950℃에서 수행한다. 상기 일 열처리는 약 20 내지 40분 동안 수행한다. 상기 열처리는 매엽식 장치 또는 배치식 장치에서 수행할 수 있다. 도면에 도시하지 않았지만, 상기 열처리 이후 제2 캡핑막을 제거할 수 있다.
도 17을 참조하면, 상기 셀 영역과 상기 페리 영역 각각에 대하여 패터닝을 수행한다. 상기 패터닝은 주로 포토레지스트 패턴을 사용한 사진 식각 공정을 수행한다. 그 결과, 상기 셀 영역의 반도체 기판(30) 상에는 터널 산화막(40), 상기 제1 도전막 패턴(45)의 플로팅 게이트(45a), 유전막 패턴(46a) 및 상기 제2 도전막 (48)과 제3 도전막(54)의 콘트롤 게이트(60) 및 제2 캡핑막 패턴(59a)을 포함하는 게이트 구조물(62)이 형성된다. 상기 게이트 구조물은 금속 실리사이드막 패턴(58a)을 더 포함한다.
그리고, 상기 페리 영역에 대하여 패터닝을 수행한다. 그 결과, 상기 페리 영역의 반도체 기판(30) 상에는 상기 절연막(52)의 게이트 절연막(52a)과 상기 제3 도전막(54)의 저항층(54a)과 제1 캡핑막 패턴(56a)과 제2 캡핑막 패턴(59a)을 포함하는 저항 구조물(64)이 형성된다.
본 발명에서는 저항 구조물의 저항층으로 사용되는 불순물이 도핑된 폴리실리콘막 상에 캡핑막을 형성한 후 열 처리하기 때문에 상기 열처리 공정시 상기 저항층으로부터 불순물이 빠져나가는 것을 효과적으로 방지할 수 있다. 이와 같이, 상기 불순물이 손실됨을 방지함으로서 종래와 같이 상기 게이트 구조물의 저항의 산포가 불 균일해지는 문제점을 방지할 수 있다. 따라서, 본 발명에 의하면 플래시 메모리 장치의 제조에 따른 신뢰성의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 셀 영역과 페리 영역을 갖는 반도체 기판을 절연막 패턴을 사용하여 식각함으로써 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 절연물을 충분하게 매몰시켜 트렌치 구조물을 형성하는 단계;
    상기 절연막 패턴을 제거하여 상기 트렌치 구조물 사이의 반도체 기판의 표면을 노출시키는 단계;
    상기 트렌치 구조물 사이에 노출된 반도체 기판의 표면 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막이 형성된 트렌치 구조물 사이에 제1 도전막을 충분하게 매몰시키는 단계;
    상기 트렌치 구조물의 높이를 낮추어 상기 트렌치 구조물을 트렌치 소자 분리막으로 형성함과 동시에 상기 제1 도전막을 제1 도전막 패턴으로 형성하는 단계;
    상기 제1 도전막 패턴의 표면과 상기 트렌치 소자 분리막의 표면 상에 유전막을 연속적으로 형성하는 단계;
    상기 유전막 상에 상기 제1 도전막 패턴 사이를 충분하게 매몰시키는 두께를 갖는 제2 도전막을 형성하는 단계;
    상기 페리 영역에 형성된 상기 제2 도전막, 유전막, 제1 도전막 패턴 및 터널 산화막을 제거하여 상기 페리 영역의 반도체 기판을 노출시키는 단계;
    상기 페리 영역의 반도체 기판 상에 절연막을 형성하는 단계;
    상기 셀 영역의 제2 도전막 및 상기 페리 영역의 절연막과 트렌치 소자 분리막 상에 불순물이 도핑된 제3 도전막을 연속적으로 형성하는 단계; 및
    상기 페리 영역의 상기 제3 도전막 패턴 상에만 존재하는 제1 캡핑막을 형성하는 단계;
    상기 셀 영역의 제3 도전막과 상기 페리 영역의 제1 캡핑막 상에 제2 캡핑막을 형성하는 단계;
    상기 제3 도전막에 포함된 불순물을 확산시키기 위한 열처리 공정을 수행하는 단계; 및
    패터닝을 수행하여 상기 셀 영역에는 터널 산화막, 상기 제1 도전막 패턴의 플로팅 게이트, 유전막 패턴, 상기 제2 도전막과 제3 도전막의 콘트롤 게이트 및 제2 캡핑막 패턴을 포함하는 게이트 구조물을 형성하고, 상기 페리 영역에는 상기 절연막의 게이트 절연막, 상기 제3 도전막의 저항층, 제1 캡핑막 및 제2 캡핑막 패턴을 포함하는 저항 구조물을 형성하는 단계를 포함하는 플래시 메모리 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 제3 도전막은 5족 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 캡핑막은 중온산화 증착 방법으로 형성하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1 캡핑막은 650 내지 950Å의 두께를 갖는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 캡핑막은 플라즈마 강화산화 증착 방법으로 형성하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제2 캡핑막은 1800 내지 2000Å의 두께를 갖는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 열처리는 700 내지 950℃에서 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  8. 제1항에 있어서, 상기 열처리는 매엽식 장치 또는 배치식 장치에서 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  9. 제1 항에 있어서, 상기 제1 캡핑막을 형성하는 단계 이후에,
    상기 셀 영역의 제3 도전막 및 페리 영역의 제1 캡핑막 상에 금속 실리사이드막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
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