KR100833437B1 - 낸드 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 터널 산화막 및 폴리실리콘막이 적층된 반도체 기판 내에 소자 분리막을 형성한 후 전체 구조 상부에 DCS를 소스 가스로 사용하여 스페이서용 산화막을 형성하고, 식각 공정을 실시하여 폴리실리콘막 측면에 스페이서를 형성하는 동시에 소자 분리막 중간 부위가 상대적으로 낮아지도록 한 후 습식 식각 공정으로 스페이서를 제거함으로써 플로팅 게이트 간의 간섭 전하를 감소시킴과 동시에 컨트롤 게이트와 반도체 기판 사이의 간격을 유지하여 항복 전압이 낮아지는 것을 방지할 수 있다.
플로팅 게이트, 간섭 효과, 습식 식각 속도, 산화막, 매엽식, LP-CVD, DCS, 항복 전압

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}
도 1은 진보적인 자기 정렬 STI를 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도이다.
도 2는 플로팅 게이트 측면에 스페이서 형성 공정을 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 버퍼 산화막
108 : 질화막 110 : 트렌치
112 : 소자분리막 114 : 스페이서
116 : 유전체막 118 : 제2 폴리실리콘막
본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 플로팅 게이트 간의 간섭(interference) 전하를 감소시키기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭효과가 점점 더 문제시되고 있다. 특히, 개선된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자에서 멀티-레벨-셀(Multi-Level-Cell; MLC) 개발을 위해서는 플로팅 게이트 간의 간섭 전하를 감소시켜야 한다.
도 1은 개선된 자기 정렬 STI를 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도이다.
도 1을 참조하면, 반도체 기판(1) 상부에 터널 산화막(2)과 제1 폴리실리콘막(3)을 형성하고, 소자 분리 마스크를 이용한 식각 공정으로 제1 폴리실리콘막 (3), 터널 산화막(2) 및 반도체 기판(1)을 순차적으로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막(3) 상부가 노출되도록 절연막을 평 탄화하여 예컨데, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자분리막(4)을 형성한다. 전체 구조 상부에 제2 폴리실리콘막(5)을 형성하고, 소정의 마스크를 이용하여 제2 폴리실리콘막(5)을 식각하여 제1 폴리실리콘막(3)과 제2 폴리실리콘막(5)으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(6) 및 컨트롤 게이트용 도전막(7)을 형성한다.
그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 소자의 고집적화에 따라 소자 분리막의 폭이 줄어들게 되고, 이에 따라 서로 인접하는 플로팅 게이트의 간격이 줄어들게 되어 서로 인접하는 플로팅 게이트에 의한 간섭 전하가 발생한다. 간섭 전하 중 플로팅 게이트 사이의 간섭 전하(Cfgy)를 줄이기 위해서는 플로팅 게이트 사이의 절연막의 높이를 낮추는 것이 가장 효과적이다.
그러나, 절연막의 높이를 일정 두께 이하로 낮출 경우 반도체 기판(1)과 컨트롤 게이트(7) 사이가 가까워져 항복 전압이 감소하는 문제가 발생한다. 따라서, 플로팅 게이트 측면의 절연막 두께를 일정량 유지하면서 간섭 전하를 줄여야 하는데, 이에 대한 방법 중 하나로 제시된 것이 플로팅 게이트 측면에 스페이서를 형성한 후 유전체막과 컨트롤 게이트가 형성되는 스페이서 사이의 소자 분리막 높이를 낮추는 것이다.
도 2는 플로팅 게이트 측면에 스페이서 형성 공정을 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(10) 상부에 터널 산화막(11), 플로팅 게이트 용 제1 폴리실리콘막(12), 버퍼 산화막(미도시) 및 질화막(미도시)을 순차적으로 형성한다. 식각 공정으로 질화막(미도시), 버퍼 산화막(미도시), 제1 폴리실리콘막(12), 터널 산화막(11) 및 반도체 기판(10)의 일부를 식각하여 트렌치를 형성한 후 트렌치가 매립되도록 전체 구조 상부에 HDP 산화막을 형성한다.
그런 다음, 질화막 상부가 노출될 때까지 연마 공정을 실시하여 소자 분리막(13)을 형성한 후 소자 분리막(13) 상부를 일부 식각하여 소자 분리막(13)의 EFH(Effective Field Height)를 조절한다. 질화막 및 버퍼 산화막을 제거한 후 노출된 제1 폴리실리콘막(12) 측면에 스페이서를 형성한다. 스페이서를 마스크로 소자 분리막(13) 상부를 일부 제거한 후 스페이서를 제거한다. 전체 구조 상부에 유전체막(14) 및 컨트롤 게이트용 제2 폴리실리콘막(15)을 순차적으로 형성한다.
그러나, 상기 공정 중 스페이서 제거 공정시 습식 식각 공정을 실시하며, 이때, 스페이서와 소자 분리막(13)의 습식 식각 속도가 유사하기 때문에 스페이서가 제거될 때 스페이서 아래에 형성된 소자 분리막(13)과 같이 제거되어 소자 분리막(13)의 높이가 터널 산화막(11)보다 낮아지게 된다. 이로 인하여 반도체 기판(10)과 컨트롤 게이트(15) 사이가 가까워져 항복 전압이 매우 감소하는 취약한 구조를 가지게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 노출된 플로팅 게이트 측면에 스페이서가 형성되고 소자 분리막 중앙 부위가 상대적으로 낮아지도록 건식 식각 공정을 실시한 후 습식 식각 공정으로 스페이서를 제거하여 플로팅 게이트 간의 간섭 전하를 감소시키는 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막, 하드 마스크막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계와, 상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 DCS를 소스 가스로 사용하여 스페이서용 산화막을 형성하는 단계와, 식각 공정으로 상기 스페이서용 산화막을 상기 제1 폴리실리콘막 측면에만 잔류시켜 스페이서를 형성하는 동시에 상기 스페이서 사이의 상기 소자 분리막을 일정 두께 식각하는 단계와, 상기 스페이서를 제거하는 단계와, 전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
상기에서, 제1 폴리실리콘막은 도핑된 폴리실리콘막으로 형성하거나, 도핑되지 않은 폴리실리콘막과 도핑된 폴리실리콘막을 이중 구조로 적층하여 형성한다.
하드 마스크막은 버퍼 산화막 및 질화막으로 구성된다.
스페이서용 산화막 형성 전에, 하드 마스크막을 제거하는 단계를 더 포함한다.
스페이서용 산화막은 매엽식 저압 화학 기상 증착 방식으로 형성된다.
스페이서용 산화막은 700℃ 내지 850℃의 온도와 50Torr 내지 500Torr의 압력에서 형성한다.
스페이서용 산화막은 200Å 내지 500Å의 두께로 형성한다.
스페이서용 산화막 형성시 실리콘 소스 가스로 상기 DCS(SiH2Cl2)가 사용되고, 산소 소스 가스로 N2O가 사용되고, 캐리어 및 퍼지 소스 가스로 N2가 사용된다.
스페이서용 산화막은 산소 리치 산화막으로 형성된다.
N2O와 DCS의 소스 가스 비율은 20:1 내지 3000:1로 한다.
스페이서용 산화막은 실리콘과 산소의 비율이 1:2.1 내지 1:2.5가 되고, 굴절률은 1.4 내지 1.45가 된다.
스페이서는 건식 식각 공정으로 형성된다.
스페이서는 BOE 또는 HF를 이용한 습식 식각 공정으로 제거된다.
스페이서 제거 공정시 습식 식각 속도는 3배 내지 200배 정도로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 자기 정렬 STI를 적용한 낸드 플래시 메모리 소자를 설명하기 위해 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 하드 마스크용 버퍼 산화막(106) 및 하드 마스크용 질화막(108)을 순차적으로 형성한다. 이때, 제1 폴리실리콘막(104)은 도핑된(doped) 폴리실리콘막으로 형성하거나, 도핑되지 않은 폴리실리콘막과 도핑된 폴리실리콘막을 이중 구조로 적층하여 형성하고, 버퍼 산화막(106)은 후속 공정인 질화막(108) 제거 공정시 인산에 의해 제1 폴리실리콘막(104) 표면에 발생하는 데미지를 방지하기 위해 형성된 막으로 생략이 가능하다. 노광 공정 및 건식 식각 공정을 통해 질화막(108), 버퍼 산화막(106), 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(110)를 형성한다.
도 3b를 참조하면, 제1 폴리실리콘막(104)이 포함된 트렌치(110) 측면에 산화 공정을 실시하여 건식 식각 공정에 의한 데미지를 제거한다. 이때, 산화 공정은 라디컬(radical) 방식을 이용한다. 여기서, 라디컬 방식은 일반적인 건식 및 습식 산화 공정을 실시할 경우 제1 폴리실리콘막(104)의 재산화가 발생하는 문제를 방지하기 위해 사용하는 방법이다. 트렌치(110)가 매립되도록 전체 구조 상부에 절연막을 형성한다. 이때, 절연막은 화학 기상 증착법(Chemical Vapor Deposition; CVD), 물리 기상 증착법(Physical Vapor Deposition; PVD) 또는 SPG(Solid Phase Grain) 방식을 이용하여 단일 막 또는 다층 막으로 된 HDP 산화막으로 형성한다. 질화막 상부가 노출되도록 화학적 기계적 연마(CMP) 공정을 실시하여 소자 분리막(112)을 형성한다. 화학적 기계적 연마(CMP) 공정을 실시하기 전에 절연막의 밀도를 높이기 위해 어닐 공정을 실시할 수도 있다.
도 3c를 참조하면, BOE 또는 HF를 이용한 습식 식각 공정으로 소자 분리막(112) 상부를 일부 식각하여 소자 분리막(112)의 EFH(Effective Field Height)를 조절한다.
그런 다음, 인산을 이용한 습식 식각 공정을 실시하여 질화막(108)을 제거한다. 이때, 질화막(108) 제거 공정시 식각 타겟(target)을 증착 두께의 150% 내지 170%로 설정하지만, 질화막(108)과 버퍼 산화막(106)의 식각 선택비로 인하여 버퍼 산화막(106)은 상부 일부만 제거된다. 제1 폴리실리콘막(104) 상부에 버퍼 산화막(106)이 형성되어 있어, 질화막(108) 제거 공정시 제1 폴리실리콘막(104) 표면이 손상되지 않는다. 습식 식각 공정으로 잔류하는 버퍼 산화막(106)을 제거한다.
도 3d를 참조하면, 전체 구조 상부에 스페이서용 산화막을 형성한다. 이때, 산화막은 700℃ 내지 850℃의 온도와, 50Torr 내지 500Torr의 압력에서 매엽식 저압 화학 기상 증착 방식(Low Pressure Chemical Vapor Deposition; LP-CVD)을 이용하여 200Å 내지 500Å의 두께로 형성하고, 샤워헤드 방식에 의해 소스 가스를 플로우한다. 여기서, 소스 가스에는 실리콘 소스 가스, 산소 소스 가스, 캐리어 및 퍼지 소스 가스가 있는데, 실리콘 소스 가스로는 DCS(SiH2Cl2)가, 산소 소스 가스로는 N2O가, 캐리어 및 퍼지 소스 가스로는 N2가 사용되고, 소스 가스인 N2O와 DCS의 비율을 20:1 내지 3000:1로 한다.
스페이서용 산화막 형성 공정시 기존 방법과 같이 퍼니스(furnace) 타입으로 저압 화학 기상 증착 방식(LP-CVD)을 이용하면, 건식 식각 공정시에는 아무런 문제가 발생하지 않으나, 후속 공정인 스페이서 제거 공정시 습식 식각 공정이 빠른 속도로 이루어지지 않는다. 따라서, 스페이서용 산화막 형성 공정시 상기와 같이 매엽식으로 저압 화학 기상 증착 방식(LP-CVD)을 이용함으로써 후속 공정인 스페이서 제거 공정시 습식 식각 속도가 빨라진다. 게다가, 실리콘 소스 가스를 기존과 같이 MS, TEOS 또는 TCS를 사용하지 않고 DCS(SiH2Cl2)를 사용함으로써 후속 공정인 스페이서 제거 공정시 습식 식각 속도가 빨라진다. 다시 말하면, 스페이서용 산화막이 DCS를 소스 가스로 하여 형성됨으로 후속 공정인 스페이서 제거 공정시 습식 식각 속도가 빨라질 뿐만 아니라, 스페이서용 산화막을 매엽식 저압 화학 기상 증착 방식(LP-CVD)를 이용하여 형성함으로써 후속 공정인 스페이서 제거 공정시 습식 식각 속도가 더욱더 빨라진다.
상기와 같은 방법으로 스페이서용 산화막 형성 공정시 소스 가스인 N2O와 DCS의 비율을 20:1 내지 3000:1로 함으로써 기존의 실리콘과 산소의 비율이 1:2 내지 1:2.1이고, 굴절률이 1.45 내지 1.46인 것에 반해, 본 발명의 스페이서용 산화막은 실리콘과 산소의 비율이 1:2.1 내지 1:2.5가 되고, 굴절률은 1.4 내지 1.45가 되어 기존보다 산소의 양이 높으며, 굴절률은 낮은 값을 갖는다. 따라서, 스페이서용 산화막은 기존에 비해 산소의 비율이 2.1 내지 2.5로 높은 양을 가지므로 산소 리치(rich) 산화막이 된다.
그런 다음, 산화막을 건식 식각하여 제1 폴리실리콘막(104) 측면에 스페이 서(114)를 형성하는 동시에 스페이서(114)를 마스크로 하여 스페이서(114) 사이의 소자 분리막(112)이 일정 두께 식각된다. 이때, 건식 식각 공정시 저압 화학 기상 증착 방식에 의해 형성된 산화막 또는 플라즈마 방식에 의해 형성된 산화막과 유사한 식각 선택비를 가져야 스페이서(114) 형성시 소자 분리막(112)의 일정 두께가 동시에 식각되고, 스페이서(114) 아랫부분의 소자 분리막(112)은 식각되지 않는다.
도 3e를 참조하면, BOE 또는 HF를 이용한 습식 식각 공정으로 스페이서(114)를 제거한다. 이때, 스페이서(114)가 DCS를 소스로 사용하여 형성된 산화막으로 형성되기 때문에 스페이서(114) 제거 공정시 습식 식각 속도는 일반적인 산화막에 비해 3배 내지 200배가 된다. 습식 식각 공정 시간은 스페이서(114)를 제거할 수 있는 최소한의 시간으로 실시한다.
도 3f를 참조하면, 전체 구조 상부에 유전체막(116) 및 컨트롤 게이트용 제2 폴리실리콘막(118)을 순차적으로 형성한다.
상기와 같이 DCS를 소스 가스로 사용하여 스페이서용 산화막을 형성한 후 건식 식각 공정을 실시하여 제1 폴리실리콘막(104) 측면에 스페이서(114)를 형성하는 동시에 스페이서(114) 사이의 소자 분리막(112)의 높이가 낮아지도록 하고, 스페이서(114)를 습식 식각 공정으로 제거함으로써 플로팅 게이트 간의 간섭 전하를 감소시킬 수 있다. 이로 인하여 50nm 이하의 낸드 플래시 메모리 소자에서 멀티-레벨-셀(MLC)을 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 매엽식 저압 화학 기상 증착 방식(LP-CVD)을 이용하여 스페이서용 산화막을 형성하고, 건식 식각 공정을 실시하여 제1 폴리실리콘막 측면에 스페이서를 형성하는 동시에 소자 분리막 중간 부위가 상대적으로 낮아지도록 한 후 습식 식각 공정으로 스페이서를 제거함으로써 플로팅 게이트 간의 간섭 전하를 감소시킬 수 있다.
둘째, 간섭 전하를 감소시킴으로써, 50nm 이하의 낸드 플래시 메모리 소자에서 멀티-레벨-셀(MLC)을 구현할 수 있다.

Claims (14)

  1. 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막, 하드 마스크막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 매립하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상부를 일부 제거하여 상기 제1 폴리실리콘막 측면의 일부를 노출시키면서 상기 소자 분리막의 EFH를 조절하는 단계;
    상기 노출된 제1 폴리실리콘막의 측면을 포함한 전체 구조 상부에 DCS를 소스 가스로 사용하여 스페이서용 산화막을 형성하는 단계;
    식각 공정으로 상기 스페이서용 산화막을 상기 제1 폴리실리콘막 측면에만 잔류시켜 스페이서를 형성하는 동시에 상기 스페이서 사이의 상기 소자 분리막을 일정 두께 식각하는 단계;
    상기 스페이서를 제거하는 단계; 및
    전체 구조 상부에 유전체막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 폴리실리콘막은 도핑된 폴리실리콘막으로 형성하거나, 도핑되지 않은 폴리실리콘막과 도핑된 폴리실리콘막을 이중 구조로 적층하여 형성하는 낸드 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 하드 마스크막은 버퍼 산화막 및 질화막으로 구성된 낸드 플래시 메모리 소자의 제조방법.
  4. 제1항에 있어서, 상기 스페이서용 산화막 형성 전에,
    상기 하드 마스크막을 제거하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 스페이서용 산화막은 매엽식 저압 화학 기상 증착 방식으로 형성되는 낸드 플래시 메모리 소자의 제조방법.
  6. 제5항에 있어서, 상기 스페이서용 산화막은 700℃ 내지 850℃의 온도와 50Torr 내지 500Torr의 압력에서 형성하는 낸드 플래시 메모리 소자의 제조방법.
  7. 제5항에 있어서, 상기 스페이서용 산화막은 200Å 내지 500Å의 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  8. 제5항에 있어서, 상기 스페이서용 산화막 형성시 실리콘 소스 가스로 상기 DCS(SiH2Cl2)가 사용되고, 산소 소스 가스로 N2O가 사용되고, 캐리어 및 퍼지 소스 가스로 N2가 사용되는 낸드 플래시 메모리 소자의 제조방법.
  9. 제1항 또는 제8항에 있어서, 상기 스페이서용 산화막은 산소 리치 산화막으로 형성되는 낸드 플래시 메모리 소자의 제조방법.
  10. 제8항에 있어서, 상기 N2O와 DCS의 소스 가스 비율은 20:1 내지 3000:1로 하는 낸드 플래시 메모리 소자의 제조방법.
  11. 제9항에 있어서, 상기 스페이서용 산화막은 실리콘과 산소의 비율이 1:2.1 내지 1:2.5가 되고, 굴절률은 1.4 내지 1.45가 되는 낸드 플래시 메모시 소자의 제조방법.
  12. 제1항에 있어서, 상기 스페이서는 건식 식각 공정으로 형성되는 낸드 플래시 메모리 소자의 제조방법.
  13. 제1항에 있어서, 상기 스페이서는 BOE 또는 HF를 이용한 습식 식각 공정으로 제거되는 낸드 플래시 메모리 소자의 제조방법.
  14. 제13항에 있어서, 상기 스페이서 제거 공정시 상기 스페이서의 습식 식각 속도는 상기 소자 분리막의 습식 식각 속도에 비해 3배 내지 200배로 하는 낸드 플래시 메모리 소자의 제조방법.
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