KR100739964B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100739964B1
KR100739964B1 KR1020050033706A KR20050033706A KR100739964B1 KR 100739964 B1 KR100739964 B1 KR 100739964B1 KR 1020050033706 A KR1020050033706 A KR 1020050033706A KR 20050033706 A KR20050033706 A KR 20050033706A KR 100739964 B1 KR100739964 B1 KR 100739964B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
gate
forming
semiconductor device
Prior art date
Application number
KR1020050033706A
Other languages
English (en)
Other versions
KR20060111224A (ko
Inventor
장민식
이동호
박은실
전광석
신승우
유춘근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050033706A priority Critical patent/KR100739964B1/ko
Priority to US11/155,261 priority patent/US20060240678A1/en
Priority to DE102005028643A priority patent/DE102005028643A1/de
Priority to TW094120979A priority patent/TWI329340B/zh
Priority to JP2005189894A priority patent/JP2006303404A/ja
Priority to CNA2005100819254A priority patent/CN1851868A/zh
Publication of KR20060111224A publication Critical patent/KR20060111224A/ko
Application granted granted Critical
Publication of KR100739964B1 publication Critical patent/KR100739964B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 금속막이 포함된 게이트 측면에 금속막의 산화를 유발시키지 않는 저압화학기상증착법(LPCVD)법으로 LPCVD 산화막을 형성함으로써, 물리적으로는 금속막의 산화를 예방하고 전기적으로는 소자 특성 열화를 방지하기 위한 기술이다.
텅스텐 이상 산화, 저압화학기상증착 산화막

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조공정 단면도
도 4는 기존의 LPCVD법에 의해 산화막을 형성한 경우와 본 발명의 LPCVD법에 의해 산화막을 형성한 경우 각각에 대한 XRD 분석 결과를 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 게이트 유전막
12 : 폴리실리콘막 13 : 텅스텐막
14 : 하드마스크막 15 : 게이트
16 : LPCVD 산화막 17 : 선택 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 물리적인 특성 및 전기적 특성을 향상시키기에 적합한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지고, 회로 선폭이 작아짐에 따라 소자의 스피드(speed) 향상을 위해서는 게이트를 저항이 낮은 물질로 형성해야할 필요가 있다.
현재, 게이트 물질로 가장 널리 사용되고 있는 것이 텅스텐(W)이다. 텅스텐(W)은 기존의 텅스텐 실리사이드(WSix)보다 게이트의 저항을 줄일 수 있다는 장점이 있으나, 여러 가지 문제점들을 갖는다.
그 중 가장 큰 문제점은 이후 열공정 및 산화 물질을 함유하는 열처리 공정 또는 증착 공정시 이상 산화되기가 쉽다는 점이다.
특히, 게이트를 형성한 후에 버퍼(buffer) 또는 사이드월(sidewall) 등의 역할 하는 절연막을 형성해야 하는데, 일반적인 저압기상증착(Low Pressure Chemical Vapor Deposition : LPCVD) 방식에 의한 산화막은 텅스텐의 이상 산화 없이 증착하는 것이 불가능하다.
이러한 텅스텐 이상 산화 문제를 방지하기 위해 현재 사용하고 있는 기술들로는 저압기상증착(LPCVD) 방식을 이용하여 LPCVD 질화막을 증착하는 방법, 원자층 증착(ALD : Atomic Layer Deposition) 방식을 이용하여 저온에서 ALD 산화막을 증착하는 방법 등이 있다.
이러한 기술들은 텅스텐의 산화를 유발시키지 않아 물리적으로는 문제없이 구현 가능하나, LPCVD 질화막의 경우에는 막질에 함유되어 있는 수소나 응력의 영향으로 소자의 전기적 특성이 열화되는 문제가 있고, ALD 산화막의 경우에는 ALD 산화막 형성시에 사용되는 촉매 및 소스 가스에 함유된 탄소와 염소에 의한 영향으로 소자의 전기적 특성이 열화되는 문제가 있다.
이에, 물리적으로는 텅스텐의 이상산화를 방지할 수 있고 전기적으로는 소자의 특성을 열화시키지 않는 대체 물질이 필요한 상황이다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 텅스텐 이상 산화를 발생시키지 않고 동시에 소자의 전기적 특성 열화를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상의 일영역상에 금속막을 포함하는 게이트를 형성한다. 게이트 형성 후, 금속막이 산화되지 않도록 실리콘 소오스 가스로 MS(SiH4) 또는 DCS(SiH2Cl2)를 사용하고 산소 소오스 가스로 N2O를 사용하여 게이트를 포함한 반도체 기판 표면상에 저압화학기상증착법으로 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 포함한다.
삭제
바람직하게, 상기 금속막은 텅스텐막인 것을 특징으로 한다.
바람직하게, 상기 게이트를 폴리실리콘막과 금속막의 적층막으로 형성하는 것을 특징으로 한다.
바람직하게, 상기 금속막은 텅스텐막인 것을 특징으로 한다.
바람직하게, 상기 폴리실리콘막과 금속막의 사이에 상기 폴리실리콘막과 금속막간 실리사이드 반응을 억제시키기 위한 실리사이드 방지막을 더 형성하는 것을 특징으로 한다.
바람직하게, 상기 실리사이드 방지막은 WNx, TiN, WSix 중 어느 하나인 것을 특징으로 한다.
바람직하게, 상기 (a) 단계 이후 (b) 단계를 실시하기 전에 상기 금속막은 산화시키지 않고 상기 반도체 기판과 상기 게이트를 구성하는 물질 중에 폴리실리콘의 표면을 산화시키는 선택 산화 공정으로 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정을 H2 분위기에서 H2와 H2O의 비율을 조정하여 실시하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정을 플라즈마 방식을 이용하여 실시하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정은 600~1000℃의 온도에서 실시하는 것을 특징으로 한다.
바람직하게, 상기 (a) 단계 이후 (b) 단계를 실시하기 전에 질소 계열 및 아 르곤 계열의 가스 분위기에서 열처리 하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 (b)단계 이후에 상기 금속막은 산화시키지 않고 상기 반도체 기판 및 상기 게이트를 구성하는 물질 중에 폴리실리콘의 표면을 산화시키어 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정을 H2 분위기에서 H2와 H2O의 비율을 조정하여 실시하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정을 플라즈마 방식을 이용하여 실시하는 것을 특징으로 한다.
바람직하게, 상기 선택 산화 공정은 600~1000℃의 온도에서 실시하는 것을 특징으로 한다.
바람직하게, 상기 (b) 단계 이후에 질소 계열 및 아르곤 계열의 가스 분위기에서 열처리 하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 (b)단계는 상기 (a)단계의 공정이 완료된 반도체 기판을 산소 가스가 제거된 저압화학기상증착 장치 내에 로딩하는 단계와, 상기 저압화학기상증착 장치의 온도를 산화막 증착을 위한 온도에서 안정화시키는 단계와, 산소 소오스 가스와 실리콘 소오스 가스를 플로우시키어 상기 저압화학기상증착 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 반도체 기판의 로딩은 상기 금속막의 산화가 발생하지 온 도 범위인 25~400℃에서 진행하는 것을 특징으로 한다.
바람직하게, 상기 산화막 증착을 위한 온도는 600~1000℃인 것을 특징으로 한다.
바람직하게, 상기 저압화학기상 장치내의 산소 가스는 질소 가스를 퍼지 및 펌핑하여 제거하는 것을 특징으로 한다.
바람직하게, 상기 질소 가스의 퍼지 및 펌핑은 N2 퍼지 박스(purge box) 또는 로드 락(load lock) 장치를 이용하여 실시하는 것을 특징으로 한다.
바람직하게, 상기 산소 소오스 가스를 먼저 플로우시킨 다음에 실리콘 소오스 가스를 플로우시키는 것을 특징으로 한다.
바람직하게, 상기 산소 소오스 가스와 실리콘 소오스 가스를 동시에 플로우시키는 것을 특징으로 한다.
바람직하게, 상기 산소 소오스 가스는 N2O이고, 실리콘 소오스 가스는 MS(SiH4), DCS(SiH2Cl2)인 것을 특징으로 한다.
바람직하게, 상기 저압화학기상증착 산화막 형성시 압력을 1mTorr~10Torr로 설정하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도로, 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성 요소(element)를 가리킨다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 게이트 유전막(11)과 폴리실리콘막(12)을 형성하고, 상기 폴리실리콘막(12)상에 금속막 예를 들어, 텅스텐막(13)을 형성한다.
상기 폴리실리콘막(12)과 텅스텐막(13)은 게이트 전극 물질로써, 상기 폴리실리콘막(12)을 형성하지 않고 텅스텐막(13)만으로 게이트 전극을 구성하여도 무방하다. 또한, 상기 폴리실리콘막(12)과 텅스텐막(13)의 반응에 의한 텅스텐 실리사이드(WSix)의 형성을 방지하기 위해서는 상기 폴리실리콘막(12)과 텅스텐막(13)의 계면에 실리사이드 방지막 예를 들어, WNx, TiN, WSix 등을 추가하는 것이 좋다.
그런 다음, 상기 텅스텐막(13)상에 하드마스크막(14)을 형성한다.
그리고, 도 1b에 도시하는 바와 같이 사진 및 식각 공정으로 상기 하드마스크막(14)을 패터닝하고, 패터닝된 하드마스크막(14)을 이용하여 상기 텅스텐막(13)과 폴리실리콘막(12)과 게이트 유전막(11)을 식각하여 게이트(15)를 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 텅스텐막(13)의 산화를 발생시키지 않는 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 방식으로 상기 게이트(15)를 포함한 반도체 기판(10)의 전표면상에 LPCVD 산화막(16)을 형성한다.
상기 LPCVD 산화막(16)의 형성은 배치 타입 LPCVD 장비 또는 매엽식 LPCVD 장비를 사용하여 실시할 수 있으며, 각 장비에 따른 LPCVD 산화막(16) 제조방법은 다음과 같다.
먼저, 배치 타입 장비를 사용하는 경우에는 배치 타입 장비의 노(furnace)내에 텅스텐의 산화가 발생하지 온도 범위인 25~400℃의 저온에서 질소 계열의 가스를 플로우(flow)시키어 노 내의 산소 가스를 제거한다. 상기 질소 계열의 가스를 플로우시키기 위하여 N2 퍼지 박스(purge box)나 로드 락(load lock) 장치를 이용한다.
그리고, 상기 노(furnace) 내에 상기 게이트(15)가 형성된 반도체 기판(10)을 로딩(loading)시킨다.
로딩이 완료되면, 노 내부의 온도를 산화막 증착을 위한 온도인 600~1000℃로 상승시키고, 1mTorr~10Torr의 저압 상태에서 산소 소스 가스인 N2O와 실리콘 소오스 가스인 MS(SiH4), DCS(SiH2Cl2)을 플로우시키어 상기 텅스텐막(13)의 이상 산화를 발생시키지 않는 LPCVD 산화막(16)을 형성한다.
상기 소오스 가스를 플로우시키는 방법으로는 산소 소오스 가스인 N2O를 먼저 플로우시킨 다음에 실리콘 소오스 가스인 MS(SiH4), DCS(SiH2Cl2)을 플로우시키 는 방법, 상기 N2O와 MS(SiH4), DCS(SiH2Cl2)를 동시에 플로우시키는 방법 모두 가능하다.
한편, 매엽식 장비를 사용하는 경우에는 로드 락 장치를 이용하여 다수의 반도체 기판(10)이 로딩(loading)되는 카세트(cassette) 로딩부 내의 산소 가스를 제거하고, 퍼지(purge)용 가스를 사용하여 상기 카세트 로딩부에서 챔버(chamber)로 이동하기 위해 지나가야 하는 트랜스퍼(transfer)부내의 산소 가스를 제거하고, 질소 계열의 가스를 플로우(flow)시키어 챔버 내에 존재하는 산소 가스를 제거한다.
매엽식 장비를 사용하는 경우에는 배치 타입 장비를 사용할 때와 달리 상기 카세트 로딩부와 트랜스퍼부와 챔버의 온도를 저온으로 유지시킬 필요 없이, 산화막 증착 온도까지 상승시켜도 무방하다.
그런 다음, 챔버 내부의 온도를 산화막 증착 온도인 600~1000℃ 범위내의 온도에서 안정화시키고, 1mTorr~500Torr의 압력 하에서 산소 소스 가스인 N2O와 실리콘 소오스 가스인 MS(SiH4), DCS(SiH2Cl2)을 플로우시키어 상기 텅스텐막(13)의 이상 산화를 발생시키지 않는 LPCVD 산화막(16)을 형성한다.
상기 소오스 가스를 플로우시키는 방법으로는 산소 소오스 가스인 N2O를 먼저 플로우시킨 다음에 실리콘 소오스 가스인 MS(SiH4), DCS(SiH2Cl2)을 플로우시키는 방법, 상기 N2O와 MS(SiH4), DCS(SiH2Cl2)를 동시에 플로우시키는 방법 모두 가능하다
게이트 스페이서(spacer)를 따로 형성하지 않고 본 발명의 LPCVD 산화막으로 텅스텐막의 실링(sealing)과 스페이서를 동시에 형성할 경우에는 상기 게이트(15) 양측면에 남도록 상기 LPCVD 산화막(16)을 에치백(etchback)하여 스페이서를 형성한다. 이런 경우, 상기 LPCVD 산화막(16)의 형성 두께를 크게 제한하지 않는다.
한편, 게이트 스페이서를 질화막으로 구성하는 경우에는 상기 LPCVD 산화막(16)은 게이트(15)와 질화막 스페이서 사이에서 버퍼(buffer) 역할을 한다. 이런 경우, 상기 LPCVD 산화막(16)을 10~50Å의 두께로 형성하는 것이 바람직하다.
이상으로 본 발명의 제 1 실시예에 따른 반도체 소자 제조를 완료한다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도로, 본 발명의 제 2 실시예에서는 상기 제 1 실시예에서보다 게이트 식각시 식각 데미지를 완화하고 안정적인 전기적 특성 확보를 위하여 게이트를 형성하는 공정 이후에 선택 산화 공정 또는 열공정을 추가하였다.
보다 구체적으로 살펴보면, 도 2a에 도시하는 바와 같이 반도체 기판(10)상에 게이트 유전막(11)과 폴리실리콘막(12)을 형성하고, 상기 폴리실리콘막(12)상에 금속막 예를 들어, 텅스텐막(13)을 형성한다.
상기 폴리실리콘막(12)과 텅스텐막(13)은 게이트 전극 물질로써, 상기 폴리실리콘막(12)을 형성하지 않고 텅스텐막(13)만으로 게이트 전극을 구성하여도 무방하다.
또한, 상기 폴리실리콘막(12)과 텅스텐막(13)의 반응에 의한 텅스텐 실리사 이드(WSix)의 형성을 방지하기 위해서는 상기 폴리실리콘막(12)과 텅스텐막(13)의 계면에 실리사이드 방지막 예를 들어, WNx, TiN, WSix 등을 추가하는 것이 좋다.
그런 다음, 상기 텅스텐막(13)상에 하드마스크막(14)을 형성한다.
그리고, 도 2b에 도시하는 바와 같이 포토 및 식각 공정으로 상기 하드마스크막(14)을 패터닝하고, 패터닝된 하드마스크막(14)을 이용하여 상기 텅스텐막(13)과 폴리실리콘막(12)과 게이트 유전막(11)을 식각하여 게이트(15)를 형성한다.
그런 다음, 게이트 식각 공정에 의한 식각 데미지(damage)를 완화하고 안정적인 전기적 특성을 확보하기 위하여 선택 산화 공정으로 상기 텅스텐막(13)은 산화되지 않고 상기 폴리실리콘막(12)과 반도체 기판(10)만이 선택적으로 산화되도록 600~1000℃의 온도의 H2 분위기에서 H2와 H2O의 비율을 조정하여 상기 폴리실리콘막(12)의 측면과 반도체 기판(10)의 표면에 선택 산화막(17)을 형성한다. 상기 선택 산화 공정시 H2와 H2O의 비율을 조정하는 방법 대신에 플라즈마 방식을 사용하여도 좋다.
한편, 상기 선택 산화 공정 대신에 질소 가스 및 아르곤 가스에 의한 열처리 공정을 실시하여도 무방하다.
그런 다음, 도 2c에 도시하는 바와 같이 상기 텅스텐막(13)의 산화를 발생시키지 않는 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 방식으로 상기 게이트(15)를 포함한 반도체 기판(10)의 전표면상에 LPCVD 산화막(16)을 형성한다.
상기 LPCVD 산화막(16) 증착 방법과 상기 LPCVD 산화막(16) 증착 이후의 공정은 전술한 제 1 실시예에 기술한 내용과 동일하다.
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 반도체 소자의 제조공정 단면도로, 본 발명의 제 3 실시예에서는 상기 제 1 실시예에서보다 게이트(15) 식각시 식각 데미지를 완화하고 안정적인 전기적 특성 확보를 위하여 LPCVD 산화막(16)을 형성한 이후에 선택 산화 공정 또는 열처리 공정을 추가하였다.
보다 구체적으로 살펴보면, 도 3a에 도시하는 바와 같이 반도체 기판(10)상에 게이트 유전막(11)과 폴리실리콘막(12)을 형성하고, 상기 폴리실리콘막(12)상에 금속막 예를 들어, 텅스텐막(13)을 형성한다.
상기 폴리실리콘막(12)과 텅스텐막(13)은 게이트용 물질로써, 상기 폴리실리콘막(12)을 형성하지 않고 텅스텐막(13)만을 형성해도 무방하다.
또한, 상기 폴리실리콘막(12)과 텅스텐막(13)의 반응에 의한 텅스텐 실리사이드(WSix)의 형성을 방지하기 위해서는 상기 폴리실리콘막(12)과 텅스텐막(13)의 계면에 실리사이드 방지막 예를 들어, WNx, TiN, WSix 등을 추가하는 것이 좋다.
그런 다음, 상기 텅스텐막(13)상에 하드마스크막(14)을 형성한다.
그리고, 도 3b에 도시하는 바와 같이 포토 및 식각 공정으로 상기 하드마스크막(14)을 패터닝하고, 패터닝된 하드마스크막(14)을 이용하여 상기 텅스텐막(13)과 폴리실리콘막(12)과 게이트 유전막(11)을 식각하여 게이트(15)를 형성한다.
그런 다음, 상기 텅스텐막(13)의 산화를 발생시키지 않는 저압화학기상증착 (Low Pressure Chemical Vapor Deposition) 방식으로 상기 게이트(15)를 포함한 반도체 기판(10)의 전표면상에 LPCVD 산화막(16)을 형성한다.
상기 텅스텐막(13)의 산화를 발생시키지 않는 저압화학기상증착 방식으로 LPCVD 산화막(16)을 형성하는 방법은 전술한 제 1 실시예에서 기술한 내용과 동일하다.
이어, 도 3c에 도시하는 바와 같이 게이트 식각 공정에 의한 식각 데미지(damage)를 완화하고 안정적인 전기적 특성을 확보하기 위하여 선택 산화 공정으로 상기 텅스텐막(13)은 산화되지 않고 상기 폴리실리콘막(12)과 반도체 기판(10)이 선택적으로 산화되도록 600~1000℃의 온도의 H2 분위기에서 H2와 H2O의 비율을 조정하여 상기 폴리실리콘막(12)의 측면과 반도체 기판(10)의 표면에 선택 산화막(17)을 형성한다. 상기 선택 산화 공정시 H2와 H2O의 비율을 조정하는 방법 대신에 플라즈마 방식을 사용하여도 좋다.
한편, 상기 선택 산화 공정 대신에 질소 가스 및 아르곤 가스에 의한 열처리 공정을 실시하여도 무방하다.
이상으로 본 발명의 제 3 실시예에 따른 반도체 소자 제조를 완료한다.
도 4는 기존의 LPCVD법에 의해 산화막을 형성한 경우와 본 발명의 LPCVD법에 의해 산화막을 형성한 경우 각각에 대한 XRD 분석 결과를 나타낸 도면이다.
도 4에 나타난 바에 따르면, 기존의 LPCVD법에 의해 산화막을 증착한 경우에는 텅스텐이 모두 산화되었으나, 본 발명에 따른 LPCVD법에 의해 산화막을 증착한 경우 텅스텐막의 산화가 전혀 발생되지 않았음을 확인할 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
게이트의 측면에 절연막 형성시 금속막의 산화를 유발시키지 않는 저압화학기상증착법을 형성하므로써 물리적으로는 금속막의 산화를 예방할 수 있고, 전기적인 소자 특성 열화를 방지할 수 있다.

Claims (26)

  1. 반도체 기판상의 일영역상에 금속막을 포함하는 게이트를 형성하는 단계; 및
    상기 게이트 형성 후, 상기 금속막이 산화되지 않도록 실리콘 소오스 가스로 MS(SiH4) 또는 DCS(SiH2Cl2)를 사용하고 산소 소오스 가스로 N2O를 사용하여 상기 게이트를 포함한 상기 반도체 기판 표면상에 저압화학기상증착법으로 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 반도체 기판상의 일영역상에 금속막을 포함하는 게이트를 형성하는 단계;
    저압화학기상증착 장치 내부의 산소를 제거하는 단계;
    상기 저압화학기상증착 장치 내에 상기 게이트가 형성된 상기 반도체 기판을 로딩하는 단계; 및
    상기 게이트를 포함한 상기 반도체 기판 표면상에 저압화학기상증착법으로 산소 소오스 가스와 실리콘 소오스 가스를 플로우 시키어 상기 금속막을 산화시키지 않으면서 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 게이트를 폴리실리콘막과 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
  6. 제 4항에 있어서,
    상기 폴리실리콘막과 금속막의 사이에 상기 폴리실리콘막과 금속막간 실리사이드 반응을 억제시키기 위한 실리사이드 방지막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 실리사이드 방지막은 WNx, TiN, WSix 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 게이트를 형성한 후 상기 산화막을 형성하기 이전에 상기 게이트를 구성하는 물질 중에 폴리실리콘의 표면을 산화시키는 선택 산화 공정으로 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 선택 산화 공정을 H2 분위기에서 H2와 H2O의 비율을 조정하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8항에 있어서,
    상기 선택 산화 공정을 플라즈마 방식을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8항에 있어서,
    상기 선택 산화 공정은 600~1000℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1항에 있어서,
    상기 게이트를 형성하고 상기 산화막을 형성하기 이전에 질소 계열 및 아르곤 계열의 가스 분위기에서 상기 반도체 기판을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1항에 있어서,
    상기 산화막을 형성한 이후에 상기 게이트를 구성하는 물질 중에 폴리실리콘의 표면을 산화시키어 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13항에 있어서,
    상기 선택 산화 공정을 H2 분위기에서 H2와 H2O의 비율을 조정하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13항에 있어서,
    상기 선택 산화 공정을 플라즈마 방식을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 13항에 있어서,
    상기 선택 산화 공정은 600~1000℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 1항에 있어서,
    상기 산화막을 형성한 이후에 질소 계열 및 아르곤 계열의 가스 분위기에서 열처리 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 1항에 있어서, 상기 산화막을 형성하는 단계는,
    상기 게이트가 형성된 상기 반도체 기판을 산소 가스가 제거된 저압화학기상증착 장치 내에 로딩하는 단계;
    상기 저압화학기상증착 장치의 온도를 산화막 증착을 위한 온도에서 안정화 시키는 단계; 및
    산소 소오스 가스와 실리콘 소오스 가스를 플로우 시키어 상기 저압화학기상증착 산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 2항 또는 제 18항에 있어서,
    상기 반도체 기판의 로딩은 상기 금속막의 산화가 발생하지 온도 범위인 25~400℃에서 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 2항 또는 제 18항에 있어서,
    상기 산화막 증착을 위한 온도는 600~1000℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 2항 또는 제 18항에 있어서,
    상기 저압화학기상 장치내의 상기 산소 가스는 질소 가스를 퍼지 및 펌핑하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 21항에 있어서,
    상기 질소 가스의 퍼지 및 펌핑은 N2 퍼지 박스(purge box) 또는 로드 락(load lock) 장치를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 2항 또는 제 18항에 있어서,
    상기 산화막 형성시, 상기 산소 소오스 가스를 먼저 플로우시킨 다음에 실리콘 소오스 가스를 플로우시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 2항 또는 제 18항에 있어서,
    상기 산화막 형성시, 상기 산소 소오스 가스와 실리콘 소오스 가스를 동시에 플로우시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 2항 또는 제 18항에 있어서,
    상기 산화막 형성시, 상기 저압화학기상증착 산화막 형성시 압력을 1mTorr~10Torr로 설정하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 삭제
KR1020050033706A 2005-04-22 2005-04-22 반도체 소자의 제조방법 KR100739964B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050033706A KR100739964B1 (ko) 2005-04-22 2005-04-22 반도체 소자의 제조방법
US11/155,261 US20060240678A1 (en) 2005-04-22 2005-06-17 Method of forming a LP-CVD oxide film without oxidizing an underlying metal film
DE102005028643A DE102005028643A1 (de) 2005-04-22 2005-06-20 Verfahren zur Bildung einer LP-CVD-Oxidschicht ohne Oxidieren einer darunter liegenden Metallschicht
TW094120979A TWI329340B (en) 2005-04-22 2005-06-23 Method for manufacturing semiconductor device
JP2005189894A JP2006303404A (ja) 2005-04-22 2005-06-29 半導体素子の製造方法
CNA2005100819254A CN1851868A (zh) 2005-04-22 2005-07-08 制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050033706A KR100739964B1 (ko) 2005-04-22 2005-04-22 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060111224A KR20060111224A (ko) 2006-10-26
KR100739964B1 true KR100739964B1 (ko) 2007-07-16

Family

ID=37068040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050033706A KR100739964B1 (ko) 2005-04-22 2005-04-22 반도체 소자의 제조방법

Country Status (6)

Country Link
US (1) US20060240678A1 (ko)
JP (1) JP2006303404A (ko)
KR (1) KR100739964B1 (ko)
CN (1) CN1851868A (ko)
DE (1) DE102005028643A1 (ko)
TW (1) TWI329340B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100833437B1 (ko) * 2006-09-06 2008-05-29 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
US20080166893A1 (en) * 2007-01-08 2008-07-10 Jeong Soo Byun Low temperature oxide formation
KR20130106159A (ko) * 2012-03-19 2013-09-27 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009214A (ko) * 2000-07-25 2002-02-01 윤종용 반도체 소자의 게이트 스택 형성 방법
KR20040008943A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR20040028244A (ko) * 2002-09-30 2004-04-03 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20040055460A (ko) * 2002-12-21 2004-06-26 주식회사 하이닉스반도체 반도체소자의 엘디디 형성방법
KR20050002065A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 텅스텐 오염을 방지한 반도체 소자의 제조방법
KR20050012611A (ko) * 2003-07-26 2005-02-02 주식회사 하이닉스반도체 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985374A (en) * 1989-06-30 1991-01-15 Kabushiki Kaisha Toshiba Making a semiconductor device with ammonia treatment of photoresist
US5132774A (en) * 1990-02-05 1992-07-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including interlayer insulating film
JPH0448654A (ja) * 1990-06-14 1992-02-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06232155A (ja) * 1993-02-05 1994-08-19 Kawasaki Steel Corp 半導体装置の製造方法
JP3350246B2 (ja) * 1994-09-30 2002-11-25 株式会社東芝 半導体装置の製造方法
JP3093600B2 (ja) * 1995-02-15 2000-10-03 日本電気株式会社 半導体装置の製造方法
JP3631279B2 (ja) * 1995-03-14 2005-03-23 富士通株式会社 半導体装置の製造方法
US6313035B1 (en) * 1996-05-31 2001-11-06 Micron Technology, Inc. Chemical vapor deposition using organometallic precursors
JPH10223900A (ja) * 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JPH10256183A (ja) * 1997-03-07 1998-09-25 Sony Corp 半導体装置の製造方法
US5861335A (en) * 1997-03-21 1999-01-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability
US6309928B1 (en) * 1998-12-10 2001-10-30 Taiwan Semiconductor Manufacturing Company Split-gate flash cell
KR100327432B1 (ko) * 1999-02-22 2002-03-13 박종섭 반도체 소자의 금속 배선 형성 방법
JP2000332245A (ja) * 1999-05-25 2000-11-30 Sony Corp 半導体装置の製造方法及びｐ形半導体素子の製造方法
KR100357225B1 (ko) * 2000-02-29 2002-10-19 주식회사 하이닉스반도체 반도체 소자의 배선 제조방법
KR100425478B1 (ko) * 2002-04-04 2004-03-30 삼성전자주식회사 금속 도전층을 포함한 반도체소자의 제조방법
KR100444492B1 (ko) * 2002-05-16 2004-08-16 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100459725B1 (ko) * 2002-09-19 2004-12-03 삼성전자주식회사 금속 게이트 패턴을 갖는 반도체소자의 제조방법
US20050064109A1 (en) * 2003-09-19 2005-03-24 Taiwan Semiconductor Manufacturing Co. Method of forming an ultrathin nitride/oxide stack as a gate dielectric

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020009214A (ko) * 2000-07-25 2002-02-01 윤종용 반도체 소자의 게이트 스택 형성 방법
KR20040008943A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR20040028244A (ko) * 2002-09-30 2004-04-03 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20040055460A (ko) * 2002-12-21 2004-06-26 주식회사 하이닉스반도체 반도체소자의 엘디디 형성방법
KR20050002065A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 텅스텐 오염을 방지한 반도체 소자의 제조방법
KR20050012611A (ko) * 2003-07-26 2005-02-02 주식회사 하이닉스반도체 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법

Also Published As

Publication number Publication date
TW200638474A (en) 2006-11-01
DE102005028643A1 (de) 2006-10-26
KR20060111224A (ko) 2006-10-26
JP2006303404A (ja) 2006-11-02
US20060240678A1 (en) 2006-10-26
CN1851868A (zh) 2006-10-25
TWI329340B (en) 2010-08-21

Similar Documents

Publication Publication Date Title
JP5492842B2 (ja) 半導体素子
KR100441681B1 (ko) 금속 게이트 형성 방법
JP2012507865A (ja) 複数のトランジスタゲートの形成方法、および少なくとも二つの異なる仕事関数を有する複数のトランジスタゲートの形成方法
US6284634B1 (en) Method for forming metal line in semiconductor device
KR100739964B1 (ko) 반도체 소자의 제조방법
KR100616498B1 (ko) 폴리/텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법
US8211796B2 (en) Semiconductor device manufacturing method
KR100356789B1 (ko) 반도체 소자의 제조방법
KR100495921B1 (ko) 스트레스 제거를 위한 반도체 소자의 제조 방법
KR100673166B1 (ko) 반도체 소자의 게이트 형성 방법
KR100902106B1 (ko) 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법
KR20090000880A (ko) 반도체소자의 게이트 형성방법
KR100525119B1 (ko) 게이트전극 형성방법
US6531394B1 (en) Method for forming gate electrode of semiconductor device
KR0171936B1 (ko) 반도체 소자의 트랜지스터 제조방법
JP2009049207A (ja) 半導体装置の製造方法
KR100647357B1 (ko) 반도체 소자의 제조 방법
KR100419023B1 (ko) 반도체 소자의 제조 방법
KR20030053658A (ko) 반도체소자의 제조방법
KR100312658B1 (ko) 반도체 소자의 제조방법
KR20080030743A (ko) 반도체 장치의 제조 방법
JP2006093182A (ja) 半導体装置とその製造方法
KR20010109856A (ko) 반도체 소자 및 그의 제조 방법
KR20060118260A (ko) 반도체 소자의 제조방법
KR19980083749A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee