KR100525119B1 - 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐/다결정실리콘의 2중 적층된 구조를 갖는 게이트전극 패터닝 시, 게이트전극 저항을 증가시키지 않고도 선택적 재산화 공정을 용이하게 진행시킬 수 있는 게이트전극 형성방법에 관한 것이다.
본 발명의 게이트전극 형성방법은 반도체기판 상에 게이트산화막을 형성하는 공정과, 게이트산화막 상에 텅스텐층 및 다결정실리콘층을 순차적으로 적층하는 공정과, 텅스텐층과 다결정실리콘층을 패턴 식각하여 2중 구조를 갖는 게이트전극을 형성하는 공정과, 게이트산화막 및 잔류된 다결정실리콘층을 산화시키는 공정과, 수소분위기에서 잔류된 상기 텅스텐층을 열처리시키는 공정을 구비한 것이 특징이다.
따라서, 상기 특징을 갖는 본 발명에서는 텅스텐/다결정실리콘의 이중 구조를 갖는 게이트전극을 형성할 시, 손상된 게이트산화막을 회복시키기 위한 재산화 공정을 진행시키는 동안 형성된 텅스텐산화막을 제거하는 공정이 수반된다.
즉, 본 발명에서는 텅스텐산화막을 텅스텐으로 환원시키는 공정이 수반됨에 따라, 게이트전극 저항의 증가를 방지할 수 있다.
Description
본 발명은 게이트전극 형성방법에 관한 것으로, 특히, 텅스텐/다결정실리콘의 2중 적층된 구조를 갖는 게이트전극 패터닝 시, 게이트전극 저항을 증가시키지 않고도 선택적 재산화 공정을 용이하게 진행시킬 수 있는 게이트전극 형성방법에 관한 것이다.
게이트전극으로 텅스텐/다결정실리콘의 2중 적층 구조를 갖는 반도체 소자 제조에서는 텅스텐층/다결정실리콘층을 패턴 식각할 시에 게이트산화막이 손상되므로, 게이트전극 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 텅스텐막은 산화시키지 않고 실리콘만 산화시키는 과정이 선택적 재산화 과정이 수반된다.
도 1a 내지 도 1b는 종래기술에 따른 게이트전극 형성과정을 보인 공정단면도이다.
도 2는 재산화 공정 시, 텅스텐은 산화되지 않으면서 실리콘막만 산화되는 이론치 온도범위를 도시한 그래프이다.
도 1a와 같이, 반도체기판(100) 상에 도면에 도시되지는 않았지만, 웰(well) 및 필드산화막(field oxide) 등을 형성한다.
이 후, 반도체기판(100) 상에 산화실리콘 등을 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함)하여 게이트산화막(102)을 형성한다.
그리고 게이트산화막(102) 상에 다결정실리콘층 및 텅스텐층을 순차적으로 형성한다.
이 후, 다결정실리콘층 및 텅스텐층을 패턴 식각하여 게이트전극(110)을 형성한다.
이 게이트전극(110)은 도면에서와 같이, 텅스텐/다결정실리콘 패턴(106)/(104)의 이중 구조를 갖는다.
상기의 다결정실리콘층/텅스텐층 패턴 식각 시에는 게이트산화막(102)이 손상된다.
따라서, 게이트전극(110) 형성 후에는 도 1b와 같이, 선택적 재산화 공정을 거쳐 게이트전극 저항을 그대로 유지하면서 손상된 게이트산화막을 회복시킨다.
즉, 선택적 재산화 공정은 반도체기판(100) 상의 노출된 실리콘막인 게이트산화막(102) 표면 및 폴리실리콘패턴(104) 측면만을 산화시키고, 텅스텐패턴(106)은 산화되지 않도록 해야 한다.
재산화 과정에서, 게이트산화막(102) 표면에는 제 1산화막(108)이 형성되고, 또한, 폴리실리콘패턴(104)에는 노출된 측면으로 산화됨에 따라 제 2산화막(120)이 형성된다.
도면에서와 같이, 폴리실리콘패턴(104)은 노출된 측면으로 산화되어 텅스텐패턴(106)보다도 패턴크기가 작아지게 된다.
즉, 재산화 과정에서, 실리콘막은 산화되어 SiO2막인 제 1, 제 2산화막(108)(120)이 되며, 텅스텐패턴(106)도 WO3 막인 텅스텐산화막이 형성되나, 도 2와 같이, 빗금친 영역 내에서는 텅스텐산화막이 환원되고, 실리콘 성분은 산화된다.
Si ⇒ SiO2 (산화)
WO3 ⇒W (환원)
그러나, 이론적으로는 빗금친 영역 내에서는 텅스텐은 산화되지 않고 실리콘막만이 산화되어야 하지만, 실제로는 텅스텐 표면에도 소정두께의 텅스텐산화막(WO3)이 형성된다.
따라서, 종래의 기술에서는 텅스텐 표면에 텅스텐산화막이 형성됨에 따라, 게이트전극의 저항이 증가하는 문제점이 발생되었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 폴리실리콘/텅스텐의 이중 구조를 갖는 게이트전극에서, 텅스텐 표면에 산화막이 발생되는 것을 방지할 수 있는 게이트전극 형성방법에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 게이트전극 형성방법은 반도체기판 상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막 상에 텅스텐층 및 다결정실리콘층을 순차적으로 적층하는 공정과, 상기 텅스텐층과 상기 다결정실리콘층을 패턴 식각하여 다결정실리콘패턴과 텅스템패턴의 2중 구조를 갖는 게이트전극을 형성하는 공정과, 상기 게이트산화막과 상기 다결정실리콘패턴 및 상기 텅스턴패턴의 표면을 산화시키는 공정과, 상기 텅스텐패턴의 표면에 형성된 산화막을 수소 분위기에서 열처리하여 텅스텐으로 환원하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 3a 내지 도 3c는 본 발명에 따른 게이트전극 형성과정을 보인 공정단면도이고, 도 4는 본 발명에 따른 텅스텐산화막이 텅스텐으로 환원되는 온도범위를 도시한 그래프이다.
도 3a와 같이, 반도체기판(200) 상에 통상적인 반도체 제조 공정에서와 같이, 웰 및 필드산화막 등이 형성된다.(미도시)
상기 구조를 갖는 반도체기판(200)에 산화실리콘 등을 CVD하여 게이트산화막(202)을 형성한다.
그리고 게이트산화막(202) 상에 게이트전극 형성을 위한 재료인 다결정실리콘층(미도시) 및 텅스텐층(미도시)을 순차적으로 적층한다.
이 후, 텅스텐층 상에 게이트전극 형성영역이 정의된 감광막패턴(미도시)을 형성한 후, 이 감광막패턴을 마스크로 하여 텅스텐층 및 다결정실리콘층을 식각함으로써 2중 구조를 갖는 게이트전극(210)을 형성한다. 게이트전극(210)은 도면에서와 같이, 텅스텐/다결정실리콘패턴(206)(204)으로 이루어진다. 그리고 감광막패턴은 제거된다.
이 후에는, 식각 과정에서 게이트산화막(202)은 쉽게 손상되므로, 손상된 게이트산화막을 회복시키기 위한 재산화 공정이 필요하다.
도 3b와 같이, 재산화 공정에서는 산소(O2) 또는 H2O 분위기에서 게이트산화막(202) 표면 및 다결정실리콘패턴(204) 측면을 노출시킨다.
이 결과, 게이트산화막(202) 표면에는 제 1산화막(208)이 형성되고, 다결정실리콘 패턴(204) 측면에는 제 2산화막(220)이 형성된다.
또한, 텅스텐패턴(206)에도 소정두께의 텅스텐산화막(222)이 형성되나, 이 텅스텐산화막(222)은 게이트전극 저항을 증가시키므로, 본 발명에서는 텅스텐산화막(222)을 제거하는 공정이 별도로 수반된다.
도 3c와 같이, 수소(H2) 분위기에서 열처리하여 텅스텐산화막(222)을 텅스텐으로 환원하는 것에 의해 제거한다.
도 4는 수소(H2) 분위기에서 텅스텐산화막(WO3)이 텅스텐으로 환원되는 범위를 나타내준다.
즉, 도 4에서 알 수 있듯이, 1500℃ 까지 제 1, 제 2산화막(208)(220)은 안정하지만, 텅스텐산화막(222)은 800℃ 이상에서는 텅스텐으로 환원된다. 그러므로, 수소(H2) 분위기에서 800 ∼ 1500℃의 온도로 열처리하여 텅스텐산화막(222)을 텅스텐으로 환원하는 것에 의해 제거한다.
상술한 바와 같이, 본 발명에서는 텅스텐/다결정실리콘의 이중 구조를 갖는 게이트전극을 형성할 시, 손상된 게이트산화막을 회복시키기 위한 재산화 공정을 진행시키는 동안 형성된 텅스텐산화막을 제거하는 공정이 수반된다.
즉, 본 발명에서는 텅스텐산화막을 텅스텐으로 환원시키는 공정이 수반됨에 따라, 게이트전극 저항의 증가를 방지할 수 있다.
도 1a 내지 도 1b는 종래기술에 따른 게이트전극 형성과정을 보인 공정단면도이고,
도 2는 재산화 공정 시, 텅스텐은 산화되지 않으면서 실리콘막만 산화되는 이론치 온도범위를 도시한 그래프이다.
도 3a 내지 도 3c는 본 발명에 따른 게이트전극 형성과정을 보인 공정단면도이고,
도 4는 본 발명에 따른 텅스텐산화막이 텅스텐으로 환원되는 온도범위를 도시한 그래프이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 게이트산화막
104, 204. 다결정실리콘패턴 106, 206. 텅스텐패턴
110, 210. 게이트전극 222. 텅스텐산화막
108, 120, 208, 220. 산화막 230. 열처리
Claims (2)
- 반도체기판 상에 게이트산화막을 형성하는 공정과,상기 게이트산화막 상에 텅스텐층 및 다결정실리콘층을 순차적으로 적층하는 공정과,상기 텅스텐층과 상기 다결정실리콘층을 패턴 식각하여 다결정실리콘패턴과 텅스템패턴의 2중 구조를 갖는 게이트전극을 형성하는 공정과,상기 게이트산화막과 상기 다결정실리콘패턴 및 상기 텅스턴패턴의 표면을 산화시키는 공정과,상기 텅스텐패턴의 표면에 형성된 산화막을 수소 분위기에서 열처리하여 텅스텐으로 환원하는 공정을 구비한 게이트전극 형성방법.
- 청구항 1에 있어서,상기 열처리를 800 ∼ 1500℃의 온도로 진행하는 게이트전극 형성방법.
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