KR100356807B1 - 반도체소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 반도체 기판상에 제1절연층을 형성하는 단계; 상기 제1절연층상에 도프트 폴리실리콘층과 장벽층 및 텅스텐층을 순차적으로 형성하는 단계; 상기 텅스텐층상에 제2절연층을 형성하는 단계; 상기 제2절연층상에 게이트마스크용 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 제2절연층, 텅스텐층, 장벽층 및 도프트 폴리실리콘층을 선택적으로 패터닝하는 단계; 상기 감광막패턴을 제거하고, 전체 구조 상면에 제3절연층을 형성하는 단계; 상기 도프트폴리실리콘층을 선택적 산화시키는 단계; 상기 제3절연층을 제거하는 단계;를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 폴리메탈 게이트구조를 갖는 반도체소자의 게이트 형성방법에 관한 것이다.
일반적으로, 0.15㎛ 이하의 게이트길이를 가지는 소자의 게이트전극으로 기존의 WSix/poly-Si 대신 저저항의 W/poly-Si 이 적용되고 있다.
이 경우, 게이트식각후 습식수소(wet-hydrogen) 분위기에서 열처리하여 텅스텐(W)의 산화없이 선택적으로 폴리실리콘(poly-Si) 측면만을 산화시키는 선택적산화(selective oxidation)의 적용이 필수적이다.
종래의 텅스텐실리사이드/폴리실리콘게이트(WSix/poly-Si gate)의 경우 식각후 나타나는 게이트산화막의 데미지를 복구하기 위해 산화분위기에서 재산화 공정을 진행해 왔다. 종래의 재산화 공정시 텅스텐실리사이드(WSix) 표면에 조밀(dense)한 실리콘산화막(SiO2)이 형성되므로 게이트라인의 산화에 의한 저항 증가는 나타나지 않았다.
이러한, 관점에서 종래기술에 따른 반도체소자의 게이트 형성방법을 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
도 2 는 종래기술에 따른 선택적 산화공정마진을 설명하기 위한 그래프이다.
도 3은 종래기술에 따른 텅스텐(W)과 수분(H2O)의 반응에 의한 WH2O4 의 형성을 나타낸 그래프이다.
도 1은 종래 기술에 따른 반도체소자의 게이트형성방법은, 도 1에 도시된 바와같이, 반도체기판(21)상에 제1절연막(23)을 형성하고, 상기 제1절연막(23)상에 도프트 폴리실리콘층(25)을 증착한다.
그다음, 상기 도프트 폴리실리콘층(25)상에 금속장벽층(27)을 증착하고, 상기 금속장벽층(27)상에 텅스텐층(29)을 형성한 후 상기 텡스텐층(29)상에 제2절연막(31)을 증착한다.
이어서, 상기 제2절연막(31)상에 게이트마스크용 감광막패턴(미도시)을 형성하고, 이를 마스크로 상기 제2절연막(31), 텅스텐층(29), 금속장벽층(27) 및 도프트된 폴리실리콘층(25)을 포토리소그래피공정에 의한 노광 및 현상공정을 통해 선택적으로 패터닝한다.
그다음, 패터닝된 상기 전체 구조를 열처리를 실시하여 상기 도프트 폴리실리콘층(25)의 측벽에 선택적 산화막(33)을 형성한다. 이때, 상기 상기 선택적산화막(33)이 형성됨과 동시에 제1절연막(23)상에 텅스텐산화막(35)이 형성되어 반도체기판(21)이 텅스텐으로 오염된다.
상기한 바와같이, 종래기술에 따른 선택적 산화는 H2O/H2분위기에서 W과 Si의 산화에 대한 깁스 프리에너지(Gibb's free energy)차를 이용하여 Si만을 선택적으로 산화시키는 공정으로 H2O/H2비 및 온도에 따라 도 2에서와 같이 선택비가 변화함을 알수 있다.
그러나, 선택적 산화가 가능한 영역내에서도, 도 3에서와 같이 W과 H2O가 반응하여 고온에서 휘발하는 WH2O4 가 형성되므로 웨이퍼의 표면이텅스텐산화막(WOx)으로 오염되어 소자특성 저하를 초래할 수도 있다.
즉, 선택적 산화(selective oxidation) 공정중에 형성되는 휘발성의 WH2O4에 의해 웨이퍼(wafer) 표면이 오염되는 문제가 나타나며, 이로 인해 소자 특성이 열화될 수 있다.
이에 본 발명은, 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 공정 재현성과 소자 특성의 저하를 방지하고자한 반도체소자의 게이트 형성방법을 제공함에 있다.
도 1은 종래기술에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
도 2 는 종래기술에 따른 선택적 산화공정마진을 설명하기 위한 그래프이다.
도 3은 종래기술에 따른 텅스텐(W)과 수분(H2O)의 반응에 의한 WH2O4 의 형성을 나타낸 그래프이다.
도 4은 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
[도면부호의 설명]
1 : 반도체기판 3 : 제1절연층
5 : 도프트 폴리실리콘층 7 : 장벽층
9 : 텅스텐층 11 : 제2절연층
13 : 제3절연층 15 : 선택적산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 형성 방법은, 반도체 기판상에 제1절연층을 형성하는 단계; 상기 제1절연층상에 도프트 폴리실리콘층과 장벽층 및 텅스텐층을 순차적으로 형성하는 단계; 상기 텅스텐층상에 제2절연층을 형성하는 단계; 상기 제2절연층상에 게이트마스크용 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 제2절연층, 텅스텐층, 장벽층 및 도프트 폴리실리콘층을 선택적으로 패터닝하는 단계; 상기 감광막패턴을 제거하고, 전체 구조 상면에 제3절연층을 형성하는 단계; 상기 도프트폴리실리콘층을 선택적 산화시키는 단계; 상기 제3절연층을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로한다.
이하, 본 발명에 따른 반도체소자의 게이트 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 게이트형성방법은, 도 4에 도시된 바와같이, 반도체기판(1)상에 제1절연막(3)을 형성하고, 상기 제1절연막(3)상에 도프트 폴리실리콘층(5)을 증착한다.
그다음, 상기 도프트 폴리실리콘층(5)상에 금속장벽층(7)을 증착하고, 상기 금속장벽층(7)상에 텅스텐층(9)을 형성한 후 상기 텡스텐층(9)상에 제2절연막(11)을 증착한다. 이때, 상기 금속장벽층(7)은 W, Mo, Ta 의 질화물이며, 그 두께는 500 ∼ 2000 Å로 형성한다.
이어서, 상기 제2절연막(11)상에 게이트마스크용 감광막패턴(미도시)을 형성하고, 이를 마스크로 상기 제2절연막(11), 텅스텐층(9), 금속장벽층(7) 및 도프트된 폴리실리콘층(5)을 포토리소그래피공정에 의한 노광 및 현상공정을 통해 선택적으로 패터닝한다.
그다음, 패터닝된 상기 전체 구조의 상면에 제3절연막(13)을 형성하고, 전체구조를 H2O/H2 분위기하에서 열처리를 실시하여 선택적 산화를 시킨다. 이때, 상기 제3절연막(13)은 열적산화막(SiO2)에 비해 습식식각률이 큰 저온산화막 또는 질화막을 사용하며, 그 두께는 30∼200 Å로 형성한다. 또한, 상기 선택적 산화를 하기 위한 열처리 조건은 0.01 ≤ H2O/H2 ≤ 0.5, 700 ~ 1100℃, 30초 ~ 2시간 진행한다.
따라서, 상기 제3절연막(13)을 형성한후 이를 선택적으로 산화하는 방법을 적용하므로써 반도체기판(1)상의 텅스텐 오염이 0.1 ng이하로 감소한다.
이어서, 상기 제3절연막(13)을 제거(strip)하고, 상기 전체구조의 상면에 제4절연막(미도시)을 증착하고, 이방성식각공정을 통해 상기 제4절연막(미도시)을 선택적으로 제거하여 측벽스페이서(미도시)를 형성한다. 이때, 상기 제3절연막(13)은 희석된 HF, BOE, 인산을 사용하여 제거한다.
그다음, 후속공정인 이온주입공정등을 실시하여 반도체소자를 완성한다.
상기에서 설명한 바와같이, 본 발명에 따른 텅스텐/폴리실리콘 게이트(W/poly-Si gate)는 종래의 텅스텐실리사이드/폴리실리콘게이트(WSix/poly-Si gate)에 비해 비저항이 1/10 이하이고, 열안정성이 우수하여 256M DRAM 이상에 적용이 가능하다.
또한, 본 발명에 따른 텅스텐/폴리실리콘 게이트(W/poly-Si gate)는 산소분위기에서 급격한 텅스텐산화로 인한 부피 팽창으로 게이트라인(gate line)의 필링(peeling)이 일어나면 게이트 저항이 급격히 증가하게 되므로, 본 발명에서는 텅스텐의 산화를 막으면서 실리콘만을 선택적으로 산화시키기 위해 선택적 산화공정을 적용한 것이다.
따라서, W과 H2O의 반응이 선택적 산화공정중에 최대한 억제되어야 한다. 본 발명에서는 이를 위해 텅스텐/폴리실리콘게이트(W/poly-Si gate)의 식각후에 전체 구조의 상면에 30~200Å정도의 절연막을 증착한 후 H2O/H2 분위기에서 열처리하여 폴리실리콘(poly-Si) 측벽과 반도체기판을 최소화할 수 있으므로 공정중에 발생하는 텅스텐산화막(WOx) 오염을 감소시킬 수 있다.
또한, 선택적 산화(selective oxidation) 후에 절연막을 습식제거(wet strip)하여 절연막의 표면에 잔존하는 텅스텐(WOx)를 제거할 수 있으므로 텅스텐산화막(WOx) 오염에 기인하는 소자특성 열화를 억제할 수 있다.
Claims (7)
- 반도체 기판상에 제1절연층을 형성하는 단계;상기 제1절연층상에 도프트 폴리실리콘층과 장벽층 및 텅스텐층을 순차적으로 형성하는 단계;상기 텅스텐층상에 제2절연층을 형성하는 단계;상기 제2절연층상에 게이트마스크용 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 제2절연층, 텅스텐층, 장벽층 및 도프트 폴리실리콘층을 선택적으로 패터닝하는 단계;상기 감광막패턴을 제거하고, 전체 구조 상면에 제3절연층을 형성하는 단계;상기 도프트폴리실리콘층을 선택적 산화시키는 단계;상기 제3절연층을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로하는 반도체 소자의 게이트 형성방법.
- 제1항에 있어서, 장벽층은 W, Mo, Ta 의 질화물을 사용하고, 그 두께는 500 ~ 2000Å 인 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서 제3절연층으로는 열적산화막에 비해 습식제거율이 큰 저온 산화막 또는 질화막을 사용하며, 그 두께는 30 ~ 200Å인 것을 특징으로 하는 반도 체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 제3절연층의 제거는 희석된 HF, BOE, 인산을 사용 하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 선택적 산화를 통해 반도체기판상의 텅스텐(W)오염이 0.1ng 이하로 감소하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 선택적 산화는 상기 제3절연층 형성후 열처리를 통해 이루어지는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 선택적 산화를 위한 열처리 조건은 0.01 ≤ H2O/H2 ≤ 0.5, 700 ~ 1100℃, 30초 ~ 2시간 진행하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
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