KR100543654B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
게이트 전극의 접촉 저항을 감소시키기 위해 형성하는 텅스텐 실리사이드의 반응 가스인 WF6의 게이트 산화막으로의 침투에 의한 게이트 산화막의 열화와 접촉 저항의 증가를 방지하기 위해 대신 사용되는 티타늄실리사이드의 패터닝하기 어려운 문제점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
게이트 전극에 적용되는 텅스텐실리사이드를 티타늄실리사이드로 대체함에 있어 티타늄실리사이드를 식각하는 대신에 PSG막을 사용하여 패터닝한 후 티타늄과 폴리실리콘의 반응을 이용하여 2차에 걸친 열처리 공정으로 티타늄실리사이드를 게이트 전극상에 용이하게 형성한다.
Description
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 티타늄실리사이드(TiSi2)를 식각하는 대신에 PSG막을 사용하여 패터닝한 후 티타늄(Ti)과 폴리실리콘의 반응을 이용하여 2차에 걸친 열처리 공정으로 티타늄실리사이드를 게이트 전극상에 용이하게 형성하는 반도체 소자의 게이트 형성 방법에 관한 것이다.
일반적인 반도체 소자의 게이트 형성 방법을 설명하면 다음과 같다.
반도체 기판 상부에 게이트 산화막을 산화 공정으로 성장시킨 후 전극으로 사용되는 도프트 폴리실리콘막을 형성한다. 이후 전극의 접촉 저항을 감소시키기 위하여 실리사이드막을 증착하는데, 주로 텅스텐실리사이드(WSix)막을 증착한다. 그리고, 실리사이드막, 폴리실리콘막 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성한다.
그런데, 전극의 접촉 저항을 감소시키기 위해 도프트 폴리실리콘막 상부에 형성하는 텅스텐실리사이드막의 반응 기체인 WF6로부터 불소(F)가 열처리 공정시 게이트 산화막으로 침투하여 게이트 산화막을 열화시키거나 텅스텐 산화막이 형성되어 오히려 접촉 저항을 증가시키는 문제를 야기시키고 있다.
이러한 문제를 해결하기 위해 티타늄실리사이드(TiSi2)막을 사용하는 것이 검토되고 있으나, 티타늄실리사이드막을 상기와 같은 텅스텐실리사이드막을 형성하는 방법과 같은 방법으로 형성할 경우 티타늄실리사이드를 식각해야 하는 어려움이 있다.
따라서, 본 발명은 게이트 구조를 형성한 후 접촉 저항을 감소시키기 위한 실리사이드막으로 티타늄실리사이드막을 형성하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 산화막, 도프트 폴리실리콘막 및 PSG막을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 게이트 전극 사이에 폴리실리콘 패드를 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 상기 절연막 및 상기 게이트 전극 상부에 형성된 상기 PSG막을 제거하는 단계와, 전체 구조 상부에 티타늄막을 형성하고, 1차 열처리 공정을 실시하여 1차 티타늄실리사이드막을 형성한 후 반응하지 않고 잔류하는 티타늄막을 제거하는 단계와, 2차 열처리 공정을 실시하여 상기 1차 티타늄실리사이드막을 상전이시켜 2차 티타늄실리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(f)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(1) 상부에 게이트 산화막(2), 도프트 폴리실리콘막(3), PSG막(4)을 순차적으로 형성한 후 그 상부에 게이트를 형성하기 위한 제 1 감광막 패턴(5)을 형성한다. 제 1 감광막 패턴(5)을 마스크로 PSG막(4), 도프트 폴리실리콘막(3) 및 게이트 산화막(2)을 순차적으로 제거하여 게이트 구조를 형성한다. 여기서, PSG막(4)은 1000∼2000Å의 두께로 형성한다.
도 1(b)를 참조하면, 제 1 감광막 패턴(5)을 제거한 후 게이트 전극 측벽에 스페이서(6)를 형성한다. 게이트 전극 사이가 매립되도록 전체 구조 상부에 폴리실리콘막을 증착한 후 CMP 공정을 실시하여 게이트 전극 사이에 폴리실리콘 패드(7)를 형성한다. 여기서, 스페이서(6)는 PSG(4)와 식각률이 차이나는 USG 또는 실리콘 질화막을 사용하여 형성한다.
도 1(c)는 전체 구조 상부에 절연막(8)을 형성한 후 그 상부에 제 2 감광막 패턴(9)을 형성한 상태의 단면도이다. 제 2 감광막 패턴(9)은 게이트 전극이 노출되도록, 즉 제 1 감광막 패턴(5)과 반대의 형상으로 형성한다. 여기서, 절연막(8)은 PSG(4) 제거시 식각률이 차이나는 USG막과 BPSG막을 사용한다.
BPSG막의 붕소(B)와 인(P)이 폴리실리콘 패드(7)로 확산되는 것을 방지하면서 수분에 의한 열화를 방지하기 위해 USG막을 CVD법에 의해 BPSG막을 도포하기 전후에 도포하며, 2000∼4000Å의 두께로 600℃ 이하의 온도에서 형성한다.
도 1(d)를 참조하면, 제 2 감광막 패턴(9)을 마스크로 식각 공정을 실시하여 제 1 절연막(8)을 제거한 후 습식 식각 용액에 디핑하여 게이트 구조의 상부에 형성된 PSG막(4)을 제거한다. 제 2 감광막 패턴(9)을 제거한 후 전체 구조 상부에 티타늄(Ti)막(10)을 형성한다. 티타늄막(10)은 300∼700℃의 온도와 6∼20kW의 전력으로 증착한다.
도 1(e)를 참조하면, 1차 열처리 공정을 실시하여 C49 TiSi2상을 형성한 후 반응하지 않고 잔류하는 Ti를 습식 식각 방법으로 제거한다. 2차 열처리 공정을 실시하여 C49 TiSi2을 상전이시켜 C54 TiSi2를 형성하여 TiSi2(11)를 형성한다. 2차 열처리 공정을 실시함으로써, C49 TiSi2막이 안정적 상태인 C54 TiSi2막으로 되어 실사이드막의 막질이 향상된다.
1차 RTP 공정은 퍼니스 어닐링이나 RTP 공정으로 400～900℃의 온도에서 실시하며, 2차 열처리 공정은 퍼니스 어닐링이나 RTP 공정으로 질소 분위기에서 500～900℃의 온도에서 실시한다.
도 1(f)는 전체 구조 상부에 층간 절연막(12)를 형성한 후 평탄화시킨 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 기존의 게이트 전극에 적용되는 텅스텐실리사이드를 티타늄실리사이드로 대체함에 있어서 티타늄실리사이드를 식각하는 대신에 PSG막을 사용하여 패터닝한 후 티타늄과 폴리실리콘의 반응을 이용함으로써 용이하게 티타늄실리사이드를 게이트 전극상에 형성할 수 있다.
도 1(a) 내지 도 1(f)는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 게이트 산화막
3 : 도프트 폴리실리콘막 4 : PSG막
5 : 제 1 감광막 패턴 6 : 스페이서
7 : 폴리실리콘 패드 8 : 절연막
9 : 제 2 감광막 패턴 10 : 티타늄막
11 : 티타늄실리사이드막 12 : 층간 절연막
Claims (8)
- 반도체 기판 상부에 게이트 산화막, 도프트 폴리실리콘막 및 PSG막을 순차적으로 형성한 후 패터닝하여 게이트 전극을 형성하는 단계와,상기 게이트 전극 측벽에 스페이서를 형성한 후 상기 게이트 전극 사이에 폴리실리콘 패드를 형성하는 단계와,전체 구조 상부에 절연막을 형성한 후 상기 절연막 및 상기 게이트 전극 상부에 형성된 상기 PSG막을 제거하는 단계와,전체 구조 상부에 티타늄막을 형성하고, 1차 열처리 공정을 실시하여 1차 티타늄실리사이드막을 형성한 후 반응하지 않고 잔류하는 티타늄막을 제거하는 단계와,2차 열처리 공정을 실시하여 상기 1차 티타늄실리사이드막을 상전이시켜 2차 티타늄실리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 PSG막은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 스페이서는 USG막 또는 실리콘 질화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 절연막은 USG막과 BPSG막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 4 항에 있어서, 상기 USG막은 상기 BPSG막이 형성되기 전 또는 후에 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 티타늄막은 300 내지 700℃의 온도와 6 내지 20kW의 전력을 인가한 상태에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 1차 열처리 공정은 퍼니스 어닐링이나 RTP 공정으로 400 내지 900℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서, 상기 2차 열처리 공정은 퍼니스 어닐링이나 RTP 공정으로 질소 분위기에서 500 내지 900℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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