KR20060071509A - 다마신 게이트 구조를 이용한 첨단 미세 씨모스 소자의티타늄 살리사이드 공정 방법 - Google Patents

다마신 게이트 구조를 이용한 첨단 미세 씨모스 소자의티타늄 살리사이드 공정 방법 Download PDF

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Abstract

본 발명은 다마신을 적용하여 만든 T자형 게이트 구조를 이용 하여 코발트-살리사이드에 비해 낮은 비저항과 접합누설 측면에서 개선된 티타늄-살리사이드 공정에 관한 것이다.
본 발명의 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법은 기판상에 제1절연막을 형성하는 단계; 상기 제1절연막을 패터닝하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 제1절연막상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 트랜치를 소정의 높이를 갖는 게이트 전극 물질을 증착하는 단계; 상기 제1절연막상의 게이트 전극 물질이 소정의 높이를 갖도록 평탄화하는 단계; 상기 게이트 전극 물질, 게이트 절연막 및 제1절연막을 소정의 너비로 패터닝하여 게이트 전극, 제1측벽 및 제2측벽을 형성하는 단계; 상기 기판상에 제1불순물의 이온 주입 공정 후 열처리를 실시하여 LDD 영역을 형성하는 단계; 상기 기판상에 제2절연막을 형성한 후, 이를 패터닝하여 제3측벽을 형성하는 단계; 상기 제3측벽이 형성된 기판상에 제2불순물의 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 기판상에 티타늄 및 TiN 막을 순차적으로 형성하는 단계; 상기 기판을 제1열처리하는 단계; 상기 기판을 세정하여 잔류하는 티타늄 및 TiN을 제거하는 단계 및 상기 기판을 제2열처리하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티 타늄-살리사이드 공정 방법은 살리사이드 비저항 및 접합 누설 측면에서 안정적이고, CMOS 소자는 전기적으로 높은 효율을 갖는 효과가 있다.
다마신 공정, T자형, 티타늄-살리사이드

Description

다마신 게이트 구조를 이용한 첨단 미세 씨모스 소자의 티타늄 살리사이드 공정 방법{Method for process Ti-salicide of deep submicron CMOS with damascene gate structure}
도 1a 내지 도 1c는 종래의 0.18㎛ CMOS 소자의 코발트-살리사이드 공정
도 2a 내지 도 2e는 본 발명에 의한 게이트 다마신 구조를 이용한 티타늄-살리사이드 공정.
본 발명은 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법에 관한 것으로, 보다 자세하게는 다마신(Damascene)을 적용하여 만든 T자형 게이트 구조를 이용 하여 코발트-살리사이드에 비해 낮은 비저항과 접합누설 측면에서 개선된 티타늄-살리사이드 공정에 관한 것이다.
현재 CMOS(Complementary Metal Oxide Semiconductor) 소자에 주로 쓰이고 있는 살리사이드(Salicide) 공정은 주로 니켈(Ni), 티타늄(Ti) 그리고 코발트(Co) 를 이용하고 있다. 특히 0.25㎛ 설계 규칙 이상의 CMOS 소자의 경우, 낮은 실리콘 소비(Low Si consumption) 및 낮은 저항(Low resistance) 특성을 갖는 티타늄-살리사이드(Ti-salicide) 공정이 이용되고 있으며, 그 이하의 첨단 미세 CMOS 소자의 경우, 좁은 너비 효과(Narrow width effect) 및 고온 열 공정에 따른 문제점을 갖고 있는 티타늄-살리사이드 대신 코발트-살리사이드(Co-salicide) 공정이 상용화 되고 있다.
도 1a 내지 도 1c는 종래의 0.18㎛ CMOS 소자의 코발트-살리사이드 공정이다. 먼저 도 1a는 코발트-살리사이드 형성을 위해 게이트(Gate) 및 액티브(Active) 영역의 계면을 HF:H2O가 1:100 비율로 혼합된 희석된 HF로 세정한 후 코발트/Ti/TiN(110)을 각각 150Å, 200Å, 220Å로 증착한다. TiN을 이용하여 코발트-살리사이드 캡핑(Capping)을 하기 때문에 열을 이용한 공정에 때른 코발트-살리사이드의 산화를 방지할 수 있다. 상기 코발트/Ti/TiN을 증착한 후 CoSix를 형성하기 위해 바람직하게는 480℃ 내지 490℃ 조건에서 60초동안 질소 분위기에서 급속 열처리(RTP : Rapid Thermal Process) 방법으로 어닐(Anneal) 공정을 진행한다.
다음 도 1b와 같이 자기 정렬 실리사이드화(Self-aligned Silicidation)를 통하여 산화물(Oxide) 계면에 남아 있는 코발트를 제거하기 위해 H2SO4와 H2 O2를 1:2 비율로 혼합한 조건으로 습식 공정을 통하여 코발트-살리사이드를 제거한다.
다음 도 1c와 같이 코발트-살리사이드의 비저항을 낮추고 접합누설을 최소화 하기 위해 접합누설의 원인이 되는 코발트-스파이크(Co-Spike) 형성을 방지할 수 있는 적정 온도에서 급속 열처리 방법으로 30초간 최적화 시킨다.
그러나, 상기와 같은 코발트-살리사이드 공정을 적용할 경우, 티타늄-살리사이드에 비해 높은 실리콘 소비로 인하여 발생되는 접합 누설(Junction leakage) 증가와 높은 비저항을 갖는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 좁은 너비효과로 인한 상전이(Phaser Transfer) 문제를 극복하기 위하여 다마신을 적용하여 만든 T자형 게이트 구조를 이용 하여 코발트-살리사이드에 비해 낮은 비저항과 접합누설 측면에서 개선된 티타늄-살리사이드 공정을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판상에 제1절연막을 형성하는 단계; 상기 제1절연막을 패터닝하여 트랜치를 형성하는 단계; 상기 트랜치가 형성된 제1절연막상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 상기 트랜치를 소정의 높이를 갖는 게이트 전극 물질을 증착하는 단계; 상기 제1절연막상의 게이트 전극 물질이 소정의 높이를 갖도록 평탄화하는 단계; 상기 게이트 전극 물질, 게이트 절연막 및 제1절연막을 소정의 너비로 패터닝하여 게이트 전극, 제1측벽 및 제2측벽을 형 성하는 단계; 상기 기판상에 제1불순물의 이온 주입 공정 후 열처리를 실시하여 LDD 영역을 형성하는 단계; 상기 기판상에 제2절연막을 형성한 후, 이를 패터닝하여 제3측벽을 형성하는 단계; 상기 제3측벽이 형성된 기판상에 제2불순물의 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 기판상에 티타늄 및 TiN 막을 순차적으로 형성하는 단계; 상기 기판을 제1열처리하는 단계; 상기 기판을 세정하여 잔류하는 티타늄 및 TiN을 제거하는 단계 및 상기 기판을 제2열처리하는 단계로 이루어진 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 다마신 게이트 구조를 이용한 티타늄-살리사이드 공정이다.
먼저 도 2a와 같이 기판상에 티타늄-살리사이드 형성이 가능하도록 제1절연막(200)을 증착한다. 상기 제1절연막(200)은 저압증착(LP-CVD : Low Pressure Chemical Vapour Deposition)방법으로 2000Å 내지 2100Å로 증착된다. 상기 제1절연막(200)이 증착된 기판(100)에 게이트를 형성하기 위하여 포토리소그라피 패터닝(Photolithographic patterning)후 염소(Cl2)가스를 이용하여 건식 식각하여 트렌치(Trench)를 형성한다.
다음 도 2b와 같이 게이트 절연막(240)을 형성하기 위하여 급속 열처리 방법으로 바람직하게는 50Å와 25Å의 조건으로 이중 산화(Dual oxidation) 공정을 진행한 후, 게이트 전극 물질(230)은 저압 증착 방법으로 다결정 실리콘(Poly-Si)을 5000Å 내지 5500Å 두께로 증착한다. 상기 게이트 전극 물질(230)을 증착한 후 상기 제1절연막(200) 상부에 상기 게이트 전극 물질(230)이 소정의 두께로 남기기 위해 평탄화 시키는데 최종 두께는 바람직하게는 500Å 로 한다.
다음 도 2c와 같이 게이트 패터닝을 위하여 포토 리소그라피 공정으로 패터닝 후 건식 에칭 방법으로 상기 제1절연막, 게이트 절연막 및 게이트 전극 물질을 소정의 너비만큼 남긴 후 제거하여 제1측벽(260) 및 제2측벽(250)을 형성한다. 상기 제1측벽(260)은 상기 게이트 절연막이 건식 식각시 제거되지 않고 남은 부분이며, 상기 제2측벽(250)은 제1절연막이 제거되지 않고 남은 부분이다.
상기 제1측벽(260) 및 제2측벽(250)이 형성된 상기 기판(100)상에 제1불순물을 이온 주입하여 LDD(Lightly Doped Drain)영역(280)을 형성한다. 상기 LDD 영역(280)이 형성된 후 일반적으로 사용하는 방법으로 제2절연막인 스페이서(Spacer)를 형성한 후, 상기 제2절연막을 패터닝하여 제3측벽을 형성한다. 상기 제3측벽(270)이 형성된 기판상에 제2불순물 이온 주입공정을 실시하여 소스(Source)와 드레인(Drain) 영역을 형성한 후 PAI(Pre-Amorphization Implant) 공정을 진행하여 트랜지스터를 형성한다.
다음 도 2d와 같이 티타늄-살리사이드를 형성하기 위해 게이트 및 액티브 영 역의 계면을 HF:H2O가 1:100 비율로 혼합된 DHF(Dilute Hydrofluoric Acid)로 세정한다. 상기 세정 과정이 완료된 후 Ti/TiN(290)을 각각 340Å와 150Å로 증착한다. 상기 Ti/TiN(290)이 증착된 상기 게이트 전극 물질에 TiSix를 형성하기 위해 질소 분위기에서 급속 열처리 방법으로 어닐 공정을 진행한다. 상기 TiSix 형성 조건은 바람직하게는 700℃ 내지 750℃에서 30초간 진행된다.
다음 도2e와 같이 TiSix(300)로 형성된 상부 영역을 제외하고 자기 정렬 실리사이드화를 통해 산화물 계면에 남아있는 Ti/TiN을 제거한다. 이때 H2SO4와 H 2O2를 1:2의 비율로 혼합하여 습식 식각으로 제거하게 된다. 산화물 계면에 남아있는 Ti/TiN을 제거한 후 티타늄-살리사이드의 비저항을 낮추기 위한 상전이가 가능하도록 800℃내지 850℃에서 20초간 어닐 공정을 진행한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 다마신을 적용하여 만든 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법은 살리사이드 비저항 및 접합 누설 측면에서 안정적이고, CMOS 소자는 전기적으로 높은 효율을 갖는 효과가 있다.

Claims (8)

  1. 티타늄-살리사이드 공정에 있어서,
    기판상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 패터닝하여 트랜치를 형성하는 단계;
    상기 트랜치가 형성된 제1절연막상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 상기 트랜치를 소정의 높이를 갖는 게이트 전극 물질을 증착하는 단계;
    상기 제1절연막상의 게이트 전극 물질이 소정의 높이를 갖도록 평탄화하는 단계;
    상기 게이트 전극 물질, 게이트 절연막 및 제1절연막을 소정의 너비로 패터닝하여 게이트 전극, 제1측벽 및 제2측벽을 형성하는 단계;
    상기 기판상에 제1불순물의 이온 주입 공정 후 열처리를 실시하여 LDD 영역을 형성하는 단계;
    상기 기판상에 제2절연막을 형성한 후, 이를 패터닝하여 제3측벽을 형성하는 단계;
    상기 제3측벽이 형성된 기판상에 제2불순물의 이온 주입 공정을 실시하여 소오스/드레인 영역을 형성하는 단계;
    상기 기판상에 Ti 및 TiN 막을 순차적으로 형성하는 단계;
    상기 기판을 제1열처리하는 단계;
    상기 기판을 세정하여 잔류하는 티타늄 및 TiN을 제거하는 단계; 및
    상기 기판을 제2열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  2. 제 1항에 있어서,
    기판상에 제1절연막을 형성하는 단계는 제1절연막의 두께를 2000Å 내지 2100Å로 형성하는 것을 특징으로 하는 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  3. 제 1항에 있어서,
    제1절연막을 패터닝하여 트랜치를 형성하는 단계는 포토 리소그라피 공정 후 만든 패턴의 건식 식각을 통해 형성되는 것을 특징으로 하는 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  4. 제 1항에 있어서,
    게이트 절연막을 형성하는 단계는 급속 열처리 방법으로 이중 산화 공정으로 50Å와 25Å의 조건으로 형성되는 것을 특징으로 하는 다마신 게이트 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  5. 제 1항에 있어서,
    게이트 전극 물질을 증착하는 단계는 저압증착 방법으로 폴리 실리콘을 5000Å 내지 5500Å로 증착하는 것을 특징으로 하는 다마신 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  6. 제 1항에 있어서,
    제1열처리하는 단계는 질소 분위기에서 급속 열처리 방법으로 700℃ 내지 750℃에서 30초간 열처리하는 것을 특징으로 하는 다마신 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  7. 제 1항에 있어서,
    티타늄 및 TiN을 제거하는 단계는 H2SO4와 H2O2를 1:2 비율로 혼합한 조건에서 습식 식각을 통해 제거하는 것을 특징으로 하는 다마신 구조를 이용한 첨단 미 세 CMOS 소자의 티타늄-살리사이드 공정 방법.
  8. 제 1항에 있어서,
    제2열처리 하는 단계는 질소 분위기에서 어닐 공정으로 800℃ 내지 850℃에서 20초간 열처리하는 것을 특징으로 하는 다마신 구조를 이용한 첨단 미세 CMOS 소자의 티타늄-살리사이드 공정 방법.
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