KR970007963B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

요약없음

Description

반도체 소자의 트랜지스터 형성방법
제1 내지 제7도는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판2 : 불순물층
3 : 패드 산화막4 : 질화막
5 : 산화막 스페이서6 : 티타늄층
7 : 티타늄 실리사이드8 : 게이트 산화막
9 : 폴리실리콘10 : 소오스 또는 드레인 영역
본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 특히 초소형 MOS 트랜지스터 제조시 티타늄(Titanium)이 실리콘(Silicon)과 반응할때 실리콘 기판을 균일하게 소모시키는 특성을 이용하여 티타늄(Ti)이 증착된 실리콘 기판을 열처리한 후 미반응 티타늄 및 반응생성물인 티타늄 실리사이드(Silicide)를 제거시키므로써 소오스(Source) 및 드레인(Drain)영역의 표면보다 하부쪽에 리세스(Recess) 구조의 채널영역(Channel region)이 형성되도록 하여 트랜지스터의 성능을 향상시킬 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
일반적으로 기가(Giga) DRAM급 초고집적 반도체 소자의 제조공정에서 초소형 MOS 트랜지스터의 채널영역의 길이는 배우 짧기 때문에 쇼트 채널효과(short channel effect)에 의한 문턱전압 롤-오프(Threshold Voltage roll-off)현상, 핫 일렉트론 효과(Hot electron effect)에 의한 신뢰도의 저하 및 낮은 펀치 스루(punch through)전압등의 문제점이 발생된다. 상기 쇼트채널 효과를 감소시키기 위하여는 소오스 및 드레인의 접합깊이(Junction depth)를 줄여야 하나 실제적으로 기가(Giga) DRAM급 소자에서 요구되는 500Å 이하 두께의 얕은 접합을 형성시키는 것은 매우 어려운 일이며, 상기 접합깊이를 줄이게 되면 핫 일렉트론 효과가 증가하여 소자의 신뢰도가 저하되는 결과를 가져온다. 그러면 종래 반도체 소자의 트랜지스터 제조방법을 설명하면 다음과 같다.
종래 초고집적 반도체 소자의 트랜지스터는 싱글 드레인 접합(single drain junction) 또는 LDD(Lightly -Doped Drain) 구조에서 접합깊이 및 채널도핑(Channel Dopping) 농도등을 조절하여 MOS 트랜지스터를 형성시켰는데, 이 방법은 기가(Giga) DRAM급 소자에서는 한계가 있다. 또한 채널영역을 소오스 및 드레인 영역의 표면보다 낮게 형성시키는 방법이 있는데, 그 방법으로는 첫째, 채널부분은 그대로 두고 소오스 및 드레인 영역을 높게 형성시키는 방법과 둘째, 소오스 및 드레인 영역은 그대로 두고 채널부분의 실리콘 기판을 식각하여 채널부분을 낮추는 방법이 있다. 상기 첫째 방법은 본래의 실리콘 웨이퍼 표면에 선택적으로 에피-층(Epi-layer)을 형성시키는 공정이 필요하여 복잡하고 제조비용이 크게 증가되며 게이트 전극과 소오스 및 드레인 전극 사이에 오버 랩 캐패시턴스(overlap capacitance)가 커져 소자의 동작 속도가 저하된다. 상기 둘째의 방법은 실리콘 기판을 식각할때 발생되는 식각피해(Etch damage)로 인하여 채널영역에 많은 결정결함(crystal defect)을 유발시킬 뿐만 아니라 게이트 산화막의 신뢰도를 크게 저하시킨다. 또한 식각비(Etch rate)가 채널길이를 결정하게 되므로 정확한 채널길이를 조절하기가 어려워 양산에 적용하기는 어려운 방법이다.
따라서 본 발명은 티타늄(Ti)이 증착된 실리콘 기판을 열처리한 후 미반응 티타늄 및 반응생성물인 티타늄 실리사이드(Silicide)를 제거시키므로써 소오스(Source) 및 드레인(Drain) 영역의 표면보다 하부쪽에 리세스(Recess) 구조의 채널영역(Channel region)이 형성되도록 하여 상기한 단점을 해소할 수 있는 초고집적 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판(1)상에 n-또는 p-의 저농도 불순물 이온주입공정을 진행하여 불순물층(2)을 형성하고 그 상부에 패드 산화막(3) 및 질화막(4)을 순차적으로 형성시킨 다음 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 질화막(4)을 패터닝시키는 단계와, 상기 단계로부터 CVD 산화막을 증착시킨 후 스페이서 식각하여 상기 질화막 패턴 양측에 산화막 스페이서(5)를 형성시키는 단계와, 상기 단계로부터 티타늄(Ti)을 화학기상증착 방법에 의해 증착하여 티타늄층(6)을 형성시키는 단계와, 상기 단계로부터 실리사이데이션 반응에 의해 티타늄 실리사이드(7)가 형성되도록 열처리 공정을 진행시키는 단계와, 상기 단계로부터 반응되지 않고 잔류되는 티타늄층(6) 및 티타늄 실리사이드(7)를 습식식각공정에 의해 순차적으로 제거시키는 단계와, 상기 단계로부터 질화막(4), 산화막 스페이서(5) 및 패드 산화막(3)을 습식식각공정에 의해 순차적으로 제거시키는 단계와, 상기 단계로부터 게이트 산화막(8)을 형성하고 폴리실리콘(9)을 증착시킨 다음 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 게이트 전극을 형성시키는 단계와, 상기 단계로부터 n+또는 p+의 고농도 불순물 이온주입공정을 진행하여 소오스 및 드레인 영역(10)을 형성시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1 내지 제7도는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 소자의 단면도로서, 제1도는 실리콘 기판(1)상에 n-또는 p-의 저농도 불순물 이온주입공정을 진행하여 불순물층(2)을 형성하고 그 상부에 패드 산화막(3) 및 질화막(4)을 순차적으로 형성시킨 다음 게이트 전극용 마스크(Mask)(도시안됨)를 사용하여 사진 및 식각공정에 의해 상기 질화막(4)을 패터닝(patterning)시킨 상태의 단면도이다.
제2도는 제1도의 전체 상부면에 CVD 산화막을 증착시킨 후 스페이서 식각(spacer etch)하여 상기 질화막 패턴 양측에 산화막 스페이서(5)가 형성된 상태의 단면도인데, 이때 상기 산화막 스페이서(5) 사이부분에 노출되는 상기 패드 산화막(3)도 식각된다.
제3도는 제2도의 상태에서 전체 상부의 티타늄(Ti)을 화학기상증착(CVD) 방법에 의해 증착하여 티타늄층(6)이 형성된 상태의 단면도이다.
제4도는 열공정을 진행하여 티타늄 실리사이드(TiSi2)(7)가 형성된 상태의 단면도인데, 실리사이데이션(Silicidation) 반응은 티타늄(Ti)과 실리콘(Si)에서만 선택적으로 일어나며 상기 실리사이데이션 공정동안 실리콘(Si)이 소모되어 TiSi2(7)가 상기 실리콘 기판(1) 하부쪽으로 깊게 형성되며, TiSi2(7)와 실리콘 기판(1)과의 계면이 반드시 상기 불순물층(2)보다 하부쪽에 형성되도록 해야한다.
제5도는 상기 반응되지 않고 잔류된 티타늄층(6)을 습식식각공정으로 제거하고, 그후 습식식각공정으로 티타늄 실리사이드(7)를 제거시킨다음, 습식식각공정에 의해질화막(4), 산화막 스페이서(5) 및 패드 산화막(3)을 순차적으로 제거하여 리세스 구조를 형성시킨 상태의 단면도이다.
제6도는 게이트 산화막(8)을 형성하고 폴리실리콘(9)을 증착시킨 다음 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 게이트 전극을 형성시킨 상태의 단면도이다.
제7도는 제6도의 상태에서 n+또는 p+의 고농도 불순물 이온주입공정을 진행하여 소오스 및 드레인 영역(10)이 형성된 상태의 단면도인데, 이후 일반적인 MOS 트랜지스터 제조공정에 따라 TEOS층 및 BPSG막을 순차적으로 형성시킨 다음 금속배선층을 형성시키면 반도체 소자의 MOS 트랜지스터가 형성된다.
상술한 바와 같이 본 발명에 의하면 채널영역이 소오스 및 드레인 영역의 표면보다 깊게 형성되므로 채널영역의 공간전하 분리(space charge sharing)에 의한 쇼트채널 효과가 감소되고, 펀치스루전압이 개선되며, 상기 채널영역이 원형(Round) 형태로 형성되어 채널내에 측면 전기장(lateral electric field)이 감소되어 핫 일렉트론 효과가 감소된다. 또한 상기 티타늄층 및 티타늄 실리사이드를 제거시킬때 건식식각(Dry etch)방법을 사용하지 않기 때문에 실리콘 기판의 손상이 없고, 채널내에 결정결함이 발생되지 않아 누설전류를 크게 감소시킬 뿐만 아니라 식각되는 깊이가 열공정에 의해 결정되므로 채널길이를 정확히 조절할 수 있어 소자의 신뢰도를 향상시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 반도체 소자의 트랜지스터 형성방법에 있어서, 실리콘 기판(1)상에 n-또는 p-저농도 불순물 이온주입공정을 진행하여 불순물층(2)을 형성하고 그 상부에 패드 산화막(3) 및 질화막(4)을 순차적으로 형성시킨 다음 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 상기 질화막(4)을 패터닝시키는 단계와, 상기 단계로부터 CVD 산화막을 증착시킨 후 스페이서 식각하여 상기 질화막 패턴 양측에 산화막 스페이서(5)를 형성시키는 단계와, 상기 단계로부터 티타늄(Ti)을 화학기상증착 방법에 의해 증착하여 티타늄층(6)을 형성시키는 단계와, 상기 단계로부터 실리사이데이션 반응에 의해 티타늄 실리사이드(7)가 형성되도록 열처리 공정을 진행시키는 단계와, 상기 단계로부터 반응되지 않고 잔류되는 티타늄층(6) 및 티타늄 실리사이드(7)를 습식식각공정에 의해 순차적으로 제거시키는 단계와, 상기 단계로부터 질화막(4), 산화막 스페이서(5) 및 패드 산화막(3)을 습식식각공정에 의해 순차적으로 제거시키는 단계와, 상기 단계로부터 게이트 산화막(8)을 형성하고 폴리실리콘(9)을 증착시킨 다음 게이트 전극용 마스크를 사용하여 사진 및 식각공정에 의해 게이트 전극을 형성시키는 단계와, 상기 단계로부터 n+또는 p+의 고농도 불순물 이온주입공정을 진행하여 소오스 및 드레인 영역(10)을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  2. 제1항에 있어서, 상기 산화막 스페이서(5)를 형성하기 위한 스페이서 식각시 상기 산화막 스페이서(5) 사이부분의 노출되는 패드 산화막(3)이 식각되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  3. 제1항에 있어서, 상기 티타늄 실리사이드(7) 형성을 위한 열처리 공정시 상기 티타늄 실리사이드(7)와 실리콘 기판(1) 사이의 계면이 상기 소오스 및 드레인 영역(10)의 표면보다 하부쪽에 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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