KR20020002593A - 다마신 공정을 이용한 반도체 소자의 제조방법 - Google Patents

다마신 공정을 이용한 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20020002593A
KR20020002593A KR1020000036808A KR20000036808A KR20020002593A KR 20020002593 A KR20020002593 A KR 20020002593A KR 1020000036808 A KR1020000036808 A KR 1020000036808A KR 20000036808 A KR20000036808 A KR 20000036808A KR 20020002593 A KR20020002593 A KR 20020002593A
Authority
KR
South Korea
Prior art keywords
film
dummy gate
gate
semiconductor device
deposited
Prior art date
Application number
KR1020000036808A
Other languages
English (en)
Other versions
KR100372643B1 (ko
Inventor
조흥재
박대규
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0036808A priority Critical patent/KR100372643B1/ko
Priority to JP2001170066A priority patent/JP4469108B2/ja
Priority to US09/893,650 priority patent/US6617212B2/en
Publication of KR20020002593A publication Critical patent/KR20020002593A/ko
Application granted granted Critical
Publication of KR100372643B1 publication Critical patent/KR100372643B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31616—Deposition of Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 데미 게이트 전극을 증착하여 더미 게이트를 형성하는 단계; 상기 더미 게이트 주위의 산화막을 제거하기 위하여 습식 식각 공정을 수행하는 단계; 상기 결과물 상에 보호막용 Al2O3막을 증착하는 단계; 상기 Al2O3막이 증착된 반도체 기판을 열처리하는 단계; 저농도 이온주입을 수행하여 LDD 영역을 형성하고, 상기 더미 게이트 양측벽에 스페이서를 형성하는 단계; 고농도 이온주입을 수행하여 소오스/드레인 영역을 형성한다음, 열처리 공정을 수행하여 상기 이온을 활성화하는 단계; 각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계; 상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 식각하여 실질적인 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 상기 홈 내부에 게이트 절연막 및 도핑된 폴리 실리콘막 또는 게이트용 금속막을 차례로 증착시켜 반도체 소자의 게이트를 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.

Description

다마신 공정을 이용한 반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING DAMASCENE PROCESS}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 것이다.
다마신(Damascence) 공정을 이용한 반도체 집적 기술은 반도체 소자의 고집적화가 진행됨에 따라, 그 이용이 더욱 증가되고 있다. 한 예로, 게이트 전극용 물질로서 금속을 이용하는 반도체 제조 공정에서, 상기 다마신 공정을 이용하게 되면, 게이트 패터닝과 소오스/드레인 영역이 모두 형성된 후에 실질적인 게이트가 형성되므로, 열적 예산과 플라즈마에 기인한 손실을 감소시킬수 있고, 후속 산화공정이 없어지므로 산화 공정에 기인된 게이트 전극의 결함을 방지할 수 있는 잇점이 있다.
도 1a 내지 도 1e는 다마신 공정을 이용한 종래 기술에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a를 참조하면, 소자 분리막을 구비한 반도체 기판(1)의 전면 상에 더미 게이트 절연막(2)과 더미 게이트 전극용 실리콘막(3)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(4)을 형성한다.
그 다음으로 도 1b를 참조하면, 상기 감광막 패턴(4)을 식각 장벽으로 하여 상기 더미 게이트전극용 실리콘막(3)과 더미 게이트 절연막(2)을 차례로 식각하여 더미 게이트(5)를 형성한다. 이 때 상기 더미 게이트(5) 형성시 더미 게이트 절연막(2)의 소정부분이 남게 된다. 그리고나서, 상기 결과물 전면상에 이온주입, 예컨대, 저농도 N타입 물질 이온주입하여 LDD(6)를 형성하고, 상기 감광막 패턴(4)을 제거한다. 이어서, 상기 더미 게이트(5) 양측벽에 공지의 방식에 의해 스페이서(7)를 형성한 후, 소오스/드레인 영역상에 고농도의 N타입 물질을 이온주입하고, 후속 열공정에 의하여 상기 이온 주입된 물질을 활성화시켜 소오스/드레인 영역(8)을 형성한다. 그런다음, 상기 결과물 전면상에 각 소자를 절연시키기 위해 층간 절연막(9)을 증착한다.
그 다음으로 도 1c를 참조하면, 상기 더미 게이트 전극(5)이 노출되도록, 상기 층간 절연막(9)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마한다. 그런다음, 상기 노출된 더미 게이트 전극(5)을 건식 또는 습식 식각 공정을 통해 제거하여, 실질적인 게이트가 형성될 영역을 한정하는 홈(10)을 형성한다. 이 때, 상기 홈(10) 형성시, 상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 제거할 때, 게이트 전극 에지(edge) 바깥 측면(2a)이 소정부분이 식각된다.
도 1d를 참조하면, 상기 홈(10)이 난 부분에 열산화막을 성장시키거나, High-k 절연막을 증착시켜 게이트 절연막(11)을 형성하고, 그런다음, 상기 게이트 절연막 상부에 홈(10)이 완전히 매립될 정도의 두께로 도핑된 폴리 실리콘막 또는 금속막을 증착하여 실질적인 게이트(12)를 형성한다.
그러나, 상기와 같은 다마신 공정을 이용한 게이트 전극 형성방법은 다음과 같은 문제점이 있다.
상기 게이트 전극 형성 영역을 한정하는 홈(10) 형성시, 더미 게이트전극 및 더미 게이트 절연막을 차례로 제거할 때, 도 1c에 도시된 바와같이, 더미 게이트 전극 에지 바깥 측면의 소정부분(2a)이 식각된다. 상기 식각된 소정부분(2a)은 트랜지스터 동작시 hot carrier에 의한 영향을 가장 많이 받는 부분이며 또한, GOI(Gate Oxide Integrity)에 상당히 민감한 부분이다.
상기 후속의 게이트 절연막(11) 증착시 부분적으로 게이트 절연막이 형성되지 않거나, 형성되었다고 해도 매우 취약해지기 때문에, 반도체 소자의 신뢰성과 생산성을 저하시키는 문제점이 있다.
이에따라, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 다마신 게이트에서의 더미 게이트 전극 및 더미 게이트 절연막의 제거시, 상기 게이트 전극 에지 바깥 부분의 소정부분이 식각되는 것을 방지하여, 신뢰성 높은 다마신 게이트를 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명의 다마신 공정을 이용한 반도체 소자 제조방법의 다른 실시예를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
20, 40 : 반도체 기판 21, 41 : 더미 게이트 산화막
22, 42 : 더미 게이트 전극용 실리콘막 23, 33 : 감광막 패턴
24, 44 : 더미 게이트 26, 46 : Al2O3막
27, 47 : LDD 영역 28, 48 : 스페이서
29, 49 : 소오스/드레인 영역 30, 50 : 층간 절연막
31, 51 : 홈 32, 52 : 게이트 절연막
33, 53 : 게이트 전극
상기와 같은 문제점을 해결하기 위하여, 본 발명은, 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트용 실리콘막을 증착하여 더미 게이트를 형성하는 단계; 상기 더미 게이트 주위의 산화막을 제거하기 위하여 습식 식각 공정을 수행하는 단계; 상기 결과물 상에 보호막용 Al2O3막을 증착하는 단계; 상기 Al2O3막이 증착된 반도체 기판을 열처리하는 단계; 저농도 이온주입을 수행하여 LDD 영역을 형성하고, 상기 더미 게이트 양측벽에 스페이서를 형성하는 단계; 고농도 이온주입을 수행하여 소오스/드레인 영역을 형성한다음, 열처리 공정을 수행하여 상기 이온을 활성화하는 단계; 각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계; 상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 식각하여 실질적인 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 상기 홈 내부에 게이트 절연막 및 도핑된 폴리 실리콘막 또는 게이트용 금속막을 차례로 증착시켜 반도체 소자의 게이트를 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 더미 게이트 절연막의 두께는 바람직하게 10 ~ 150Å 두께로 증착하고, 상기 보호막용 Al2O3막은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법으로 증착한다.
이 때, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록, 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행한다.
상기 Al2O3막은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는 것을 특징으로 한다.
또 다른 바람직한 실시예를 살펴보면, 본 발명은 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트 전극을 증착하여 더미 게이트 를 형성하는 단계; 상기 결과물 상부에 LDD 산화공정을 진행하여 산화막을 증착하는 단계; 습식 식각 공정을 수행하여 상기 게이트 주위의 산화막을 제거하는 단계; 상기 결과물 상에 보호막용 Al2O3막을 증착하는 단계; 상기 Al2O3막이 증착된 반도체 기판을 열처리하는 단계; 저농도 이온주입을 수행하여 LDD 영역을 형성하고, 상기더미 게이트 양측벽에 스페이서를 형성하는 단계; 고농도 이온주입을 수행하여 소오스/드레인 영역을 형성한다음, 열처리 공정을 수행하여 상기 이온을 활성화하는 단계; 각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계; 상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 식각하여 실질적인 게이트 전극 형성 영역을 한정하는 홈을 형성하는 단계; 상기 홈 내부에 게이트 절연막 및 도핑된 폴리 실리콘막 또는 게이트용 금속막을 차례로 증착시켜 반도체 소자의 게이트를 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 더미 게이트 절연막의 두께는 바람직하게 10 ~ 150Å 두께로 증착하고, 상기 보호막용 Al2O3막은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법으로 증착한다.
이 때, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록, 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행한다.
상기 Al2O3막은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 다마신 공정을 이용한 반도체 소자의 제조방법에 관한 상세한 설명을 한다.
도 2a를 참조하면, 소자 분리막을 구비한 반도체 기판(20)의 전면 상에 더미게이트 산화막(21)과 더미 게이트용 실리콘막(22)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(23)을 형성한다. 상기 더미 게이트 산화막의 두께는 바람직하게 10 ~ 150Å 두께로 증착한다.
그 다음으로 도 2b를 참조하면, 상기 감광막 패턴을 식각 장벽으로 하여 상기 더미 게이트 전극용 실리콘막(22)과 더미 게이트 산화막(21)을 차례로 식각하여 더미 게이트(24)를 형성한다. 이 때 상기 더미 게이트(24) 형성시 더미 게이트 산화막(21)의 소정부분이 남게 된다.
그 다음으로 도 2c를 참조하면, 상기 더미 게이트(24) 주위의 산화막을 제거하기 위해 습식식각 공정을 수행한다. 이 때, 상기 산화막 식각시 더미 게이트 전극용 실리콘막(22) 하부에 있는 더미 게이트 산화막(21)의 소정부분이 함께 식각되는데, 상기 식각은 더미 게이트 산화막의 두께 및 습식식각의 정도에 따라서 조절 가능하다.
그 다음으로 도 2d를 참조하면, 상기 결과물 상에 보호막용 Al2O3막(26)을 증착한다. 상기 Al2O3막(26)은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는데, 상기 보호막용 Al2O3막(26)은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법으로 증착한다. 이 때, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록, 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행한다.
도 2e를 참조하면, 소오스/드레인 형성 영역에 저농도 이온주입을 수행하여LDD 영역(27)을 형성하고, 상기 Al2O3막(26)이 증착된 더미 게이트 양측벽에 스페이서(28)를 형성한다. 그런다음, 소오스/드레인 영역(29)을 형성히기 위해 고농도 이온 주입을 수행하고, 상기 결과물을 열처리하여 상기 주입된 이온을 활성화한다. 그리고나서, 각 소자를 절연시키기 위해 상기 결과물 전면상에 층간 절연(30)막을 형성한다.
그 다음으로 도 2f를 참조하면, 상기 더미 게이트(24) 상부가 노출될 때까지 더미 게이트(24) 상부의 층간절연막과 Al2O3막을 화학연마기계 공정을 수행하여 평탄화한다. 그런다음, 상기 더미 게이트 전극용 실리콘막 및 더미 게이트 산화막을 차례로 식각하여 실질적인 게이트 전극 형성 영역을 한정하는 홈(31)을 형성한다. 상기 홈(31) 을 형성할 때, Al2O3막(26)은 습식식각 공정시, 얇은 두께의 Al2O3막이라도 HF 또는 BOF 등과 같은 습식 식각 용액에 제거되지 않는다.
그리고나서, 도 2g를 참조하면, 상기 홈(31) 내부에 게이트 절연막(32) 및 도핑된 폴리 실리콘막 또는 게이트 전극용 금속막(33)을 차례로 증착시켜 실질적인 반도체 소자의 게이트를 형성한다.
또 다른 실시예를 살펴보면, 도 3a에 도시된 바와같이, 소자 분리막을 구비한 반도체 기판(40)의 전면 상에 더미 게이트 산화막(41)과 더미 게이트 전극용 실리콘막(42)을 차례로 증착하고, 게이트 전극 영역상에 감광막 패턴(43)을 형성한다. 상기 더미 게이트 산화막의 두께는 바람직하게 10 ~ 150Å 두께로 증착한다.
그 다음으로 도 3b를 참조하면, 상기 감광막 패턴(43)을 식각 장벽으로 하여 상기 더미 게이트 전극용 실리콘막(42)과 더미 게이트 산화막(41)을 차례로 식각하여 더미 게이트(44)를 형성한다. 이 때 상기 더미 게이트(44) 형성시 플라즈마 식각에 대한 반도체 손상과 후속 이온 주입의 데미지를 회복하기 위해 LDD 산화공정을 수행하여 LDD 산화막(45)을 형성한다.
그 다음으로 도 3c를 참조하면, 상기 결과물을 습식식각 공정을 수행하여 LDD 산화막(45)을 제거한다.. 이 때, 상기 LDD 산화막(45) 식각시 더미 게이트 전극용 실리콘막(42) 하부에 있는 더미 게이트 산화막(41)의 소정부분이 일정한 기울기를 갖는 골곡 형태로 식각된다.
그 다음으로 도 3d를 참조하면, 상기 결과물 상에 보호막용 Al2O3막(46)을 증착한다. 상기 Al2O3막(46)은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는데, 상기 보호막용 Al2O3막(46)은 ALD(Atomic Layer Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법으로 증착한다. 이 때, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록, 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행한다.
도 3e를 참조하면, 소오스/드레인 형성 영역에 저농도 이온주입을 수행하여 LDD 영역(47)을 형성하고, 상기 Al2O3막(46)이 증착된 더미 게이트 양측벽에 스페이서(48)를 형성한다. 그런다음, 상기 스페이서(48)가 형성된 반도체 기판내에 고농도 이온 주입을 수행하여 소오스/드레인 영역(49)을 형성하고, 상기 반도체 기판을 열처리하여 주입된 이온을 활성화한다. 그리고나서, 각 소자를 절연시키기 위해 상기 결과물 전면상에 층간 절연(50)막을 형성한다.
그 다음으로 도 3f를 참조하면, 상기 더미 게이트(44) 상부가 노출될 때까지 더미 게이트(44) 상부의 층간절연막과 Al2O3막을 화학연마기계 공정을 수행하여 평탄화한다. 그런다음, 상기 더미 게이트 전극용 실리콘막 및 더미 게이트 산화막을 차례로 식각하여 실질적인 게이트 형성 영역을 한정하는 홈(51)을 형성한다. 상기 홈(51) 을 형성할 때, Al2O3막(46)은 습식식각 공정시, 얇은 두께의 Al2O3막이라도 HF 또는 BOF 등과 같은 습식 식각 용액에 제거되지 않는다.
그리고나서, 도 3g를 참조하면, 상기 홈(51) 내부에 게이트 절연막(52) 및 도핑된 폴리 실리콘막 또는 게이트용 금속막(53)을 차례로 증착시켜 실질적인 반도체 소자의 게이트를 형성한다.
이상에서 자세히 설명한 바와같이, 다마신 공정을 이용한 반도체 소자의 제조방법에 있어서, 상기 보호막 Al2O3막을 사용함으로써, 더미 게이트용 실리콘막과 더미 게이트 산화막 제거시, 상기 게이트 하단부의 에지부분 바깥측면의 산화막이 식각되는 것을 방지하고, 오히려, 게이트 전극 안쪽 측면으로의 식각이 수행되어, 상기 안쪽 측면에 보호막 Al2O3막이 증착됨으로써 GOI를 향상시키고, hot carrier에 대한 저항성을 증가시켜 신뢰성과 생산성을 향상시킬수 있는 효과가 있다.

Claims (10)

  1. 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 데미 게이트전극을 증착하여 더미 게이트를 형성하는 단계;
    상기 더미 게이트 주위의 산화막을 제거하기 위하여 습식 식각 공정을 수행하는 단계;
    상기 결과물 상에 보호막용 Al2O3막을 증착하는 단계;
    상기 Al2O3막이 증착된 반도체 기판을 열처리하는 단계;
    저농도 이온주입을 수행하여 LDD 영역을 형성하고, 상기 더미 게이트 양측벽에 스페이서를 형성하는 단계;
    고농도 이온주입을 수행하여 소오스/드레인 영역을 형성한다음, 열처리 공정을 수행하여 상기 이온을 활성화하는 단계;
    각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계;
    상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 식각하여 실질적인 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 및
    상기 홈 내부에 게이트 절연막 및 도핑된 폴리 실리콘막 또는 게이트용 금속막을 차례로 증착시켜 실질적인 반도체 소자의 게이트를 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  2. 제 1항에 있어서, 상기 더미 게이트 절연막의 두께는 바람직하게 10 ~ 150Å 두께로 증착하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 보호막용 Al2O3막은 ALD 방법 또는 CVD 방법으로 증착하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  4. 제1항 또는 제 3항에 있어서, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록, 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행하는 것을 특징으로 하는 다나신 공정을 이용한 반도체 소자의 제조방법.
  5. 제 1항 또는 제3항 내지 제 4항중 어느 한 항에 있어서, 상기 Al2O3막은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  6. 소자 분리막을 구비한 반도체 기판상에 더미 게이트 절연막 및 더미 게이트전극을 증착하여 더미 게이트를 형성하는 단계;
    상기 결과물 상부에 LDD 산화공정을 진행하여 산화막을 증착하는 단계;
    습식 식각 공정을 수행하여 상기 게이트 주위의 산화막을 제거하는 단계;
    상기 결과물 상에 보호막용 Al2O3막을 증착하는 단계;
    상기 Al2O3막이 증착된 반도체 기판을 열처리하는 단계;
    저농도 이온주입을 수행하여 LDD 영역을 형성하고, 상기 더미 게이트 양측벽에 스페이서를 형성하는 단계;
    고농도 이온주입을 수행하여 소오스/드레인 영역을 형성한다음, 열처리 공정을 수행하여 상기 이온을 활성화하는 단계;
    각 소자를 절연시키기 위해 층간 절연막을 형성하고, 상기 더미 게이트 전극이 노출될 때까지 화학연마기계 공정을 수행하여 평탄화하는 단계;
    상기 더미 게이트 전극 및 더미 게이트 절연막을 차례로 식각하여 실질적인 게이트 형성 영역을 한정하는 홈을 형성하는 단계; 및
    상기 홈 내부에 게이트 절연막 및 도핑된 폴리 실리콘막 또는 게이트용 금속막을 차례로 증착시켜 실질적인 반도체 소자의 게이트를 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  7. 제 6항에 있어서 상기 더미 게이트 절연막의 두께는 바람직하게 10 ~ 150Å 두께로 증착하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  8. 제 6항에 있어서, 상기 보호막용 Al2O3막은 ALD 방법 또는 CVD 방법으로 증착하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  9. 제 6항 또는 제 8항에 있어서, 상기 Al2O3막은 5 ~ 500Å의 두께로 증착하고, 후속 습식 식각에 식각되지 않도록 열처리 온도는 400 ~ 1000℃ 범위에서 불활성 가스, O2, 또는 N2O 등을 이용하여 열처리를 진행하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
  10. 제 6항 또는 제 8항에 있어서, 상기 Al2O3막은 AlON을 증착한 후 열처리를 수행하여 Al2O3막으로 변환하여 형성하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 제조방법.
KR10-2000-0036808A 2000-06-30 2000-06-30 다마신 공정을 이용한 반도체 소자의 제조방법 KR100372643B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0036808A KR100372643B1 (ko) 2000-06-30 2000-06-30 다마신 공정을 이용한 반도체 소자의 제조방법
JP2001170066A JP4469108B2 (ja) 2000-06-30 2001-06-05 ダマシーン工程を利用した半導体素子の製造方法
US09/893,650 US6617212B2 (en) 2000-06-30 2001-06-29 Semiconductor device and method for fabricating the same using damascene process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0036808A KR100372643B1 (ko) 2000-06-30 2000-06-30 다마신 공정을 이용한 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20020002593A true KR20020002593A (ko) 2002-01-10
KR100372643B1 KR100372643B1 (ko) 2003-02-17

Family

ID=19675117

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0036808A KR100372643B1 (ko) 2000-06-30 2000-06-30 다마신 공정을 이용한 반도체 소자의 제조방법

Country Status (3)

Country Link
US (1) US6617212B2 (ko)
JP (1) JP4469108B2 (ko)
KR (1) KR100372643B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479231B1 (ko) * 2002-09-17 2005-03-25 동부아남반도체 주식회사 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법
KR100948555B1 (ko) * 2004-07-27 2010-03-18 동국대학교 산학협력단 반도체 소자의 다마신 게이트 및 그의 제조방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3940565B2 (ja) * 2001-03-29 2007-07-04 株式会社東芝 半導体装置及びその製造方法
US7078284B2 (en) * 2002-06-20 2006-07-18 Micron Technology, Inc. Method for forming a notched gate
US7332421B2 (en) * 2003-12-31 2008-02-19 Dongbu Electronics Co., Ltd. Method of fabricating gate electrode of semiconductor device
US7176090B2 (en) * 2004-09-07 2007-02-13 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
KR100641993B1 (ko) * 2004-12-15 2006-11-02 동부일렉트로닉스 주식회사 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법
US7132337B2 (en) * 2004-12-20 2006-11-07 Infineon Technologies Ag Charge-trapping memory device and method of production
US7470562B2 (en) 2005-11-07 2008-12-30 Samsung Electronics Co., Ltd. Methods of forming field effect transistors using disposable aluminum oxide spacers
US7524727B2 (en) 2005-12-30 2009-04-28 Intel Corporation Gate electrode having a capping layer
JP2007214436A (ja) 2006-02-10 2007-08-23 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置
JP4631833B2 (ja) * 2006-09-04 2011-02-16 ソニー株式会社 半導体装置
JP4548521B2 (ja) * 2008-07-09 2010-09-22 ソニー株式会社 半導体装置の製造方法及び半導体装置
US20100062593A1 (en) * 2008-09-10 2010-03-11 Promos Technologies Inc. Method for preparing multi-level flash memory devices
US20100148065A1 (en) * 2008-12-17 2010-06-17 Baxter International Inc. Electron beam sterilization monitoring system and method
BR112012002247B1 (pt) * 2009-07-31 2020-10-27 Dow Global Technologies Inc composição compreendendo elastômero termoplástico e retardante de chama e artigo
US8076735B2 (en) * 2009-10-02 2011-12-13 United Microelectronics Corp. Semiconductor device with trench of various widths
US8466493B2 (en) * 2011-03-29 2013-06-18 International Business Machines Corporation Self-aligned III-V field effect transistor (FET), integrated circuit (IC) chip with self-aligned III-V FETS and method of manufacture
JP6009226B2 (ja) * 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9583362B2 (en) 2014-01-17 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217980A (en) * 1990-07-19 1993-06-08 Janssen Pharmaceutica N.V. Oxazolyl and piperidinyl substituted benimidazolyl compounds
KR100294026B1 (ko) * 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
JP3426043B2 (ja) * 1994-09-27 2003-07-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5798555A (en) * 1996-11-27 1998-08-25 The Regents Of The University Of California Enhancement-depletion logic based on Ge mosfets
US5872031A (en) * 1996-11-27 1999-02-16 The Regents Of The University Of California Enhancement-depletion logic based on gaas mosfets
US5780922A (en) * 1996-11-27 1998-07-14 The Regents Of The University Of California Ultra-low phase noise GE MOSFETs
US5747838A (en) * 1996-11-27 1998-05-05 The Regents Of The University Of California Ultra-low phase noise GaAs MOSFETs
US6346438B1 (en) * 1997-06-30 2002-02-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
EP1100128B1 (en) * 1998-06-30 2009-04-15 Sharp Kabushiki Kaisha Method of manufacture of a semiconductor device
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
TW514992B (en) * 1999-12-17 2002-12-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
JP3851752B2 (ja) * 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6495437B1 (en) * 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479231B1 (ko) * 2002-09-17 2005-03-25 동부아남반도체 주식회사 반도체 이중 다마신 구조를 이용한 실리사이드 게이트라인 형성 방법
KR100948555B1 (ko) * 2004-07-27 2010-03-18 동국대학교 산학협력단 반도체 소자의 다마신 게이트 및 그의 제조방법

Also Published As

Publication number Publication date
KR100372643B1 (ko) 2003-02-17
JP4469108B2 (ja) 2010-05-26
JP2002043569A (ja) 2002-02-08
US6617212B2 (en) 2003-09-09
US20020000623A1 (en) 2002-01-03

Similar Documents

Publication Publication Date Title
KR100372643B1 (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
US7981784B2 (en) Methods of manufacturing a semiconductor device
KR100471526B1 (ko) 반도체 장치의 제조방법
US6291279B1 (en) Method for forming different types of MOS transistors on a semiconductor wafer
KR20050087660A (ko) 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법
KR100340867B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR20040070794A (ko) Ｐｉｐ 커패시터를 갖는 반도체 소자의 제조 방법
US20050142798A1 (en) Methods of fabricating semiconductor devices
US6238958B1 (en) Method for forming a transistor with reduced source/drain series resistance
KR100235625B1 (ko) 반도체 소자의 제조 방법
KR100451756B1 (ko) 반도체소자및그제조방법
KR100546059B1 (ko) 반도체 제조 방법
KR100649017B1 (ko) 반도체 소자 및 이의 제조방법
KR100474744B1 (ko) 반도체 소자의 게이트 스페이서 형성 방법
KR100472858B1 (ko) 반도체 소자의 제조 방법
KR100481990B1 (ko) 다마신 공법을 이용한 게이트 형성방법
KR100844953B1 (ko) 선택적 텅스텐 성장법을 이용한 게이트 제조 방법
KR100478367B1 (ko) '샐로우트렌치분리부'를갖는반도체장치제조방법
KR101150756B1 (ko) 반도체 소자의 제조방법
KR19990023845A (ko) 트랜지스터 및 그 형성 방법
KR20030000662A (ko) 반도체 소자의 트랜지스터 제조 방법
KR19990005216A (ko) 트랜지스터의 스페이서 제조 방법
KR20030051038A (ko) 반도체 소자의 제조 방법
KR20060071509A (ko) 다마신 게이트 구조를 이용한 첨단 미세 씨모스 소자의티타늄 살리사이드 공정 방법
KR20030002700A (ko) 반도체 소자의 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee