KR100948555B1 - 반도체 소자의 다마신 게이트 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다마신(damascene) 게이트(gate) 제조방법에 관한 것으로, 게이트를 저유전율 절연물질 사이에 매립하는 구조를 구현함으로써, 게이트의 구조적 안정성 향상과 게이트 제조 후 표면의 완전한 평탄화를 구현할 수 있는 반도체 제조공정에 관한 것이다. 본 발명에서는 T 형 및 오프셋 게이트를 저유전율 유전체 사이에 매립하여, 게이트의 구조적 안정성을 향상시킴으로써 수십 nm 의 게이트 풋을 가지는 게이트를 안정적으로 제조할 수 있으며, 리프트 오프 방법 대신 상부의 전면식각 방법을 사용함으로써 게이트 제조의 재현성을 향상시킨다. 또한 게이트 제조 후 완전 평탄화 된 표면을 가짐으로써, 기존의 방법에서 게이트 제조 이후의 단차에 의한 패터닝시에 발생하는 문제를 근본적으로 해결하는 효과를 가지고 있다.
T형 및 오프-셋 게이트, 다마신(damascene), 반도체 소자, 저유전율, 평탄화
Description
도 1은 종래 기술을 이용한 T 형 및 오프셋(off-set) 게이트 제조과정을 설명하기 위한 공정도,
도 1a는 전자빔 노광용 포토레지스트가 도포된 반도체 기판,
도 1b는 전자빔 노광 공정,
도 1c는 노광 공정 후 현상된 포토레지스트,
도 1d는 리프트 오프(lift-off) 방법을 이용해 형성된 T 형 및 오프셋 게이트,
도 2는 본 발명의 실시예에 따른 다마신(damascene) 게이트 제조과정을 설명하기 위한 공정도,
도 2a는 오믹(ohmic) 금속이 형성된 반도체 기판,
도 2b는 절연막, 식각정지층, 평탄화용 절연막 및 하드마스크 형성과 게이트 헤드용 패턴 형성 및 하드마스크 식각 공정,
도 2c는 평탄화용 절연막 식각 및 하드마스크 제거 공정,
도 2d는 게이트 풋용 패턴 형성 및 식각정지층과 절연막 식각,
도 2e는 포토레지스트 제거 후 게이트 금속 증착,
도 2f는 반도체 기판 상부 전면 식각으로 형성된 T 형 및 오프셋 다마신 게이트.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 기판(substrate)
12, 13, 14, 27, 28 : 전자빔 노광용 포토리지스트
15, 29 : 게이트 금속
22 : 오믹 금속
23 : 절연막
24 : 식각정지층
25 : 평탄화용 절연막
26 : 하드마스크막
본 발명은 반도체 소자의 다마신 게이트 제조방법에 관한 것으로, 보다 상세히 말하면, T 형 또는 오프셋(off-set) 다마신 게이트 제조방법에 관한 것이다. 또한 본 발명은 게이트를 저유전율 절연물질 사이에 매립하는 구조를 구현함으로써, 게이트의 구조적 안정성 향상과 게이트 제조 후 표면의 완전한 평탄화를 구현 할 수 있는 반도체 소자의 다마신 게이트 제조방법에 관한 것이다.
통상적으로 T 형 또는 오프셋 게이트를 제조하기 위한 종래 기술은 도 1a 내지 도 1d 에 도시된 바와 같은 방법을 사용하였다.
즉, 도 1a를 참조하면, 기판(11) 상에 전자빔 노광용 포토리지스트(12,13,14)를 다층으로 도포한다. 이후, 도 1b에 도시된 바와 같이, 전자빔을 이용한 노광 공정을 수행한후, 현상(develop)하여 도 1c와 같은 게이트 패턴을 제조한다. 다음으로 이베이퍼레이션(evaporation) 이나 스퍼터링(sputtering)을 이용하여 게이트 금속(15)을 증착한 후 리프트 오프(Lift-off)를 수행하여 최종적으로 도 1d와 같은 T 형 게이트나 오프셋 게이트를 제조하였다.
그러나, 기존의 종래의 T 형 게이트의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 전자빔을 사용한 노광기술이 발전함에 따라 수십 nm의 게이트 풋(gate foot)단을 구현 할 수 있음에도 불구하구, 이러한 수십 nm의 게이트 풋을 가지는 T 형 혹은 오프셋 게이트를 구현할 경우 게이트 풋이 게이트 헤드(gate head)의 무게를 견디지 못하고 무너지는 문제가 발생한다. 이러한 문제점을 해결하고자 게이트 헤드의 크기를 줄일 경우 게이트 저항이 증가하여 소자의 특성을 저하시키는 문제를 야기하였다.
둘째, 리프트 오프 공정을 사용함으로써, 게이트 제조시 재현성이 떨어지는 문제점이 발생하였다.
셋째, 게이트 제조 후 높은 게이트의 높이에 의하여 소자의 표면에서 단차가 발생하게 된다. 이러한 높이에 의한 단차는 후속공정에서 패터닝(patterning)시에 문제를 야기하였다.
따라서, 본 발명의 목적은, T 형 또는 오프셋 게이트를 저유전율 유전체 사이에 매립함으로써 게이트의 구조적 안정성을 향상시키고, 게이트 제조시 리프트 오프 방법을 사용하지 않고 상부의 전면 식각 방법을 사용함으로 하여 게이트 제조의 재현성을 향상시키며, 표면의 완전한 평탄화로 인하여 게이트 제조 이후의 패터닝시에 발생하는 문제점을 해결하기 위하여 반도체소자의 다마신 게이트 제조 방법을 제공한다.
본 발명에 따른 다마신 게이트는, 게이트 풋의 높이를 확보하기 위해 절연막을 제조하는 제 1단계; 상기 절연막의 상부에 식각정지층을 제조하는 제 2단계; 상기 식각정지층의 상부에 평탄화용 절연막을 제조하는 제 3단계; 상기 평탄화용 절연막 상부에 게이트 헤드 식각공정을 위한 하드마스크를 제조하는 제 4단계; 건식 식각 방법을 이용하여 게이트 헤드를 제조하는 제 5단계; 소정의 패턴에 따른 건식 식각 방법을 이용하여 게이트 풋을 제조하는 제 6단계; 전면상부에 금속을 증착한 후 상부를 전면 식각하여 다마신 게이트를 제조하는 제 7단계의 공정을 통하여 제조된다.
이하 도면들을 참조하여 본 발명의 바람직한 실시 예를 자세히 설명한다.
도 2는 본 발명의 일실시예에 따른 T 형 또는 오프셋 다마신 게이트 제조과정을 설명하기 위한 공정도이다.
도 2a에 도시한 바와 같이, 먼저 기판(21) 상부에 오믹 금속(22)을 증착한 다.
그리고, 도 2b는 절연막, 식각정지층 및 하드마스크를 제조한 후 게이트 헤드 패턴 형성과 하드마스크 식각 공정을 나타낸 것으로 그 구성은 다음과 같다.
도 2a의 상부에 게이트 풋 높이 확보를 위해 풋 높이만큼의 두께로 유전율이 1.2 ~ 3.7인 BCB(benzocyclobutene), 폴리이미드(polyimide), SOG(spin on glass) 또는 PSG (phosposilicate glass) 등의 저유전율을 가지는 절연막(23)을 증착하는 제 1단계;
그 후 게이트 헤드패턴 제조시 식각 정지를 위해 절연막 상부에 산화규소(SiO2), 산화알루미늄(Al2O3) 및 산화티타늄(TiO2) 등의 산화막 또는 질화규소(Si3N4), 질화갈륨(GaN) 및 질화알루미늄(AlN) 등의 질화막의 식각정치층(24)을 증착하는 제 2단계;
식각정지층 상부에 BCB, 폴리이미드, SOG 또는 PSG 등의 유전율이 1.2 ~ 3.7인 저유전율을 가지는 평탄화용 절연막(25)을 표면이 평탄화 되도록 충분한 두께로 증착하는 제 3단계;
그리고 건식 식각시 하드마스크(26)로 작용하기 위한 질화규소, 질화갈륨 및 질화알루미늄 등의 질화막 또는 산화규소, 산화알루미늄 및 산화티타늄 등의 산화막을 차례로 증착하는 제 4단계로 구성되어 있고, 상부전면에 포토레지스트(27)를 도포한 다음, 전자선 묘화(electron beam lithography) 공정 또는 광학기반의 묘화(optic-based lithography) 공정 방법을 이용하여 게이트 헤드 모양의 패턴을 제조 하고, 포토레지스트(27)와 하드마스크(26)를 선택 식각(selective etching)된 형태이다.
상기 제 1단계 및 제 3단계에서 사용되는 절연막과 평탄화용 절연막은 회전 도포(spin coating) 방법을 이용하여 증착된다는 특징을 가지고 있다. 또한 상기 제 1단계 및 제 3단계에서 사용되는 절연막과 평탄화용 절연막은 1.2 ~ 3.7의 유전율을 가지는 물질, BCB, SOG, 폴리이미드, PSG 중 어느 하나인 것을 특징으로 하는데, 각각의 특성은 다음과 같다.
BCB는 유전율이 2.5 ~ 2.65 정도이고 내부 구성물 중 송진(resin) 성분의 종류 및 도포시 회전 속도에 따라 0.2 μm 이하의 얇은 두께와 2 μm 이상의 두꺼운 두께로도 도포가 가능하다. 증착 후 절연막 경화(curing) 온도는 100 ~ 400 ℃로 다양한 반도체 소자 제작 제조에 적용 가능하다.
폴리이미드는 유전율이 1.2 ~ 2.4 정도이고 증착되는 두께는 BCB와 마찬가지로 다양한 두께로 증착이 가능하며, 경화 온도도 100 ~ 400 ℃로 BCB와 같다. 그러나 경화 온도에 따라 유전율이 많이 변한다는 단점을 갖고 있다.
SOG는 유전율이 3.6 ~ 3.7 정도이고 증착되는 두께는 1 μm 이하로 BCB나 폴리이미드에 비해 얇다. 그러나 여러번 반복 도포함으로써 두껍게 증착할 수 있다.
PSG는 유전율이 3.3 ~ 3.5 정도이고 증착되는 두께는 SOG와 마찬가지로 1 μm 이하이며, 이 또한 반복 도포함으로써 두꺼운 두께의 절연막을 증착할 수 있다.
절연막의 유전율은 반도체 소자의 게이트 부분에서의 기생성분과 직접적인 관련을 가지고 있다. 절연막의 유전율이 클수록 기생성분이 증가하여 소자의 특성을 감소시킨다. 질화규소의 유전율은 7 정도로, 상기의 절연막을 사용할 경우 질화 규소를 사용한 경우에 비해 기생성분이 절반 이하로 감소하게 된다. 또한 절연막의 두께가 두꺼울수록 반도체 소자의 표면 높이차에 관계없이 절연막은 평탄하게 증착된다.
제 2단계 및 제 4단계에서는 식각정지층과 하드마스크로 산화막 또는 질화막을 사용하며, 상기 제 2단계 및 제 4단계에서 식각정지층과 하드마스크로 사용되는 산화막 및 질화막은 화학기상증착(chemical vapor deposition, CVD) 방법이나 반응성 스퍼터링(reactive sputtering) 방법을 이용하여 증착된다. 산화막은 규소(Si), 알루미늄(Al) 또는 티타늄(Ti) 등의 재료와 산소(O2)를 플라즈마 상태에서 반응시킴으로써 상기의 산화막으로 변환되어 증착된다. 질화막은 규소, 갈륨(Ga) 또는 알루미늄 등의 재료와 질소(N2)를 플라즈마 상태에서 반응시켜 증착된다. 이들 산화막과 질화막은 절연막 식각에 사용되는 가스에 식각되지 않거나 식각율이 매우 느려 선택적인 식각에 사용하기 적당하다.
또한 질화막에는 질화규소, 산화막에는 질화규소 및 산화-질화규소(SiON)를 사용할 수 있으며, 이들은 예시에 나타낸 각종 산화막 또는 질화막에 비해 증착 방법이 간단하고 식각 및 제거가 용이하여 많이 사용된다. 또한 상기 4단계에서 하드마스크를 사용해야 하는 이유는, 게이트 헤드는 상당히 두꺼운(4000A 이상) 두께를 가지기 때문에 이러한 두께의 게이트 헤드 제조를 위하여 평탄화용 절연막(25)을 건식식각 하는 동안 포토레지스트가 그 형태를 유지하지 못할 수 있기 때문에 이러 한 문제점을 방지하고자 하드마스크를 사용한다.
이 후 도 2c는 , 패턴이 제조된 하드마스크(26)를 이용하여 삼불화메탄(CHF3), 육불화에탄(C2F6) 및 사불화규소(SiF4) 등의 플로린(fluorine) 계열 또는 염소(Cl2), 삼염화붕소(BCl3) 및 사염화규소(SiCl4) 등의 클로린(chlorine) 계열의 가스를 이용한 건식식각 방법으로 게이트 헤드 부분을 제조하는 제 5단계 및 게이트 헤드 제조 후 하드마스크(26)를 제거한 것이다. 건식 식각에 사용되는 대표적인 가스로는 사불화탄소(CF4), 육불화황(SF6) 및 산소(O2) 등이 사용된다. 이들 가스는 단독으로 사용되기도 하며, 사불화탄소(CF4)와 산소가 혼합되어 사용된다. 또한 식각정지층(24)이 있기 때문에 충분히 과도 식각(over etching)을 해줄 수 있다.
다음 도 2d는 전자빔 노광용 포토레지스트(28)를 도포하고 전자빔 노광 방범을 사용하여 게이트 풋 단 패턴을 제조한 후 건식 식각방법을 이용하여 게이트 풋 을 제조하는 제 6단계와 그 후 전자빔 노광용 포토레지스트(28)를 제거한 것을 나타낸다. 제 6단계에서 사용되는 건식 식각은 상기 제 5단계와 동일한 방법으로 이루어지며, 건식 식각에 사용되는 대표적인 가스로는 사불화탄소, 육불화황 및 산소 등이 사용된다. 이들 가스는 단독으로 사용되기도 하며, 사불화탄소(CF4)와 산소가 혼합되어 사용된다.
그리고 도 2e는 이베이퍼레이션(evaporation) 또는 스퍼터링(sputtering) 방법을 이용하여 상부 전면에 충분한 두께로 게이트 금속(29)을 증착한 것이고, 도 2f는 이를 화학기계적연마(CMP)나 에치 백(Etch back) 방법으로 상부를 전면식각 하여 T 형 혹은 오프셋(off-set) 게이트를 제조한 제 7단계를 나타낸 것이다.
상기와 같이 설명한 본 발명은 T 형 또는 오프셋 게이트를 저유전율 유전체 사이에 매립하여, 게이트의 구조적 안정성을 향상시킴으로써 수십 nm 의 게이트 풋을 가지는 게이트를 안정적으로 제조할 수 있으며, 리프트 오프 방법 대신 상부의 전면식각 방법을 사용함으로써 게이트 제조의 재현성을 향상시킨다. 또한 게이트 제조 후 완전 평탄화된 표면을 가짐으로써, 기존의 방법에서 게이트 제조 이후의 단차에 의한 패터닝시에 발생하는 문제를 근본적으로 해결하는 효과가 있다.
Claims (14)
- 게이트 풋의 높이를 확보하는 절연막을 제조하는 제 1단계; 상기 절연막의 상부에 식각정지층을 제조하는 제 2단계; 상기 식각정지층의 상부에 평탄화용 절연막을 제조하는 제 3단계; 상기 평탄화용 절연막 상부에 게이트 헤드 식각공정을 위한 하드마스크 막을 제조하는 제 4단계; 건식 식각 방법을 이용하여 게이트 헤드를 제조하는 제 5단계; 소정의 패턴에 따른 건식 식각 방법을 이용하여 게이트 풋을 제조하는 제 6단계; 전면상부에 금속을 증착한 후 상부를 평탄화 방법으로 화학기계적연마(CMP), 평탄화 방법으로 에치 백(Etch-back)방법을 통해 전면 식각하여 다마신 게이트를 제조하는 제 7단계를 포함하는 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 1항에 있어서, 상기 제1 단계의 상기 절연막은 1.2 ~ 3.7의 유전율을 가지는 물질, BCB(benzocyclobutene), SOG(spin on glass), 폴리이미드(polyimide), PSG (phosposilicate glass) 중 어느 하나인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 1항에 또는 제 2항에 있어서, 상기 제 2단계의 상기 식각정지층은 산화막 또는 질화막인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 3항에 있어서, 상기 산화막은 산화-질화규소(SiON)인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 3항에 있어서, 상기 질화막은 질화규소(Si3N4) 또는 산화-질화규소(SiON)인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 1항에 있어서, 상기 제 3단계의 상기 평탄화용 절연막은 1.2 ~ 3.7의 유전율을 가지는 물질, BCB(benzocyclobutene), SOG(Spin-on-glass), 폴리이미드(polyimide), PSG(phosposilicate glass) 중 어느 하나인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 6항에 있어서, 상기 제 4단계의 상기 하드마스크는 산화막 또는 질화막 인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 7항에 있어서, 상기 산화막은 산화-질화규소(SiON)인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 7항에 있어서, 상기 질화막은 질화규소(Si3N4) 또는 산화-질화규소(SiON)인 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 1항에 있어서, 상기 제 5단계는 건식식각시 플로린(fluorine)계열의 가스, 건식 식각시 클로린(chlorine)계열의 가스, 건식 식각시 사불화탄소/산소(CF4/O2)의 가스, 건식 식각시 육불화황(SF6)의 가스, 건식 식각시 산소(O2)의 가스 중 어느 하나를 사용하여 건식 식각하는 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 제 1항에 있어서, 상기 제 6단계는 건식 식각시 플로린(fluorine)계열의 가스, 건식 식각시 클로린(chlorine)계열의 가스, 건식 식각시 사불화탄소/산소(CF4/O2)의 가스, 건식 식각시 육불화황(SF6)의 가스, 건식 식각시 산소(O2)의 가스 중 어느 하나를 사용하여 건식 식각하는 것을 특징으로 하는 반도체소자의 다마신 게이트 제조방법.
- 삭제
- 제 1 항에 있어서,상기 게이트의 형상이 T형으로 식각되는 것을 특징으로 하는 반도체 소자의 다마신 게이트 제조방법.
- 제 1 항에 있어서,상기 게이트의 형상이 오프셋 게이트형으로 식각되는 것을 특징으로 하는 반도체 소자의 다마신 게이트 제조방법.
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| KR20020002593A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
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