KR100662118B1 - 구조물을 이용한 게이트 및 그 제조방법 - Google Patents
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Abstract
본 발명은 초고주파 및 밀리미터파용 전계효과 트랜지스터(field-effect transistor: FET) 제조에 있어서 작은 길이의 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게 하면 그 수율이 떨어지게 되며, 재현성도 낮아지게 된다.
본 발명은 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트의 다리 일부가 구조물의 한쪽 끝에 걸쳐지도록 하여 게이트 길이를 감소시킨 것이다.
본 발명에 의한 구조물을 이용한 게이트 및 그 제조방법에 따르면 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결하고, 게이트 제조의 재현성을 높일 수 있으며, 상기 게이트를 이용하여 최종 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 높은 전류이득 차단 주파수를 가질 수 있다.
집적회로, 전계효과 트랜지스터, 고전자 이동도 트랜지스터, 게이트, 구조물
Description
도 1은 종래의 방법과 본 발명에 의한 게이트 제조 방법의 비교도로서,
도 1(a)는 종래의 방법에 의한 광원 조사 모습,
도 1(b)는 본 발명의 구조물을 이용한 게이트 제조 방법 따라 구조물을 형성한 후의 광원 조사 모습,
도 1(c)는 상기 도 1(a)에서의 종래의 방법에 의한 광원 조사 후 현상된 모습,
도 1(d)는 상기 도 1(b)에서의 광원 조사 후 현상된 모습,
도 2는 본 발명에 따른 구조물을 이용한 게이트 제조 방법의 제조 순서도로서,
도 2(a)는 에피층이 형성된 기판에 오믹 금속층을 형성하는 공정,
도 2(b)는 구조물 적층 및 구조물 패턴 형성공정,
도 2(c)는 양성 레지스트 1, 2, 3의 도포 및 1차 조사 후 게이트 머리 형성공정,
도 2(d)는 2차 조사 후 게이트 다리 형성공정,
도 2(e)는 게이트 금속 증착 후 양성 레지스트 제거공정,
도 3은 본 발명에 따른 구조물을 이용한 게이트의 현상된 레지스트의 전자 현미경 사진,
도 4는 본 발명에 따른 구조물을 이용한 게이트 다리 부분의 전자 현미경 확대 사진.
<<도면의 주요부분에 대한 부호의 설명>>
11, 21 : 반도체 기판 12, 22 : 에피층
13, 23 : 오믹 금속 14 : 양성 레지스트
15 : 광원 16, 24 : 구조물
18 : 종래의 방법으로 형성된 게이트의 길이
19 : 본 발명에 따라 구조물을 이용하여 제조된 경우의 게이트의 길이
17, 25 : 구조물 패턴 26 : 양성 레지스트 1
27 : 양성 레지스트 2 28 : 양성 레지스트 3
29 : 게이트 금속 30 : 게이트 다리
본 발명은 구조물을 이용한 게이트 및 그 제조방법에 관한 것으로, 보다 상세히 말하면 초고주파 및 밀리미터파 용 금속 반도체 전계효과 트랜지스터(metal semiconductor field effect transistor: MESFET), 고전자 이동도 트랜지스터(high electron mobility transistor: HEMT) 등에 쓰이는 초고주파 반도체 소자의 게이트 에 있어 게이트 길이를 감소시킨 구조물을 이용한 게이트 및 그 제조방법에 대한 것이다.
초고주파 및 밀리미터파 주파수에서 반도체 소자가 높은 이득과 낮은 잡음 특성을 얻기 위해서는 게이트 길이를 줄여야만 하며, 이는 또한 반도체 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수를 결정하는 주된 요인이 되기도 한다. 즉 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 따라서 많은 연구소에서 게이트 길이를 줄이기 위해 연구를 하고 있으며 그 방법 역시 다양하다.
그러나 종래의 방법은 레지스트의 특성과 장비의 성능에 의해 게이트 길이가 결정되게 되고, 게이트 길이가 감소되어 발생하는 재현성 감소 등의 문제로 인해 소자의 수율 감소 문제를 피할 수 없는 문제점이 있었다.
본 발명은 종래의 방법에서의 문제점을 해소하기 위하여 개발된 것으로, 초고주파 반도체 소자의 게이트에 있어서, 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 감소시킬 수 있게 되었다. 즉 구조물을 이용하여 게이트를 제조함으로써, 기존의 양성 레지스트만을 이용하여 제조하는 것과 달리 구조물을 적층하고 양성 레지스트를 이용하여 구조물의 패턴을 형성한 후, 다시 양성 레지스트를 도포하여 구조물 패턴과 고의로 어긋나도록 양성 레지스트 패턴을 형성함으로써 실제 양성 레지스트에서 나타나는 게이트의 길이보다 더 작게 제조하고, 또한 고성능의 묘화 장비가 아니어도 게이트 길이를 수십 nm 대로 감소시킬 수 있으며, 게이트 제조의 재현성 증가가 가능하며 게이트 길이가 종래 방법에 의한 게이트 보다 크게 감소된 게이트를 얻을 수 있게 되었다.
본 발명에 따른 구조물을 이용한 게이트 및 그 제조방법은 게이트 패턴 형성을 위한 광원에 영향을 받지 않고, 현상에 사용되는 화공약품에 대해 양성 레지스트와 높은 선택도를 갖는 구조물을 이용함으로써, 지금까지의 일반 게이트의 길이보다 감소된 게이트 길이를 갖는 것을 특징으로 하며, 본 발명에 의한 게이트는 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행되어 게이트의 다리 일부가 구조물의 한쪽 끝에 걸쳐져 게이트 길이가 감소된 것이다.
이하, 첨부 도면을 참조하여 본 발명의 특징적인 구성과 작용효과를 상세히 설명한다.
도 1은 게이트 길이를 결정하는 게이트 다리 부분의 패턴을 형성하는 종래의 방법과 본 발명에 의한 구조물을 이용한 방법을 비교하여 나타낸 것이다. 도 1(a)는 전자가 이동할 수 있는 에피층(12)에 초고주파 반도체 소자의 전극용 오믹 금속층(13)이 형성된 반도체 기판(11) 위에 양성 레지스트(14)를 도포한 후 묘화 장비를 이용하여 전자빔, 자외선 또는 레이저 등의 광원(15)을 조사(exposure)하는 모습을 나타낸 것이다. 도 1(b)는 오믹 금속층까지 형성된 반도체 기판에 구조물(16)을 적층하여 구조물 패턴(17)을 형성한 후 상기와 동일한 양성 레지스트를 도포하여 구조물 패턴 끝부분에 게이트 다리가 걸치도록 패턴 정렬이 어긋나도록 광원을 조사하는 모습을 나타낸 것이다. 게이트 다리 패턴은 동일한 크기로 조사되며, 도 1(a)와 (b)의 조사된 패턴을 동일한 화공약품과 시간으로 현상된 후의 모습을 도 1(c)와 도 1(d)에 나타내었다. 도 1(c)는 종래의 방법이고, 도 1(d)는 본 발명에 의한 방법에 의해 형성된 게이트 다리의 패턴으로 도 1(c)와 도 1(d)의 현상된 양성 레지스트 패턴의 크기는 서로 동일하다. 도 1(c)에서 종래의 방법으로 형성된 게이트의 길이(18)는 현상된 레지스트 패턴의 크기와 동일하지만, 도 1(d)의 본 발명에 따른 구조물을 이용한 경우 현상된 양성 레지스트의 패턴 크기는 종래의 방법을 이용한 경우와 같지만 실제 반도체 표면과 만나는 부분은 레지스트 패턴보다 작아져서 실제 게이트 길이(19)는 종래의 방법을 이용한 경우보다 더욱 작다.
상기와 같은 방법을 기초로 구조물을 이용한 게이트는 에피층의 형성된 반도체 기판 위에 초고주파 반도체 소자의 소스 전극 및 드레인 전극용 오믹 금속층을 형성하는 제 1단계; 구조물 적층 후 구조물 패턴을 형성하는 제 2단계; 3층 구조의 양성 레지스트 도포 후 게이트 머리 패턴을 형성하는 제 3단계; 게이트 다리가 구조물 패턴에 걸치도록 하여 게이트 다리 패턴을 형성하는 제 4단계; 게이트 금속 증착 후 레지스트를 제거하는 제 5단계의 과정을 거쳐 제조되어진다.
이하 도면들을 참조하여 본 발명의 바람직한 실시 예를 자세히 설명한다.
도 2(a)는 전자가 이동할 수 있는 에피층(22)이 형성된 반도체 기판(21) 위에 초고주파 반도체 소자의 소스 전극 및 드레인 전극용 오믹 금속층(23)을 형성하는 제 1단계를 나타낸 것이다. 오믹 금속층(23)은 반도체와 도체간의 전류의 흐름을 원활하게 하여 초고주파 반도체 소자의 소스 전극과 드레인 전극에 사용되며, 패턴 형성 후 금속을 증착함으로써 형성된다.
도 2(b)는 게이트 길이를 줄이기 위한 구조물(24)을 적층한 후 구조물 패턴(25)을 형성하는 제 2단계를 나타낸 것이다. 구조물 적층은 음성 레지스트나 폴리머(polymer) 계열의 고분자 중합체 또는 산화막 및 질화막 등의 유전 박막을 사용할 수 있다.
일반적으로 게이트 다리를 형성하기 위한 레지스트는 노광된 부분이 현상과정에서 사라지는 양성 성질을 가진 양성 레지스트를 사용하기 때문에, 노광된 부분이 현상과정에서 남는 음성 성질을 가진 음성 레지스트를 구조물로 사용하면 게이트 다리 패턴 형성에 전혀 영향을 받지 않는다. 또한 구조물로 사용할 수 있는 고분자 중합체로는 수소화 실세스퀴옥산(hydrogen silesquioxane, HSQ), 벤조사이클로부텐 (benzocyclobutene, BCB), 폴리이미드(polyimide), SOG(spin on glass) 또는 PSG (phosposilicate glass) 등이 있다. 이들 고분자 중합체의 특성은 다음과 같다.
수소화 실세스퀴옥산은 유전율이 3.4 정도이고 전자빔에 민감한 반응성을 갖고 있어 전자빔에 노출된 부분이 특정한 화공약품으로 현상하는 과정에서 남게 되는 음성의 성질을 가지고 있다. 또한 전자빔에 의해 자연 경화(curing)가 이루어지기 때문에 특별한 경화 공정이 필요없고, 해상도가 수십 nm 정도로 미세한 패턴 형성에 유리하다.
BCB는 유전율이 2.5 ~ 2.65 정도이고 내부 구성물 중 송진(resin) 성분의 종류 및 도포시 회전 속도에 따라 0.2 ㎛ 이하의 얇은 두께와 2㎛ 이상의 두꺼운 두 께로도 도포가 가능하다. 적층 후 절연막 경화 온도는 100 ~ 400 ℃로 다양한 반도체 소자 제조 제조에 적용 가능하다.
폴리이미드는 유전율이 1.2 ~ 2.4 정도이고 적층되는 두께는 BCB와 마찬가지로 다양한 두께로 적층이 가능하며, 경화 온도도 100 ~ 400 ℃로 BCB와 같다. 그러나 경화 온도에 따라 유전율이 많이 변한다는 단점을 갖고 있다.
SOG는 유전율이 3.6 ~ 3.7 정도이고 적층되는 두께는 1㎛ 이하로 BCB나 폴리이미드에 비해 얇다.
PSG는 유전율이 3.3 ~ 3.5 정도이고 적층되는 두께는 SOG와 마찬가지로 1㎛ 이하이며, 이 또한 반복 도포함으로써 두꺼운 두께의 절연막을 적층할 수 있다.
이 외에 구조물로 사용할 수 있는 유전 박막으로는 산화규소(SiO2), 산화알루미늄(Al2O3) 및 산화티타늄(TiO2) 등의 산화막과 질화규소(Si3
N4), 질화갈륨(GaN) 및 질화알루미늄(AlN) 등의 질화막이 있다.
상기의 구조물 패턴 형성은 다음과 같이 이루어진다.
수소화 실세스퀴옥산은 전자빔에 대해, 일부 BCB와 폴리이미드는 자외선에 민감한 반응을 나타내기 때문에 노광과 현상 등의 공정으로 이루어진 묘화 공정을 이용하여 손쉽게 패턴을 형성할 수 있다. 그러나 그 외의 고분자 중합체와 산화막 및 질화막 등의 유전 박막은 식각 공정을 통하여 구조물 패턴을 형성할 수 있다. 이들 고분자 중합체와 유전 박막은 삼불화메탄(CHF3), 육불화에탄(C2F6) 및 사불화규소(SiF4) 등의 불소(fluorine) 계열 또는 염소(Cl2), 삼염화붕소(BCl3) 및 사염화 규소(SiCl4) 등의 염소(chlorine) 계열의 가스를 사용한 건식식각 방법을 이용하여 패턴 형성이 가능하다.
또한 이들 구조물은 노출된 반도체 표면을 보호하는 패시베이션 역할도 수행하게 된다.
도 2(c)는 게이트를 형성하기 위해 선택도가 다른 양성 레지스트 1(26), 레지스트 2(27), 레지스트 3(28)으로 구성된 3층의 레지스트를 차례로 도포한 후 게이트 머리(gate-head) 패턴 형성의 제 3단계를 나타낸 것이다. 3층의 레지스트를 도포하여 게이트 머리 패턴 형성을 위한 1차 노광 후 각기 다른 현상액을 이용하여 양성 레지스트 2(27)와 레지스트 3(28)을 현상함으로써 게이트 머리 패턴을 얻을 수 있다.
도 2(d)는 구조물 패턴(25)의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트 다리가 구조물 패턴에 걸치도록 게이트 다리 패턴을 형성하는 제 4단계를 나타낸 것이다. 게이트 다리 패턴은 2차 노광 후 현상 과정에서 레지스트 1(26)이 제거되어 형성된다. 2차 노광을 위한 패턴은 구조물 패턴의 왼쪽이나 오른쪽의 끝 중에 어느 하나가 겹쳐지게 한다. 그러면 2차 노광 후 현상과정에서 제거된 레지스트 1의 게이트 다리 패턴 안에 구조물이 존재하게 된다. 또한, 레지스트 1은 노광된 패턴의 크기만큼 현상되나 실제 반도체 표면과 만나는 게이트 길이는 구조물 패턴에 의해 레지스트 1(26)이 노광된 패턴보다는 더욱 감소되어 있다.
도 2(e)는 게이트 금속(29)을 증착한 후 모든 양성 레지스트를 제거하여 최종 게이트를 형성하는 제 5단계를 나타낸 것이다. 반도체 소자를 제어하는 게이트를 형성하기 위해 상기 1단계에서 4단계까지에서 형성된 패턴에 게이트 금속을 증착하고 유기 용매를 이용한 양성 레지스트 제거를 통해 게이트가 형성되어진다.
도 3은 도 2의 제 1단계에서 제 4단계까지의 공정 순서로 실제 제조된 구조물을 이용한 게이트의 레지스트 패턴의 전자현미경 사진이고, 도 4는 도 3의 게이트 다리 부분을 확대한 전자현미경 사진이다. 도 3과 4에서 게이트 다리(30)가 구조물 패턴(35)에 걸치고 있어 반도체 표면과 맞닿는 실제 게이트 길이는 레지스트 1(26)의 패턴 크기보다 더욱 감소되어 있음을 확인할 수 있다.
이상에서 상술한 바와 같이 본 발명에 의한 구조물을 이용한 게이트 및 그 제조방법은 초고주파 반도체 소자의 게이트에 있어서, 게이트 길이 감소를 위하여 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 효과적으로 감소시키며, 또 길이가 감소된 본 발명의 게이트를 사용하여 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 전류이득 차단 주파수가 증가될 수 있다.
또 본 발명에 의하면 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결할 수 있고, 게이트 제조의 재현성을 높일 수 있는 효과가 있다.
또한 본 발명의 게이트 제조 방법에 의하면 장비의 해상도에 관계없이 초미 세 게이트를 제조할 수 있어, 게이트 제조에서의 장비 의존도를 탈피할 수 있는 효과도 있다.
Claims (4)
- 초고주파 반도체 소자의 게이트에 있어서,구조물 패턴(25)의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행되어 게이트의 다리(30) 일부가 구조물(24)의 한쪽 끝에 걸쳐져서 하여 게이트 길이가 감소된 것을 특징으로 하는 구조물을 이용한 게이트.
- 에피층(22)의 형성된 반도체 기판(21) 위에 초고주파 반도체 소자의 소스 전극 및 드레인 전극용 오믹 금속층(23)을 형성하는 제 1단계;구조물(24) 적층 후 구조물 패턴(25)을 형성하는 제 2단계;3층 구조의 양성 레지스트(26)(27)(28) 도포 후 게이트 머리 패턴을 형성하는 제 3단계;게이트 다리(30)가 구조물 패턴에 걸치도록 하여 게이트 다리 패턴을 형성하는 제 4단계;게이트 금속(29) 증착 후 레지스트를 제거하는 제 5단계로 이루어진 것을 특징으로 하는 구조물을 이용한 게이트의 제조 방법.
- 제 2 항에 있어서, 상기 제 2단계의 구조물은 광원에 노출되지 않은 부분이 현상과정에서 사라지는 음성의 특성을 갖는 레지스트 또는 고분자 중합체인 것을 특징으로 구조물을 이용한 게이트의 제조 방법.
- 제 2 항에 있어서, 상기 제 2단계의 구조물은 광원에 반응하지 않는 고분자 중합체, 산화막 또는 질화막 중 어느 하나인 것을 특징으로 하는 구조물을 이용한 게이트 제조 방법.
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2004
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