KR100957873B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 서로 다른 두께의 트리플 게이트 산화막을 갖는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
이를 위한, 본 발명의 반도체 소자의 게이트 산화막 형성 방법은, 반도체 기판 상에 제 1 두께의 게이트 산화막이 형성될 제 1 영역과, 제 2 두께의 게이트 산화막이 형성될 제 2 영역, 및 제 3 두께의 게이트 산화막이 형성될 제 3 영역을 정의하는 단계와, 상기 반도체 기판 상에 습식 산화 공정으로 제 1 산화막을 형성하고 상기 제 1 산화막 상에 제 2 산화막을 형성하는 단계와, 상기 제 1 영역을 블로킹하고 제 2 영역과 제 3 영역의 제 2 산화막과 제 1 산화막을 제거하는 단계와, 상기 반도체 기판 상에 열산화 공정으로 제 3 산화막을 형성하는 단계와, 상기 제 1 영역과 제 2 영역을 블로킹하고 제 3 영역의 제 3 산화막을 제거하는 단계, 및 상기 반도체 기판 상에 열산화 공정으로 제 4 산화막을 형성한 순차로 질화막을 형성하는 단계를 포함하여, 상기 제 1 영역에 제 1 산화막/제2산화막/질화막의 3중 구조의 게이트 산화막을 형성하고 제 2 영역에 제 3 산화막/질화막 이중 구조의 게이트 산화막을 형성하며, 제 3 영역에 제 4 산화막/질화막 이중 구조의 게이트 산화막이 형성되도록 하는 것이다.
트리플 산화막, 고전압, TEOS, 질화막, 3중 구조
Description
본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로서, 더욱 상세하게는 서로 다른 두께의 트리플 게이트 산화막을 갖는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 현재까지의 메모리 반도체에 사용되는 게이트 산화막은 주로 단일 두께로 형성되었지만, 시스템 IC 로직 제품에서는 이종 두께의 게이트 산화막을 사용하여 다양한 동작전압을 갖는 반도체를 이용하고 있다.
즉, 전기적으로 전압이 높은 고전압 영역에는 두껍고, 저전압 영역은 얇으며 중전압 영역은 고전압 영역보다 얇고 저전압 영역보다 두꺼운 게이트 산화막을 각각 형성하여, 전기적으로 절연이 적절하게 이루어지는 트리플 게이트 산화막 구조를 적용하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 나타낸 공정 단면도이다.
도 1a를 참조하면, 제 1 두께의 제 1 게이트 산화막이 형성될 제 1 영역(A)과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 게이트 산화막이 형성될 제 2 영역(B)과, 상기 제 2 두께보다 얇은 제 3 두께의 제 3 게이트 산화막이 형성된 제3 영역(C)이 정의된 반도체 기판(100)에 소자 분리막(110)과 웰(120)을 형성한다.
도 1b를 참조하면, 전체 구조상에 소정 두께의 TEOS로 이루어지는 제 1 산화막(130)을 형성한다. 그리고, 그 상부에 제 2 영역 및 제 3 영역(B 및 C)을 노출시키는 감광막 패턴(140)을 형성한 후 이를 이용한 식각 공정을 진행하여 제 2 영역 및 제 3 영역(B 및 C) 상에 형성된 제 1 산화막(130)을 제거한다.
이어서, 감광막 패턴(140)을 제거한 후 도 1C에 도시된 바와 같이 전체 구조상에 소정 두께의 제 2 산화막(150)을 형성하고, 제 3 영역(C)을 노출시키는 감광막 패턴(160)을 형성한 후 이를 이용한 패터닝 공정을 실시하여 제 3 영역(C) 상에 형성된 제 2 산화막(150)을 제거한다.
그리고, 도 1d를 참조하면, 전체 구조상에 소정 두께의 제 3 산화막(170)을 형성한다.
이에 따라, 제 1 영역(A)에는 제 1 내지 제 3 산화막(130, 150 및 170)이 적층된 형태의 제 1 게이트 산화막(180)을 형성되고, 제 2 영역(B)에는 제 2 및 제 3 산화막(150 및 170)이 적층된 형태의 제 2 게이트 절연막(190)이 형성되며, 제 3 영역(C)에는 제 2 산화막(170)으로 이루어진 제 3 게이트 산화막(170)이 형성된다.
이와 같이 종래의 서로 다른 두께를 갖는 트리플 게이트 산화막 형성을 위해서는 세 번의 마스킹 공정과 증착/식각 공정을 실시하고 있다.
이로 인해, 공정단계가 증가하여 제조 원가/ 제조 시간등이 증가하여 수율향상에 있어서 약영향을 미칠 뿐만 아니라, 감광막을 이용한 패터닝 공정은 소자의 직접도가 증가할수록 마진확보에 있어서도 크나큰 어려움이 있다.
또한, 서로 다른 영역에 형성된 산화막을 제거하기 위한 세정공정을 실시하게 되어 반도체 기판 표면 부분의 미립자(Particle)증가를 유발하게 되는 문제가 발생한다.
또한, 고전압 소자 영역(A)의 TEOS로만 이루어진 게이트 산화막의 경우 열 공급(Thermal Budget)이 가해져도 TEOS 인터페이스 부분의 댕글링 본드(dangling bond)나 그 이외의 포인트 결함(point defect) 들이 치유(curing)되지 않기 때문에 게이트 누설 전류가 증가한다.
뿐만 아니라, 취약한 인터페이스 특성으로 인해 Dit(interface trap charge) 밀도가 증가하여 NBTI 특성을 열화시킨다.
그리고, TEOS 산화막만을 두껍게 형성하는 경우 TEOS 산화막의 균일성 특성이 떨어져 고전압 소자의 문턱전압(Vt) 특성 열화를 야기시키고 이로 인해 고전압 소자의 전기적 특성 저하되는 문제가 있다.
본 발명은 트리플 게이트 영역을 가지는 고전압 소자의 고전압 영역에 습식산화막/TEOS 산화막/플라즈마 질화막의 3중 구조를 갖도록 하고, 중간 전압 영역의 산화막 형성시의 고온에 의해 고전압 영역의 TEOS 산화막이 단단해지도록 함으로써 TEOS 산화막의 균일성을 개선하고 문턱 전압 특성과 같은 전기적 특성을 향상시킬 수 있도록 하는 반도체 소자의 게이트 산화막 형성 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 게이트 산화막 형성 방법은, 반도체 기판 상에 제 1 두께의 게이트 산화막이 형성될 제 1 영역과, 제 2 두께의 게이트 산화막이 형성될 제 2 영역, 및 제 3 두께의 게이트 산화막이 형성될 제 3 영역을 정의하는 단계와, 상기 반도체 기판 상에 습식 산화 공정으로 제 1 산화막을 형성하고 상기 제 1 산화막 상에 제 2 산화막을 형성하는 단계와, 상기 제 1 영역을 블로킹하고 제 2 영역과 제 3 영역의 제 2 산화막과 제 1 산화막을 제거하는 단계와, 상기 반도체 기판 상에 열산화 공정으로 제 3 산화막을 형성하는 단계와, 상기 제 1 영역과 제 2 영역을 블로킹하고 제 3 영역의 제 3 산화막을 제거하는 단계, 및 상기 반도체 기판 상에 열산화 공정으로 제 4 산화막을 형성한 순차로 질화막을 형성하는 단계를 포함하여, 상기 제 1 영역에 제 1 산화막/제2산화막/질화막의 3중 구조의 게이트 산화막을 형성하고 제 2 영역에 제 3 산화막/질화 막 이중 구조의 게이트 산화막을 형성하며, 제 3 영역에 제 4 산화막/질화막 이중 구조의 게이트 산화막이 형성되도록 하는 것이다.
본 발명은 고전압 영역의 게이트 산화막을 습식산화막/TEOS 산화막/질화막 3중 구조로 형성하고, 중간 전압 영역의 게이트 산화막 형성시 TEOS 산화막을 단단하게 함으로써 막 특성 및 균일성을 향상시킬 수 있다.
또한, 본 발명은 동작 전압에 따른 TEOS 산화막을 형성함으로써 Dit(interface trap charge) 레벨 향상 및 문턱전압(Vt) 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 나타낸 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(1)에 소자분리막(2)을 형성하여 고전압 영역(HV)과 중전압 영역(MV) 및 저전압 영역(LV)을 정의한다.
그리고, 각 영역에 임플란트 공정을 진행하여 각각의 웰(3)을 형성한다.
도 2b를 참조하면, 전체 구조상에 소정 두께의 제 1 산화막(4)을 형성하고, 제 1 산화막(4)의 상부에 제 2 산화막(5)을 형성한다. 여기서, 제 1 산화막은 Si/SiO2 인터페이스 영역의 Dit(interface trap charge) 특성을 개선시키기 위해 형성하는 것이다.
이때, 제 1 산화막(4)은 800~900℃의 온도와 H2/O2 분위기에서 40~220Å 두께의 습식 산화막으로 형성하고, 제 2 산화막(5)은 고전압 소자의 동작 전압의 종류에 따라 600~650℃의 저온에서 LP-CVD 방법을 이용하여 200~1100Å 두께의 TEOS 산화막으로 형성한다.
여기서, 제 1 산화막(4)과 제 2 산화막(5)의 두께 비율은 Dit(interface trap charge) 개선 및후술하는 중전압 영역(MV) 게이트 산화막 제거 공정시의 제거시간 최적화를 위해 1:20이 되도록 한다.
도 2c를 참조하면, 고전압 영역(HV)를 블로킹하는 제 1 감광막 패턴(6)을 제 2 산화막(5) 상에 형성하고, 이를 식각 마스크로 1: 20 BOE(buffer oxide echant) 용액을 이용한 식각 공정을 진행하여 중전압 영역(LV)과 저전압 영역(LV)의 제 2 산화막(5)과 제 1 산화막(4)을 제거한다.
그리고, 제 1 감광막 패턴(6)을 제거한 후 도 2d에 도시된 바와 같이 제 3 산화막(7)을 800~900℃의 온도와 H2/O2 분위기에서 100~150Å 두께로 형성한다.
이때, 제 3 게이트 산화막 형성시의 열에 의해 TEOS 산화막으로 이루어지는 제 2 산화막(6)이 어닐링의 의해 단단해지고, 이로 인하여 후속의 습식 세정 공정시 제 2 산화막의 손실이 감소된다.
이어서, 도 2e에 도시된 바와 같이 고전압 영역(HV)과 중전압 영역(LV) 영역 을 블로킹하는 제 2 감광막 패턴(8)을 형성하고, 1: 20 BOE(buffer oxide echant) 용액을 이용한 식각 공정을 진행하여 저전압 영역(LV)을 기판을 노출시킨다.
그런 다음, 제 2 감광막 패턴(8)을 제거하고 도 2f에 도시된 바와 같이 650~700℃의 온도와 H2/O2 분위기에서 15~20Å 두께의 제 4 산화막(9)을 형성하고, 전체 구조상에 질화막(10)을 형성한다.
이때, 질화막(10)은 플라즈마 질화 공정을 진행하여 형성하되, 400~450℃의 온도에서 리모트 플라즈마(remote plasma) 방식으로 진행한다.
이후, 도 2g에 도시된 바와 같이 폴리실리콘막(11)을 1600~1800Å 두께로 증착한 후 사진 식각 공정을 진행하여 고전압 영역(HV)과, 중전압 영역(MV) 및 저전압 영역(LV)에 각각 게이트 전극(11a,11b,11c)을 형성한다.
이에 따라, 고전압 영역(HV) 영역에는 습식 산화막인 제 1 산화막(4)과 TEOS 산화막인 제 2 산화막(5) 및 질화막(10)이 적층된 제 1 게이트 산화막(12a)이 형성되고, 중전압 영역(MV)에는 제 3 산화막(7)과 질화막(10)이 적층된 제 2 게이트 산화막(12b)이 형성되며, 저전압 영역(LV)에는 제 2산화막(8)과 질화막(10)이 적층된 제 3 게이트 산화막(12c)이 형성된다.
이와 같은 본 발명은 고전압 영역(HV)에 습식 산화막과 TEOS 산화막 적층 구조를 형성하고, 중전압 영역(MV)과 저전압 영역(LV)의 게이트 산화막을 열산화막으로 형성하여, 고전압 영역(HV)의 TEOS 산화막을 단단하게 하여 후속 습식 공정에 의한 TEOS 산화막의 손실을 방지할 수 있다.
또한, 일정 두께의 습식 산화막 상에 TEOS 산화막을 형성함으로써 TEOS 산화막의 균일성을 개선하여 고전압 소자(HV)의 문턱전압(Vt) 특성을 개선할 수 있다.
도 3은 본 발명의 실시예에 따른 게이트 산화막이 형성된 반도체 소자과 기존의 반도체 소자의 전압-전류 특성을 측정한 그래프도이다.
이를 참조하면, 기존의 반도체 소자(A)는 TEOS 산화막만을 형성하고, 거기에 열산화 공정을 진행한 것이고, 본 발명의 반도체 소자(B)는 습식 산화막과 TEOS막의 적층 구조로서, TEOS 산화막만을 게이트 산화막으로 이용하는 기존 소자에 비하여 Dit(inter face trap charge) 레벨이 3배 정도 개선된 효과를 나타냈다.
또한, 저전압 영역에도 습식 산화막과 플라즈마를 이용한 질화막의 적층 구조가 형성되기 때문에 고전압 소자의 보론 침투 현상을 방지할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성 방법을 나타낸 공정 단면도.
도 2a 내지 도 2h은 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 나타낸 공정 단면도.
도 3은 본 발명의 실시예에 따른 게이트 산화막이 형성된 반도체 소자과 기존의 반도체 소자의 전압-전류 특성을 측정한 그래프.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 소자분리막
3 : N웰 4 : 제 1 산화막
5 : 제 2 산화막 6 : 제 1 감광막 패턴
7 : 제 3 산화막 8 : 제 2 감광막 패턴
9 : 제 4 산화막 10 : 질화막
11 : 폴리실리콘막 12a : 제 1 게이트 산화막
12b: 제 2 게이트 산화막 12c : 제 3 게이트 산화막
Claims (13)
- 반도체 기판 상에 제 1 두께의 게이트 산화막이 형성될 제 1 영역과, 제 2 두께의 게이트 산화막이 형성될 제 2 영역, 및 제 3 두께의 게이트 산화막이 형성될 제 3 영역을 정의하는 단계;상기 반도체 기판 상에 습식 산화 공정으로 제 1 산화막을 형성하고 상기 제 1 산화막 상에 제 2 산화막을 형성하는 단계;상기 제 1 영역을 블로킹하고 제 2 영역과 제 3 영역의 제 2 산화막과 제 1 산화막을 제거하는 단계;상기 반도체 기판 상에 열산화 공정으로 제 3 산화막을 형성하는 단계;상기 제 1 영역과 제 2 영역을 블로킹하고 제 3 영역의 제 3 산화막을 제거하는 단계; 및상기 반도체 기판 상에 열산화 공정으로 제 4 산화막을 형성한 순차로 질화막을 형성하는 단계; 를 포함하여상기 제 1 영역에 제 1 산화막/제2산화막/질화막의 3중 구조의 게이트 산화막을 형성하고 제 2 영역에 제 3 산화막/질화막 이중 구조의 게이트 산화막을 형성하며, 제 3 영역에 제 4 산화막/질화막 이중 구조의 게이트 산화막이 형성되도록 하며, 상기 질화막은 플라즈마 질화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 1 산화막과 제 2 산화막은 두께 비율이 1 : 20인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 2항에 있어서,상기 제 1 산화막은 40~220Å 두께로, 상기 제 2 산화막은 200~1100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 1 산화막은 800~900℃의 온도와 H2/O2 분위기에서의 습식 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 2 산화막은 LP-CVD 방식으로 제조한 TEOS 산화막인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법,
- 제 1항에 있어서,상기 제 2 산화막은 600~650℃의 저온에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 2 영역과 제 3 영역의 제 1 산화막 및 제 2 산화막 제거 공정은 1: 20 BOE(buffer oxide echant) 용액을 이용한 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 3 산화막은 100~150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 3 산화막은 800~900℃의 고온과 H2/O2 분위기의 공정 조건에서 형성 하여 제 3 산화막 형성시 상기 제 2 산화막이 고온 열처리되어 제 2 산화막이 단단해지도록 하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 3 영역의 제 2 산화막 제거 공정은 1: 20 BOE(buffer oxide echant) 용액을 이용한 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서,상기 제 3 영역의 제 4 산화막은 650~700℃의 온도와 H2/O2 분위기에서 15~20Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
- 삭제
- 제 1항에 있어서,상기 플라즈마 질화 공정은 400~450℃의 온도에서 리모트 플라즈마(remote plasma) 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
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