KR20070106167A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 PMOS 트랜지스터의 채널영역에 압축변형을 일으켜 PMOS 트랜지스터의 채널영역에서의 정공 캐리어들의 이동도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 NMOS 영역과 PMOS 영역으로 정의되는 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판의 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 전체 구조 상부면의 단차를 따라 라이너 질화막을 증착하는 단계와, 상기 PMOS 영역에 증착된 상기 라이너 질화막을 선택적으로 제거하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
NMOS, PMOS, 압축변형, 인장변형, 이동도, 캐리어, 기계적 응력
Description
도 1은 종래기술에 따른 NMOS 및 PMOS 트랜지스터의 구조를 도시한 측단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 기판
12 : 패드 산화막
13 : 패드 질화막
14 : 트렌치
15 : 월 산화막
16 : 라이너 질화막
17 : 감광막 패턴
19 : 절연막
20 : 터널 산화막
21 : 폴리 실리콘막
22 : 텅스텐 실리사이드막
23 : 하드 마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자에 기계적 응력(stress)을 조절하여 동작 전류(drive current)를 향상시킬 수 있는 방법에 관한 것이다.
반도체 소자의 동작 전류를 증가시키기 위해서, 최근에 많이 연구 중에 있는 방법 중 한 가지가 소자에 기계적 응력을 가하여 채널영역에 변형(strain)을 조절하는 방법이다. 즉, 채널영역에 일정한 변형이 일어나면 캐리어(carrier)들의 이동도(mobility)가 영향을 받게 되는데, 이러한 특성을 이용하여 동작 전류를 향상시키고 있다.
특히, NMOS 트랜지스터의 채널영역에 인장변형(tensile strain)이 일어나면, 전자 캐리어(electron carrier)들의 이동도가 향상되고, PMOS 트랜지스터의 채널영역에서 압축변형(compressive strain)이 일어나면 정공 캐리어(hole carrier)들의 이동도가 향상된다.
이러한 동작 특성에 따라, 도 1의 (a)에 도시된 바와 같이 NMOS 트랜지스터 의 채널영역에는 인장변형이 일어나도록 제어하고, (b)에 도시된 바와 같이 PMOS 트랜지스터의 채널영역에는 압축변형이 일어나도록 제어하기 위한 여러 가지 방법들이 시도되고 있다. 하지만, NMOS 트랜지스터와 PMOS 트랜지스터에 각각 목적-인장변형 또는 압축변형-에 맞는 기계적 응력을 구현하기 힘들어 공정이 복잡한 단점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, PMOS 트랜지스터의 채널영역에 압축변형을 일으켜 PMOS 트랜지스터의 채널영역에서의 정공 캐리어들의 이동도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, NMOS 영역과 PMOS 영역으로 정의되는 기판을 제공하는 단계와, 상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판의 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 전체 구조 상부면의 단차를 따라 라이너 질화막을 증착하는 단계와, 상기 PMOS 영역에 증착된 상기 라이너 질화막을 선택적으로 제거하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명은 STI(Shallow Trench Isolation) 공정시 발생되는 기계적 응력을 이용하여 선택적으로 PMOS 트랜지스터의 채널영역에 압축변형을 일으켜 PMOS 트랜지스터의 채널영역에서의 정공 캐리어들의 이동도를 향상시킴으로써 동작 전류를 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 2j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, NMOS 트랜지스터가 형성될 영역(이하, NMOS 영역이라 함)(NMOS)과, PMOS 트랜지스터가 형성될 영역(이하, PMOS 영역이라 함)(PMOS)으로 정의되는 반도체 기판(11) 상에 스크린 산화막(screen oxide, 미도시)을 형성한다. 이때, 상기 스크린 산화막은 습식산화공정 또는 건식산화공정으로 형성한다.
이어서, 상기 스크린 산화막을 마스크로 이용한 웰(well) 이온주입공정 및 문턱전압 이온주입공정을 실시한다. 이로써, 반도체 기판(11) 내에는 웰 영역(미도시)이 형성된다. 예컨대, 반도체 기판(11)이 p형인 경우 PMOS 영역(PMOS)에 n-웰을 형성한다.
이어서, 상기 스크린 산화막을 제거한 후 패드 산화막(12)을 형성한다. 이때, 상기 스크린 산화막을 제거하지 않고 그대로 패드 산화막(12)으로 사용할 수도 있다.
이어서, 패드 산화막(12) 상에 패드 질화막(13)을 증착한다. 이때, 패드 질화막(13)은 LPCVD(Low Plasma Chemical Vapor Deposition) 방식을 이용하여 증착한다.
이어서, 패드 질화막(13) 상에 감광막(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 패드 질화막(13), 패드 산화막(12) 및 기판(11)을 순차적으로 식각한다. 이로써, 기판(11) 내에 소정 깊이와 폭을 갖는 트렌치(14)가 형성된다.
이어서, 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다.
이어서, 도 2b에 도시된 바와 같이, 트렌치(14)의 내측벽에 대하여 산화공정을 실시하여 월 산화막(15)을 형성한다. 이때, 월 산화공정은 건식산화공정을 이용하여 800℃ 내지 1000℃의 온도 범위 내에서 30Å 내지 100Å의 타겟으로 실시한 다. 여기서, 월 산화공정은 좁은 액티브 영역의 임계치수(critical dimension)를 확보하고, 트렌치(14) 상부 모서리 부위에서의 추가 산화를 통해 충분한 경사를 확보하기 위함이다.
이어서, 도 2c에 도시된 바와 같이, 전체 구조 상부면의 단차를 따라 월 산화막(15) 상부에 라이너(liner) 질화막(16)을 증착한다. 이때, 라이너 질화막(16)은 Si3N4으로 형성된다. 이러한 라이너 질화막(16)은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정을 이용하여 30~100Å의 두께로 증착한다.
이어서, 도 2d에 도시된 바와 같이, 라이너 질화막(16) 상부에 감광막을 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(17)을 형성한다. 이때, 감광막 패턴(17)은 PMOS 영역(PMOS)이 개방되는 구조를 갖도록 형성된다.
이어서, 도 2e에 도시된 바와 같이, 감광막 패턴(17)에 의해 형성된 개구부를 통해 노출되는 PMOS 영역(PMOS)에 증착된 라이너 질화막(16)을 식각공정(18)을 통해 선택적으로 식각하여 제거한다. 이때, 식각공정(18)은 습식 또는 건식식각공정을 통해 선택적으로 식각되어 제거된다.
이어서, 도 2f에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴(17)을 제거한다.
이어서, 도 2g에 도시된 바와 같이, 트렌치(14, 도 2a참조) 내부가 매립되도 록 절연막(19)을 증착한다. 이때, 절연막(19)은 매립 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 이를 통해 트렌치(14) 내부에 공극(void)이 발생되는 것을 억제시킬 수 있다.
이어서, 도 2h에 도시된 바와 같이, 절연막(19)이 증착된 전체 구조 상부면에 대하여 평탄화 공정을 실시한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하여 패드 질화막(13) 또는 라이너 질화막(16)이 노출될 때까지 실시된다. 물론, 이 과정에서 패드 질화막(13)의 일부가 연마될 수도 있으며, 경우에 따라서는 패드 질화막(13)을 일부 연마시켜 패드 질화막(13)의 두께를 제어할 수도 있다.
한편, 평탄화 공정 전 또는 후에 열처리 공정을 더 실시할 수도 있다. 이때, 열처리 공정은 PMOS 영역(PMOS)의 압축응력(compressive stress)을 증가시키기 위한 것으로, 02, H20와 같은 산화 분위기에 700~1200℃의 온도에서 실시하는 것이 바람직하다.
이어서, 도 2i에 도시된 바와 같이, 패드 질화막(13)을 제거하여 패드 산화막(12)을 노출시킨다. 이때, 패드 질화막(13)을 제거하기 위한 식각공정은 산화막과 질화막 간의 식각 선택비가 높은 식각용액을 이용하여 실시한다. 예컨대, 식각공정은 인산(H3PO4)을 이용하여 실시할 수 있다. 이로써, 절연막(19)이 돌출된 형태로 나타나게 된다.
이어서, DHF(Dilute HF; H20로 희석된 HF용액) 또는 BOE(Buffered Oxide Etchant; HF와 NH4F가 혼합된 용액) 용액을 이용한 세정공정을 실시하여 패드 산화막(12)을 제거하는 동시에 돌출된 절연막(19)의 일부를 식각하여 소자 분리막을 형성한다.
이어서, 소자 분리막이 형성된 전체 구조 상부면에 터널 산화막(20)을 형성한다. 이때, 터널 산화막(20)은 750℃ 내지 800℃ 온도 범위 내에서 습식산화공정을 실시한 후 850℃ 내지 1000℃ 온도 범위 내에서 인-시튜(in-situ)로 N2O 어닐공정을 실시하여 형성한다. 여기서, 인-시튜(in-situ)로 N2O 어닐공정을 실시하여 터널 산화막(20) 내에 질소를 포함시키는 이유는 터널 산화막(20) 내에 적절한 양의 질소를 포함(incorporation)시켜 우수한 특성을 갖는 터널 산화막(20)을 형성하기 위함이다. 바람직하게 터널 산화막(20) 내에 포함되는 질소 함량은 2~10atomic% 정도로 한다.
이어서, 도 2j에 도시된 바와 같이, 터널 산화막(20) 상에 폴리 실리콘막(21), 텅스텐 실리사이드막(또는, 텅스텐)(22) 및 하드 마스크(hard mask)(23)을 순차적으로 증착한 후 사진공정을 통해 식각하여 스택(stack) 구조의 게이트 전극을 형성한다.
이어서, 도시되진 않았지만, 게이트 전극의 양측으로 노출되는 기판(11)에 대하여 이온주입공정을 실시하여 기판(11) 내에 소오스 및 드레인 영역을 형성한다.
상기 도 2g에 도시된 바와 같이 본 발명은 트렌치(14, 도 2a참조)가 매립되 도록 증착되는 절연막(19)은 실리콘(즉, 기판)에 비해 체적이 크기 때문에 인접한 실리콘에 압축응력을 형성하게 된다. 하지만, 절연막(19)과 실리콘 기판의 경계에 있는 라이너 질화막(16)은 상기 압축응력을 상쇄시킨다. 즉, 산화막은 압축응력이 높은 특성을 갖고, 질화막은 인장응력(tensile stress)이 높은 특성을 갖기 때문이다.
따라서, 본 발명은 PMOS 영역(PMOS)에 증착된 라이너 질화막(16, 도 2d참조)을 선택적으로 제거하여 특정 영역 즉, PMOS 영역(PMOS)에만 절연막(19)에 의한 압축응력을 형성하고, 다른 영역 즉, NMOS 영역(NMOS)에는 압축응력을 형성시키지 않게 된다-그대로 라이너 질화막(16)이 존재함에 따라 압축응력을 이 라이너 질화막(16)을 통해 상쇄시킴-. 이를 통해 NMOS 영역(NMOS)에 영향을 미치지 않으면서 PMOS 영역(PMOS)의 채널영역에 정공 이동도를 향상시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 선택적으로 PMOS 영역에 증착된 라이너 질화막을 제거함으로써 소자 분리막용 절연막에 기인하여 가해지는 압축응력을 형성하여 PMOS 트랜지스터의 채널영역에 정공 이동도를 향상시킬 수 있다.
Claims (8)
- NMOS 영역과 PMOS 영역으로 정의되는 기판을 제공하는 단계;상기 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계;상기 패드 질화막, 상기 패드 산화막 및 상기 기판의 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함하는 전체 구조 상부면의 단차를 따라 라이너 질화막을 증착하는 단계;상기 PMOS 영역에 증착된 상기 라이너 질화막을 선택적으로 제거하는 단계; 및상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치를 형성한 후 상기 트렌치의 내부면에 월 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소자 분리막을 형성하는 단계는,상기 트렌치가 매립되도록 소자 분리막용 절연막을 증착하는 단계; 및상기 소자 분리막용 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 소자 분리막용 절연막을 평탄화하기 전 또는 후, 상기 소자 분리막용 절연막에 대하여 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 열처리 공정은 산화 분위기에서 700~1200℃의 온도로 실시하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 산화 분위기는 O2 또는 H2O 분위기인 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 라이너 질화막은 Si3N4으로 형성하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 소자 분리막용 절연막은 산화막으로 형성하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9472445B2 (en) | 2013-12-23 | 2016-10-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of fabricating the same |
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2006
- 2006-04-28 KR KR1020060038727A patent/KR20070106167A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9472445B2 (en) | 2013-12-23 | 2016-10-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of fabricating the same |
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