KR101258642B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 트랜지스터 소자는 게이트 전극과 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 내에 각각 형성된 제1 및 제2 불순물 확산 영역을 포함하며, 제1 및 제2 측벽 스페이서는 각각 제 1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 제1 스페이서 절연층은 제2 스페이서 절연층, 게이트 전극의 측벽 및 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 형성되고, 게이트 구조체와 액티브 실리콘 영역 위에 콘포말 절연층을 형성하고, 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 콘포말 절연층의 일부는 노출시키면서, 액티브 실리콘 영역 위에 형성된 상기 콘포말 절연층의 일부는 덮는 유기 물질의 식각 마스크를 형성하고, 유기 물질의 식각 마스크를 이용하여 콘포말 절연층의 노출된 부분을 식각하고, 및 제2 스페이서 절연층을 식각하는 동안 게이트 전극의 측벽 표면과 액티브 실리콘 영역의 표면을 식각 손상으로부터 보호하기 위해, 제1 스페이서 절연층과 상기 콘포말 절연층을 형성하는 물질의 식각 선택비보다 제2 스페이서 절연층을 형성하는 물질의 식각 선택비가 더 큰 식각 공정을 통하여, 제1 및 제2 측벽 스페이서의 제2 측벽 스페이서 절연층을 제거하는 것을 포함한다.
CMOS 반도체 소자, 스페이서, 실리사이드

Description

반도체 소자의 제조 방법{Fabricating method of semiconductor device}
본 발명은 CMOS 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속 실리사이드 구조체의 손상을 줄이거나 방지하면서, 게이트 전극으로부터 측면 스페이서를 제거하는 CMOS 소자 제조 방법에 관한 것이다.
일반적으로 CMOS 반도체 소자는, 상보적인 P-채널 트랜지스터와 N-채널 트랜지스터가 공통 반도체 기판 상에 형성된 집적회로를 포함한다. 일반적으로, CMOS는 높은 집적도와 높은 성능, 예를 들어 높은 동작 효율, 빠른 스위칭 스피드 때문에 IC 칩에 사용된다. 반도체 제조 공정에서의 기술적인 혁신은 빠른 스피드, 높은 집적도, 그리고 낮은 전력 소모 등 CMOS의 과제들에 대한 시장 요구를 충족시켰다. 그러나 서브 마이크론 이하의 디자인 룰에 의한 CMOS의 다운스케일링(downscaling)은 성능과 안정성 측면에서 기술적인 도전에 직면한다. 예를 들어, 소자의 크기가 작아질수록, CMOS 트랜지스터는 더 작은 게이트 전극. 더 작은 채널 길이, 그리고 더 좁아진 소오스/드레인 불순문 확산 영역으로 형성되어야 한다. 다운스케일링은, 일반적으로, 트래지스터에 높은 채널 저항과 높은 정션/콘택(junction/contact) 기생 저항이 발생하여, 소자의 성능 열화를 야기한다. 다운 스케일링에 의한 소자의 성능 열화를 감소시키기 위하여, 효과적으로 정션/콘택 기생 저항을 감소시키고, 채널의 전도도를 향상시키기 위한 다양한 CMOS 제조 방법이 이용된다.
예를 들어, 듀얼 스트레스 라이너(dual stress liner) 기술은 고집적 CMOS 소자의 성능 향상을 위한 수단으로서 CMOS 제조 공정에서 이용될 수 있다. 일반적으로 듀얼 스트레스 라이너 기술은 P형 트랜지스터의 전도 채널에 충분한 압축 스트레스를 가하면, 채널에서 홀의 이동도를 증가시킬 수 있으며, 반면에 N형 트랜지스터의 전도 채널에 충분한 인장 스트레스를 가하면 채널에서 전자의 이동도를 증가시킬 수 있다는 점에 기초를 둔다. 이러한 관점에서, 트랜지스터의 채널에서 전하 캐리어의 이동도를 향상시키기 위하여 P형 트랜지스터의 게이트 구조체 위에 압축 스트레스를 가지는 절연 라이너(insulating liner)를 형성하고, 반면에 N형 트랜지스터의 게이트 구조체 상에는 인장 스트레스를 가지는 절연 라이너를 형성함으로서, 소자의 성능을 향상시키는 다양한 듀얼 스트레스 라이너 기술이 발전하고 있다.
고집적 소자에서 트랜지스터의 성능을 향상시키기 위한 다른 CMOS 제조 공정은, 채널/ 정션/ 콘택 영역의 콘택 저항 및 면 저항을 효과적으로 감소시키는, 소오스/드레인 영역의 도펀트의 프로파일(profile)/구조를 형성하기 위한 이온 주입 기술을 포함한다. 또한 CMOS 제조 공정은 게이트-정션 저항을 감소시키기 위해, 소오스/드레인 불순물 확산 영역 및 폴리실리콘 게이트 구조체의 실리사이드화를 위해 살리사이드(Salicide: self-aligned silicide) 과정을 실시할 수도 있다.
일반적으로, 이온 주입과 살리사이드 공정은 이온 주입과 살리사이드 화(salicidation)에 대한 마스크로서 작용하는 게이트 전극 측면의 절연 스페이서를 형성하는 스페이서 제조 공정과 함께 이행된다. 일 예로, 게이트 전극의 에지로부터 소오스/드레인 영역의 이온 주입 프로파일을 조절하기 위한 마스크로서, 질화물 스페이서는 전형적으로 게이트 전극 측면에 형성된다. 또한, 질화물 스페이서는 폴리실리콘 게이트 전극과 소오스/드레인 불순물 확산 영역 상에 자기 정렬(self-aligned) 방식으로 금속 실리사이드층을 형성하기 위한 마스크로서 작용한다. 비록 게이트 측면 스페이서가 이온 주입과 살리사이드화 공정에서 용이할지라도, 이 스페이서는 일반적으로 이온 주입과 살리사이드화 공정에 적합하도록 설계되며, 다른 공정에 용이하도록 설계되어 있지 않다. 이런 점에서, 스페이서 및/또는 이러한 스페이서를 형성하는 것은 역으로 공정의 다른 단계에서 성능 또는 안정성의 열화를 야기하는 역효과를 낼 수 있으며, 또한 집적도에 제한을 가하는 위험성을 내포할 수도 있다.
예를 들어, CMOS 소자의 스케일이 작아지고, 게이트 전극의 임계치수(critical dimensions)가 감소함에 따라(게이트 스택(stack) 사이의 공간 및 게이트의 길이가 감소할수록), 게이트 측면 스페이서는 집적도에 제한을 가하는 위험성을 내포한다. 게다가 주어진 디자인 룰에 따르면, 측벽 스페이서는 효과적으로 게이트 스택 구조체의 폭을 증가시키고, 인접한 트랜지스터 소자 사이에 공간 또는 갭(gap)을 좁게한다. 바꿔 말하면, 주어진 디자인 룰에서, 게이트 측벽 스페이서는 게이트 구조체들 사이에 있는 갭의 종횡비(aspect ratio)를 증가시키며, 그러한 가로-세로 비는 연이은 증착 공정을 더욱 어렵게 한다. 예를 들어, 스페이서는 연이 은 층간 절연층(inter layer dielectric)의 증착 공정시, 갭필 능력에 악영향을 미칠 수도 있다.
또한, 측벽 스페이서의 이용은 듀얼 스트레스 라이너 공정에서는 문제가 될 수도 있다. 예를 들어, 스페이서의 두께가 이웃한 트랜지스터 소자 사이에 공간을 더 좁게하는 고집적 공정에 있어서, 원하는 스트레스 특성을 달성하기 위해 허용되는 스트레스 라이너 유전층에 대한 제약이 있을 수 있다. 더구나, 듀얼 스트레스 라이너와 비듀얼 스트레스 라이너(non-dual stress liner) 공정에 있어서, 게이트 측벽 스페이서는 트랜지스터 채널 영역에, 스트레스 라이너 층에 의한 바람직한 스트레스를 감쇄시키는, 원하지 않는 스트레스를 줄 수도 있으며, 이에 의해 성능에 역효과를 낼 수도 있다. 그러므로, 어떤 공정에서는 게이트 측벽 스페이서를 제거하는 것이 바람직하다.
본 발명이 해결하고자 하는 과제는 금속 실리사이드 구조체의 손상이나 연이은 공정을 지연시키거나 제약을 주는 것과 같은 결함 메커니즘을 방지하거나 감소시키면서 게이트 구조체로부터 측벽 스페이서를 제거하는 방법을 수반한 CMOS 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 제조 방법은 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 트랜지스터 소자는 게이트 전극과 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 제1 및 제2 측벽 스페이서에 인접한 상기 액티브 실리콘 영역 내에 각각 형성된 제1 및 제2 불순물 확산 영역을 포함하며, 제1 및 제2 측벽 스페이서는 각각 제 1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 제1 스페이서 절연층은 제2 스페이서 절연층, 게이트 전극의 측벽 및 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 형성되고, 게이트 구조체와 액티브 실리콘 영역 위에 콘포말 절연층을 형성하고, 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 콘포말 절연층의 일부는 노출시키면서, 액티브 실리콘 영역 위에 형성된 콘포말 절연층의 일부는 덮는 유기 물질의 식각 마스크를 형성하고, 유기 물질의 식각 마스크를 이용하여 콘포말 절연층의 노출된 부분을 식각하고, 및 제2 스페이서 절연층을 식각하는 동안 상기 게이트 전극의 측벽 표면과 상기 액티브 실리콘 영역의 표면을 식각 손상으로부터 보호하기 위해, 제1 스페이서 절연층과 콘포말 절연층을 형성하는 물질의 식각 선택비보다 제2 스페이서 절연층을 형성하는 물질의 식각 선택비가 더 큰 식각 공정을 통하여, 제1 및 제2 측벽 스페이서의 제2 측벽 스페이서 절연층을 제거하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 제조 방법은 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 트랜지스터 소자는 게이트 전극과 게이트 전극의 제 1 및 제2 측벽 상에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 내에 각각 형성된 불순물 확산 영역과 제1 및 제2 실리사이드층을 포함하고, 제1 및 제2 측벽 스페이서는 각각 제1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 제1 스페이서 절연층은 제2 스페이서 절연층, 게이트 전극의 측벽 및 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면사이에 개재되는 트랜지스터 소자를 형성하고, 게이트 구조체와 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 상의 제1 및 제2 실리사이드 층을 덮는 콘포말 절연층을 형성하고, 제1 콘포말 절연층 위에 유기 물질층을 증착하고, 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 콘포말 절연 층의 일부를 노출하고, 상기 유기 물질층을 에치백하는 제1 식각 공정을 실시하여 상기 액티브 실리콘 영역 상의 상기 제1 및 제2 실리사이드층 위에 형성된 상기 콘포말 절연층 부분을 보호하는 식각 마스크를 형성하고, 유기 물질의 식각 마스크를 이용하여, 콘포말 절연층의 노출된 부분을 제거하는 제2 식각 공정을 실시하고, 유기 물질의 식각 마스크를 제거하여, 제1 및 제2 실리사이드층과 액티브 실리콘 영역 위에 형성된 상기 콘포말층 절연층 부분이 노출시키고, 및 제1 및 제2 측벽 스페이서의 제2 스페이서 절연층을 제거하는 제3 식각 공정으로, 제3 식각 공정은 제2 절연층을 형성하는 물질의 식각 선택비가 상기 제1 스페이서 절연층과 상기 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 제1 스페이서 절연층과 콘포말 절연층이 게이트 전극의 측벽과 제1 및 제2 실리사이드층을 제3 식각 공정 동안 식각 손상으로부터 보호하는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 제조 방법은, 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 트랜지스터는 게이트 전극과 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 내에 각각 형성된 불순물 확산 영역과 제1 및 제2 실리사이드층을 포함하고, 제1 및 제2 측벽 스페이서는 각각 제1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 제1 스페이서 절연층은 제2 스페이서 절연층, 게이트 전극의 측벽 및 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 개재되는 트랜지스터 소자를 형성하고, 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 상의 게이트 구조체와 제1 및 제2 실리사이드층을 덮는 제1 콘포말 절연층을 형성하고, 제1 콘포말 절연층 위에 제2 콘포말 절연층을 형성하고, 제2 콘포말 절연층 위에 유기 물질층을 증착하고, 유기 물질층을 식각하는 제1 식각 공정을 실시하여, 게이트 구조체의 측벽 상부와 상면에 형성된 제2 콘포말 절연층의 일부를 노출하고, 액티브 실리콘 영역 상의 제1 및 제2 실리사이드층 위에 형성된 제1 및 제2 콘포말 절연층의 일부를 덮는 식각 마스크를 형성하고, 유기 물질의 식각 마스크를 사용하여, 제2 콘포말 절연층의 노출된 부분을 제1 콘포말 절연층까지 제거하는 제2 식각 공정을 실시하고, 유기 물질의 식각 마스크를 제거하여, 제1 및 제2 실리사이드층과 액티브 실리콘 영역 위에 형성된 제2 콘포말 절연층 부분이 노출시키고, 제1 콘포말 절연층의 노출된 부분을 제2 스페이서 절연층까지 제거하는 제3 식각 공정으로, 제3 식각 공정은 제1 콘포말 절연층을 형성하는 물질의 식각 선택비가 제2 스페이서 절연층과 제2 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 제2 콘포말 절연층이 제1 및 제2 실리사이드 층과 액티브 실리콘 영역을 제3 식각 공정 동안 식각 손상으로부터 보호되고, 및 제2 스페이서 절연층을 제거하는 제4 식각 공정으로, 제4 식각 공정은 제2 스페이서 절연층을 형성하는 물질의 식각 선택비가 제1 스페이서 절연층과 제1 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 제1 스페이서 절연층과 제1 콘포말 절연층이 상기 게이트 전극의 측벽, 제1 및 제2 실리사이드층과 액티브 실리콘 영역을 제4 식각 공정 동안 식각 손상으로부터 보호되는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있 다.
상기한 바와 같은 본 발명의 반도체 제조 방법에 따르면, 안정적인 동작을 하는 반도체 소자를 제조할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
한 층이 다른 층 또는 기판의 "위(on)" 또는 "위(over)"에 있는 것으로 설명하는 경우, 그러한 층은 다른 층 또는 기판의 바로 위에 놓여질 수도 있고, 또는 중간에 다른 층들이 개재될 수도 있다.
이하, 본 발명의 실시예들에 의하여 반도체 소자의 제조 방법을 설명하기 위한 도면들을 참고하여 본 발명에 대해 설명하도록 한다. 다만 도면에서 각 층과 각 영역의 두께 및 수치들은 명확화를 위하여 실제보다 크게 도시되어 있다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 스페이서 제거 공정을 수반한 CMOS 반도체 제조 공정을 설명하기 위한 개략적인 도면들이다
더욱 구체적으로, 도 1a 내지 도 1j는 CMOS 제조 전공정(FEOL: Front End Of Line) 중 여러 단계에서 CMOS 반도체 소자(100)의 개략적인 단면도들이다. 여기서 도 1a는 반도체 기판(101) 위에 상보성 트랜지스터(complementary transistor) 구조체(110, 120)를 형성하는 제조 공정의 중간 단계에서 CMOS 반도체 소자(100)의 개략적인 단면도이다. 도 1a는 소오스/드레인 도핑(doping) 프로파일(profile)을 정의하고, 금속 실리사이드 영역 형성을 위한 마스크로서 작용하는, 게이트 스페이서 기술을 포함한 CMOS 제조 공정을 이용하여 형성된 CMOS 소자의 일반적인 구조를 설명한다.
게다가 도 1b 내지 도 1h는 도 1a에서 도시한 구조체를 형성한 후, 연이은 CMOS 제조 공정, 즉 소오스/드레인 영역과 폴리 게이트 상에 형성된 실리사이드 영역의 손상을 방지하면서, 상보성 CMOS 트랜지스터의 게이트 구조체로부터 게이트 측벽 스페이서를 제거하는 공정의 각 단계들에서 CMOS 반도체 소자(100)의 개략적인 단면도들이다. 또한 도 1i 내지 도 1j는, 도 1b 내지 도 1h의 스페이서 제거 공정에 연이은 CMOS 제조 공정의 한 부분으로 실시되는, 듀얼 스트레스 라이너(dual stress liner) 공정의 초기 단계들을 설명하는 도면들이다. 본 발명의 일 실시예에 의하면, 이하에서 설명하듯이 도 1B 내지 도 1H의 스페어서 제거 공정은, 도 1i와 도 1j의 듀얼 스트레스 라이너 형성 과정에서 실리사이드 영역을 손상으로부터 보 호할 수 있다.
반도체 기판(101)의 액티브 표면상에 각각의 액티브 영역(102, 103)에 형성된 NMOS 트랜지스트 구조체(110) 및 PMOS 트랜지스트 구조체(120)를 포함한 CMOS 반도체 소자(100)를 나타내는 도 1a를 참조하여, 도 1a 내지 도 1j의 제조 공정을, 구체적으로 설명한다. 액티브 영역(102, 103)은 소자 분리 영역(104)(예를 들면 STI(Shallow Trench Isolation))에 의하여 분리되고 정의된다. 본 발명의 일 실시예에서, 액티브 영역(102)은 P형 기판(101a) 부분에 정의되고, 액티브 영역(103)은 P형 기판에 형성된 N형 웰(101b)을 포함한다. NMOS 트랜지스터(110)는 액티브 영역(102)의 기판 표면에 형성된 게이트 구조체(111)와 P형 기판(101a)에 형성된 N형으로 도우프된 소오스/드레인 불순물 확산 영역(16)을 포함한다. 유사하게 P형 트랜지스터(120)는 액티브 영역(103)의 소자 표면에 형성된 게이트 구조(121)와 N형 웰에 형성된 P형으로 도우프된 소오스/드레인 불순물 주입 영역(16)을 포함한다. NMOS, PMOS 트랜지스터(110, 120)의 소오스/드레인 영역(16)은 얇은 깊이로 형성된 소오스/드레인 연장 영역(extension region, 16a)과 고농도 불순물 주입 영역 (16b)을 포함한다. 트랜지스터(110, 120)의 소오스/드레인 영역(16)은 금속 실리사이드 콘택(contact, 17) 영역을 포함한다.
게이트 구조체(111, 121)들은 유사한 구조를 가지며, 각각은 유전층(11), 폴리실리콘층(polysilicon layer, 12) 및 금속 실리사이드층(13)을 포함하는 스택층(stack layer)으로 형성된 폴리실리콘 게이트 전극(11, 12, 13)을 포함한다. 또한, 게이트 구조체(111, 121) 각각은 제1 스페이서 절연층(14) 및 제2 스페이서 절 연층(15)을 포함한다. 제1 스페이서 절연층(14)은 제2 스페이서 절연층(15), 게이트 전극(11, 12, 13)의 측벽 및 게이트 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 개재된, L-형 절연 스페이서이다. 본 발명의 일 실시예에서, 제1 스페이서 절연 층(14)은 산화물(oxide)로 형성되며, 제2 스페이서 절연층(15)은 질화물(nitride)로 형성된다.
도 1a의 CMOS 반도체 소자(100)는 종래 기술을 이용하여 형성될 수 있다. 반도체 기판(101)은 P형 반도체 층(101a)이 기판의 상부 표면의 일부, 벌크(bulk) 기판 상에 에피택셜하게 성장한 반도체 일부, 또는 웨이퍼 접합 기술을 이용하여 형성된 반도체 일부일 수 있다. 또는, 반도체 기판(101)은 SOI(Silicon On Insulator substrate)일 수도 있다. 소자 분리 영역(104)은 통상적인 방법에 의하여 형성될 수 있으며, 예를 들어 TEOS(Tetra Eethy1 Ortho Silicate) 산화물 등의 산화물 유전체로 채워진 STI로 형성될 수도 있다. N형 웰 영역(101b)은 이온 주입 마스크 형성, 이온 주입 및 어닐링을 포함하는 통상적인 N형 웰 제조 공정에 의하여 형성될 수 있다.
게이트 구조체(111, 121)는 통상적인 공정에 의하여 형성될 수 있다. 예를 들어, 게이트 전극층(11, 12)은 연속적으로 산화층과 폴리실리콘층을 형성한 후, 사진공정에 의한 패턴 형성과 RIE(Reactive Ion Etching) 등의 플라즈마 식각 공정에 의하여 형성될 수 있다. 게이트 전극층(11, 12)을 형성 후, 소오스/드레인 연장 영역(extension region, 16a)은 낮은 에너지 이온 주입(low energy ion implantation) 또는 PIII(Plasma Immersion Ion Implatation)에 의하여 게이트 전 극층(11, 12) 근처의 실리콘 기판에 얇은 깊이로 이온을 주입하는 통상적인 공정에 의하여 형성될 수 있다.
얇은 콘포말(conformal) 산화층을 기판(101)의 액티브 표면 위에 형성하여, 게이트 전극(11, 12)을 둘러싼다. 여기서 이온 주입 후, 산화층을 패턴닝(patterning)하여, 제1 스페이서 절연층(14)을 형성한다. 제2 스페이서 절연층(dielectric offset spacers, 15)은, 예를 들어 실리콘 질화층을 증착하고, 연이어 폴리실리콘 게이트 전극의 각 면에 자기 정렬된 측벽 스페이서들을 형성하기 위한 이방성 식각 공정에 의하여, 폴리실리콘 게이트 전극 측벽을 따라 형성될 수 있다.
제2 스페이서 절연층(15)을 형성한 후, 통상적인 HDI(High Dose ion Implantation) 공정으로 도우프된 소오스/드레인 영역(예를 들어 16b)을 형성할 수 있다. 폴리실리콘 게이트 전극(12)의 윗부분은 HDI 공정을 실시하는 동안 도우프될 수 있다. 그 후, 공지의 기술을 사용하여 금속 실리사이드 영역(13)을 형성하기 위한 실리사이드화 공정(silicidation process)을 실시할 수 있다. 예를 들어, 통상적인 실리사이드화 공정은, 일반적으로 기판(101)의 표면 위에 적절한 내화금속(refractory metal)의 콘포말층을 블랭킷(blanket) 증착하고, 내화금속의 콘포말층과 불순물 확산 영역(16) 및 게이트 전극(12)의 실리콘 또는 반도체 물질 사이에 화학적 반응이 일어나서 금속 실리사이드층(13, 17)을 형성하고, 및 선택적 식각에 의하여 내화금속의 반응하지 않은 부분을 제거하는 것을 포함한다. 이 과정에서, 제2 스페이서 절연층(15)는 반응 마스크로서 작용한다. 이는 실질적으로 내화금속 과 제2 스페이서 절연층(15)의 물질 사이에 어떠한 반응도 일어나지 않게 하여, 게이트 실리사이드 층(13)과 트랜지스터(110, 120)의 소오스/드레인 영역(16) 사이에 전류 통로가 형성되는 것을 방지할 수 있다.
도 1a의 제조 과정에서, 제2 스페이서 절연층(15)은 게이트 구조체(111, 120)의 일부이며, 게이트 전극(11, 12, 13)의 측벽에 증착된다. 상기와 같은 이유로, 실리사이드 층(13, 17) 또는 트랜지스터 구조체에 손상 없이, 제2 스페이서 절연층(15)을 제거하는 것이 바람직하다.
본 발명의 일 실시예에 따른 스페이서 절연층(14, 15) 제거 공정을 도 1b 내지 도 1h를 참조하여 설명한다.
도 1b를 참조하면, 제1 콘포말 절연층(130) 및 제2 콘포말 절연층(131)은 반도체 기판(101)의 액티브 실리콘 영역의 표면 위에 연속적으로 형성된다. 본 발명의 일 실시예에서, 제1 콘포말 절연층(130)을 종래 기술을 이용하여, LTO(Low Temperature Oxide)와 같은 산화물로 약 50Å 내지 200 Å 정도 두께로 형성한다.
예를 들어, LTO의 제1 콘포말 절연층(130)은 낮은 온도(예를 들어, 400℃)에서 실레인(SiH4)과 산소(O2)를 이용한 CVD(Chemical Vapor Deposition)에 의해, 실리콘 산화물을 증착하여 형성될 수 있다. LTO의 제1 콘포말 절연층(130)은 기판(101)에 대해 압축 스트레스를 가진다. 이는 열산화층(thermal oxide) 등 성장에 의해 형성된 산화층보다 낮다. 또한, 제2 콘포말 절연층(131)은 약 50Å 내지 200Å 정도의 두께로 형성된 질화층일 수 있다. 예를 들어, 제2 콘포말 절연층(131)은 실레인과 암모니아, 산화질소 또는 질소를 이용한 PECVD(Plasma Enhanced Chemical Vapor Deposition)를 통하여 형성된 실리콘 질화층일 수 있다.
다음으로, 도 1c를 참조하면, 유기 물질층(140)은 반도체 기판(101)의 액티브 표면 위에 형성된다. 본 발명의 일 실시예에서, 유기 물질층(140)은 BARC(Bottom Anti-Reflective Coating) 또는 포토 레지스트일 수 있다. 유기 물질층(140)은 BARC, 포토레지스트 또는 충분한 갭필(gap fill) 특성 가지는 다른 적절한 유기 물질로 형성될 수 있다. 유기 물질층(140)은 게이트 구조체들(111, 121) 사이의 영역에서 보이드(void) 없이 증착될 수 있는 충분한 갭필(gap fill) 특성을 가진, BARC를 평탄하게 블랭킷 증착함으로써 형성될 수 있다. 예를 들어, 유기 물질층(140)은 회전 코팅(spin-on)에 의해 증착된 유기 고분자 BARC(예를 들면, SOG(Spin-On-Glass))일 수 있다. 유기 고분자 BARC는 일반적으로 갭필 특성과 평탄화(planarization) 특성이 좋다. 다른 실시예에서, 유기 물질층(140)은 이하에서 설명하는 것처럼, 무기질 BARC와 같은 무기질 물질로 형성될 수 있다.
에치백(etch-back) 공정을 실시하여, 게이트 구조체(111, 121)의 상부(upper portions)보다 아래 레벨까지 유기 물질층(140)을 식각한다. 특히, 도 1d에서처럼, 유기 물질층(140)은 게이트 구조체(111, 121)의 중간 레벨 정도까지 식각되고, 이에 의해 게이트 구조체(111, 121)의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 제2 콘포말 절연층(131)의 일부는 노출시키면서, 액티브 실리콘 영역 위에 형성된 제2 콘포말 절연층(131)의 잔류 부분은 덮는 유기 물질의 식각 마스크(140')가 형성된다. 에치백 공정은 제2 콘포말 절연층(131)에 대해 유기 물질층(140)을 선택적으로 식각하는 식각 시약(etching chemistry, 예를 들어 질화 층에 비해 BARC층을 선택적으로 식각하는 물질)을 이용한 이방성 RIE 공정일 수 있다.
다음으로, 도 1e를 참조하면, 유기 물질의 식각 마스크(140')에 의해 제2 콘포말 절연층(131')의 잔류 부분은 보호되면서, 제2 콘포말 절연층(131)의 노출된 부분은 제1 콘포말 절연층(130)까지 식각되는 식각 공정을 실시한다. 특히 제2 콘포말 절연층(131)은 질화물로 형성되며, 제1 콘포말 절연층(130)은 산화물로 구성되는 본 발명의 일 실시예에서는, 질화물인 제2 콘포말 절연층(131)의 노출된 부분을 산화물에 선택적인 적절한 식각 시약을 이용한 RIE 공정을 통해 식각해서, 산화물인 제1 콘포말 절연층(130)과 유기 물질의 식각 마스크(140')가 식각되는 것을 방지하거나 최소화할 수 있다.
다음으로 도 1f를 참조하면, 유기 물질의 식각 마스크(140')를 제거하는 식각 공정을 실시해서, 기판 표면 상에 형성된 제2 콘포말 절연층의 잔류부분(131')이 노출시킨다. 제1 및 제2 콘포말 절연층(130, 131')에 대하여 식각 마스크(140')를 선택적으로 식각하는 식각 시약을 이용한 RIE 공정에 의해 유기 물질의 식각 마스크(140')를 제거하여, 제1 콘포말 절연층(130)의 노출된 부분과 제2 콘포말 절연층(131')의 잔류 부분이 식각되는 것을 피할 수 있다.
유기 물질의 식각 마스크(140')를 제거한 후, 제2 콘포말 절연층의 잔류 부분(131')을 식각 마스크로 하여, 제1 콘포말 절연층(도 1d의 130)의 노출된 부분을 식각하여, 밑에 있는 제1 콘포말 절연층(130')이 식각되는 것으로부터 보호하여 도 1g에 도시한 구조체를 형성한다. 제2 콘포말 절연층(131')은 질화물로 형성되고, 제1 콘포말 절연층(130)은 산화물로 형성된 본 발명의 일 실시예에서는, 질화물에 대해 선택적인 적절한 식각 시약을 이용한 RIE 공정을 이용하여 산화물인 제1 콘포말 절연층(130)의 노출된 부분을 식각해서, 질화물의 제2 콘포말 절연층(131')과 제2 스페이서 절연층(15)이 식각되는 것을 최소화하거나 피할 수 있다. 이 과정에서, 도 1g에 도시한 것처럼, 얇은 산화물의 제1 스페이서 절연층(14)의 상부가 조금 식각될 수 있다.
다음으로, 도 1h를 참조하면, 습식 식각 공정을 실시해서, 게이트 구조체(111, 121)의 제2 스페이서 절연층(15)과 제2 콘포말 절연층의 잔류 부분(131')을 제거한다. 제2 스페이서 절연층(15)과 제2 콘포말 절연층(131')이 질화물인 본 발명의 일 실시예에서는, 액티브 실리콘 표면과 게이트 전극을 보호하는 식각 정지층으로 작용하는, 제1 콘포말 절연층(130') 및 제1 스페이서 절연층(14)의 잔류 부분에 대해 선택적으로 제2 스페이서 절연층(15)과 제2 콘포말 절연층(131')의 잔류 부분을 제거하는 질화물 습식 식각 공정을 실시할 수 있다. 특히, 질화물의 제2 스페이서 절연층(15)과 질화물의 제2 콘포말 절연층(131')의 잔류 부분은, 제1 스페이서 절연층(14) 및 제1 콘포말 절연층(130')의 산화물에 대하여 선택적인 식각 시약인 핫 인산(hot phosphoric acid)을 이용한 습식 식각 공정을 사용하여 제거될 수 있다.
질화물 제거에 적합한 습식 식각 공정이 게이트 구조체(111, 121)의 금속 실리사이드층(13)을 약간 침식시킬 수 있다는 것은 중요하다. 그러나 금속 실리사이드층(13)은 침식이 성능에 영향을 미치지 않는 충분한 두께로 형성된다.
반면에, 소오스/드레인 불순물 확산 영역(16) 상의 실리사이드 콘택층(17)은 약간의 침식이 있어도 성능이 떨어질 수 있는, 상대적으로 얇은 두께로(예를 들어, 20Å) 형성된다. 그러나, 도 1h의 식각 공정을 실시하는 동안, 제1 스페이서 절연층(14)과 제1 콘포말 절연층(130')을 형성하는 산화 절연층은, 제2 스페이서 절연층(15)을 제거하는 습식 식각 공정에서 발생하는 침식 또는 다른 손상으로부터 실리사이드 콘택층(17)을 보호한다.
도 1h는 소오스/드레인 실리사이드 콘택(17)에 대한 침식 또는 손상을 방지하면서, 질화물의 제2 스페이서 절연층(15)을 효과적으로 제거하는 전공정(FEOL)의 중간 단계에서의 반도체 소자(100)를 나타낸다. 제2 스페이서 절연층(15)을 제거 후, CMOS 소자의 제조 공정은 타겟 어플리케이션(target application)에 적절한 CMOS 소자의 제조 공정을 이용하여 계속될 수 있다. 잔류하는 제1 콘포말 절연층(130', 예를 들어, LTO)은 연이은 제조 공정 동안 산화, 침식 등으로부터, 드레인/ 소오스 불순물 확산 영역(16) 상의 실리사이드 콘택(17)을 보호할 수 있다.
도 1i과 도 1j는 스페이서 제거 공정에 연이은 CMOS 제조 공정의 일부로서 수행될 수 있는 듀얼 스트레스 라이너 공정을 개략적으로 나타낸다. 여기서 스페이서 제거 공정은 질화물의 스트레스 라이너를 형성하는 동안 손상으로부터 실리사이드 영역이 보호되도록 할 수 있다. 더욱 구체적으로, 도 1i는 NMOS 및 PMOS 트랜지스터(110, 120)을 덮는, 기판의 액티브 영역(101) 위에 콘포말 실리콘 질화층(150)과 얇은 콘포말 산화층(160)을 연속적으로 형성하는 것을 포함하는, 예시적인 듀얼 스트레스 라이너 공정의 초기 단계를 설명한다. 일 실시예에서, 콘포말 실리콘 질 화층(150)은, NMOS 트랜지스터(110)의 채널에서 캐리어(carrier)의 이동도(mobility)를 증가시킬 수 있는 인장력이 있는 질화물 층이다. 인장력 있는 질화층(150)은 공지의 방법에 의하여 형성될 수 있다. 더구나 얇은 콘포말 산화층(160)도 공지의 방법에 의하여 질화층(150) 위에 형성될 수 있다. 산화층(160)은 당업자에게 자명한 것처럼, 듀얼 스트레스 라이너 공정에서 연이은 식각 공정 동안, 질화층(150)을 보호하는 식각 정지층으로 작용한다.
콘포말 산화층(160)의 일부 및 인장력 있는 질화물 라이너층(150)의 일부는 사진공정에 의하여 액티브 PMOS 영역(103)으로부터 제거된다. 예를 들어, NMOS 소자 영역(102)을 덮는 포토레지스트 마스크를 형성하고, PMOS 소자 영역(103)과 STI 영역(104)의 일부를 노광시킨다. 그리고 노광된 PMOS 소자 영역(103) 위의 산화층(160)과 질화층(150) 부분을 제거하는 식각 공정을 실시하여, 도 1j에 도시된 것과 같이 식각된 스트레스 라이너(150', 160')를 형성한다. 예를 들어 식각 공정은, 산화층인 제1 콘포말 절연층(130')의 잔류 부분을 식각 정지층으로 사용하여, PMOS 소자 영역(103) 위의 산화층(160) 및 질화층(150)의 노광된 부분을 식각하는 연속적인 RIE 공정일 수 있다. 즉, 실리사이드 콘택(17)은 LTO 제1 콘포말 층(130')에 의해 덮여 있기 때문에, PMOS 소자 영역(103)의 실리사이드 콘택(17)은 식각 환경 또는 포토레지스트 제거 공정에 노출되지 않는다. 이것은 실리사이드 영역(17)을 식각 정지층으로서 이용하여 식각 공정을 실시하는, 종래 기술과 다른 점이다.
그리고 종래의 기술을 사용하여, NMOS 및 PMOS소자 영역(102, 103)을 덮는, 압축력 있는 제2 실리콘 질화층(미도시)을 기판의 액티브 표면 상에 블랭킷 증착한 다. 제2 층은 PMOS 트랜지스터(120)의 채널에 압축 스트레스를 가할 수 있는 물질(예를 들어, 질화물)로 형성된다. 그리고, 산화층(160')을 식각 정지층으로 이용하여, 소자 영역(102)에 있는 층(160', 150') 위에 존재하는 압축성 있는 질화층을 식각 공정에 의하여 제거한다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 스페이서 제거 공정을 수반한 CMOS 반도체 제조 공정을 설명하는 개략적인 도면들이다. 특히, 도 2a 내지 도 2f는, 상기 도 1b 내지 도 1h를 참조하여 설명한 스페이서 제거 공정이, 변형된 공정을 설명하기 위한 도면들이다. 설명의 편의를 위하여, 도 2a는 도 1a의 CMOS 반도체 소자(100)의 기판(101)의 액티브 표면 위에 산화물의 얇은 제1 콘포말 절연층(130, 예를 들어, LTO)이 형성된 제조 공정의 중간 단계를 나타낸다. 이 단계에서, 상기 도 1b를 참조하여 설명한 제조 공정과 차이점은 제1 콘포말 절연층(130) 위에 제2 콘포말 절연층이 증착되지 않았다는 점이다.
게다가, 도 2b에 도시한 것처럼, 물질층(141)은 제1 콘포말 절연층(130)을 덮도록 반도체 기판(101)의 액티브 표면 위에 형성된다. 제1 콘포말 절연층(130)이 LTO와 같은 산화물로 형성되는 본 발명의 다른 실시예에서, 물질층(141)은 이하에서 설명하는 것처럼, 제1 콘포말 절연층(130)에 대하여 선택적으로 식각되도록, 비환원성 식각 환경(산소가 없거나 소량 존재하는 조건)에서 식각될 수 있는 BARC 또는 포토레지스트일 수 있다. 예를 들어, 물질층(141)은 CVD를 이용하여 무기질 BARC를 증착하여 형성될 수 있다.
게이트 구조체(111, 121)의 상부보다 아래 레벨까지 물질층(141)을 식각하는 에치백 공정을 실시한다. 특히, 도 2c에 도시한 것처럼, 물질층(141)은 게이트 전극(111, 121)의 중간 레벨 정도까지 식각되며, 이에 의해 제1 콘포말 절연층(130)의 일부를 노출시키는 식각 마스크(141')를 형성한다. 에치백 공정은 비환원성 조건에서 RIE를 이용하여, 제1 콘포말 절연층(130)에 대해 선택적으로 물질층(141)을 식각한다.
다음으로 도 2d를 참조하면, 밑에 있는 제1 콘포말 절연층(130')이 식각되는 것으로부터 보호하는 식각 마스크(141')를 이용하여, 제1 콘포말 절연층(도 2c의 130)의 노출된 부분을 식각하는 공정이 실시된다. 특히, 제1 콘포말 절연층(130)이 산화물로 형성된 본 발명의 다른 실시예에서, 제1 콘포말 절연층(130)의 노출된 부분은 식각 마스크(141')와 제2 스페이서 절연층(15)에 대해 선택적인 적절한 식각 시약을 이용한 RIE 공정에 의하여 식각될 수 있다. 이 과정에서 제1 스페이서 절연층(14)은 도 2d에 도시한 것처럼, 약간 식각되거나 리세스(recess)될 수 있다.
다음으로 도 2e에서처럼, 무기물질의 식각 마스크(141')를 제거하는 식각 공정을 실시하여, 기판 표면 상에 형성된 제1 콘포말 절연층(130')의 잔류 부분을 노출시킨다. 무기질 식각 마스크(141')는 제1 콘포말 절연층(130')과 제1 스페이서 절연층(14)의 절연 물질(예를 들어, LTO)에 대해 선택적으로 식각 마스크(141') 물질을 식각할 수 있는 식각 시약을 사용한 RIE 공정을 이용하여 제거될 수 있다.
식각 마스크(141')를 제거한 후, 게이트 구조체(111, 121)의 제2 스페이서 절연층(15)을 제거하는 식각 공정을 실시해서 도 2f에 도시한 구조체가 형성되도록 한다. 제2 스페이서 절연층(15)이 질화물로 형성된 본 발명의 다른 실시예에서, 게 이트 전극과 액티브 실리콘의 표면을 보호하는 식각 정지층 역할을 하는, 잔류하는 제1 콘포말 절연층(130')과 제1 스페이서 절연층(14)의 산화물에 대하여 선택적으로 제2 스페이서 절연층(15)을 제거하는 습식 질화물 식각 공정을 할 수 있다. 특히, 질화물인 제2 스페이서 절연층(15)은 고온 인산(hot phosphoric acid) 습식 식각 공정을 통하여 제1 스페이서 절연층(14)과 마스크층(130')의 산화물에 대하여 선택적으로 제거될 수 있다.
도 2f는 소오스/드레인 실리사이드 콘택(17)의 손상이나 침식을 방지하면서, 질화물인 제2 스페이서 절연층(15)를 효율적으로 제거하는 전공정(도 1h에 도시된 것과 비슷함)의 중간 단계에서 반도체 소자(100)를 나타낸다. 스페이서 제거 후, CMOS 소자의 제조 공정은 적절한 공정을 이용하여 계속될 수 있다. 여기서, 각 단계에 따라 잔류하는 제1 콘포말 산화층(130', 예를 들어 LTO)은 연속적인 제조 공정에서, 소오스/드레인 불순물 확산 영역 상의 실리사이드 콘택(17)을 산화, 침식 등으로부터 보호하기 위해 이용될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 스페이서 제거 공정을 수반한 CMOS 반도체 제조 방법을 설명하기 위한 개략적인 도면들이다
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 스페이서 제거 공정을 수반한 CMOS 반도체 제조 방법을 설명하기 위한 개략적인 도면들이다.
(도면의 주요 부분에 대한 부호의 설명)
11: 유전층 12: 폴리실리콘층
13: 금속 실리사이드층 14: 제1 스페이서 절연층
15: 제2 스페이서 절연층 17: 금속 실리사이드 콘택
110: NMOS 트랜지스터 120: PMOS 트랜지스터
111, 121: 게이트 구조체 130, 130': 제1 콘포말 절연층
131, 131': 제2 콘포말 절연층 140: 유기 물질층

Claims (36)

  1. 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 상기 트랜지스터 소자는 게이트 전극과 상기 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 상기 제1 및 제2 측벽 스페이서에 인접한 상기 액티브 실리콘 영역 내에 각각 형성된 제1 및 제2 불순물 확산 영역을 포함하며, 상기 제1 및 제2 측벽 스페이서는 각각 제 1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 상기 제1 스페이서 절연층은 상기 제2 스페이서 절연층, 상기 게이트 전극의 측벽 및 상기 게이트 전극의 제1 및 제2 측벽에 인접한 상기 액티브 실리콘 영역의 표면 사이에 형성되고;
    상기 게이트 구조체와 상기 액티브 실리콘 영역 위에 콘포말 절연층을 형성하고;
    상기 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 상기 콘포말 절연층의 일부는 노출시키면서, 상기 액티브 실리콘 영역 위에 형성된 상기 콘포말 절연층의 일부는 덮는 유기 물질의 식각 마스크를 형성하고;
    상기 유기 물질의 식각 마스크를 이용하여 상기 콘포말 절연층의 노출된 부분을 식각하고; 및
    상기 제2 스페이서 절연층을 식각하는 동안 상기 게이트 전극의 측벽 표면과 상기 액티브 실리콘 영역의 표면을 식각 손상으로부터 보호하기 위해, 상기 제1 스페이서 절연층과 상기 콘포말 절연층을 형성하는 물질의 식각 선택비보다 제2 스페 이서 절연층을 형성하는 물질의 식각 선택비가 더 큰 식각 공정을 통하여, 제1 및 제2 측벽 스페이서의 제2 측벽 스페이서 절연층을 제거하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 유기 물질의 식각 마스크를 사용하여 상기 콘포말 절연층의 노출된 부분을 식각하는 단계는 것은, 상기 콘포말 절연층을 형성하는 물질의 식각 선택비가 상기 제2 스페이서 절연층을 형성하는 물질의 식각 선택비보다 더 큰 식각 공정을 이용하여 상기 콘포말 절연층을 제거해서, 상기 제2 스페이서 절연층을 노출시키는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 2항에 있어서,
    상기 제2 스페이서 절연층을 제거하기 전에, 유기 물질의 식각 마스크를 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제 3항에 있어서,
    상기 유기 물질의 식각 마스크는 환원 조건에서 애싱 공정을 통해 제거되는 반도체 소자 제조 방법.
  5. 제 3항에 있어서,
    상기 제1 스페이서 절연층은 산화물로 형성되고, 상기 제2 스페이서 절연층은 질화물로 형성되고, 상기 콘포말 절연층은 산화물로 형성되는 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 콘포말 절연층을 형성하는 것은 제1 콘포말 절연층을 형성하고, 상기 제1 콘포말 절연층 위에 제2 콘포말 절연층을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서,
    상기 유기 물질의 식각 마스크를 사용하여 상기 콘포말 절연층의 노출된 부분을 식각하는 것은, 상기 제2 콘포말 절연층의 노출된 부분을 상기 제1 콘포말 절연층까지 제거하는 것을 포함하는 반도체 소자 제조 방법.
  8. 제 7항에 있어서,
    상기 액티브 실리콘 영역 위에 형성된 상기 제2 콘포말 절연층의 잔류 부분이 노출되도록, 유기 물질의 식각 마스크를 제거하는 것을 더 포함하고,
    상기 제1 및 제2 측벽 스페이서의 상기 제2 스페이서 절연층을 제거하는 것은, 질화물인 상기 제2 콘포말 절연층의 잔류 부분을 식각 마스크로 이용하여 상기 제1 콘포말 절연층의 노출된 부분을 식각하고, 상기 제1 콘포말 절연층과 상기 제1 스페이서 절연층을, 상기 제2 스페이서 절연층 제거시 상기 게이트 전극과 상기 액티브 실리콘의 표면을 보호하는 식각 보호층으로 이용하여, 상기 제2 스페이서 절연층과 상기 제2 콘포말 절연층의 잔류 부분을 식각하는 것을 포함하는 반도체 소자 제조 방법
  9. 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 상기 트랜지스터 소자는 게이트 전극과 상기 게이트 전극의 제 1 및 제2 측벽 상에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 상기 제1 및 제2 측벽 스페이서에 인접한 상기 액티브 실리콘 영역 내에 각각 형성된 불순물 확산 영역과 제1 및 제2 실리사이드층을 포함하고, 상기 제1 및 제2 측벽 스페이서는 각각 제1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 상기 제1 스페이서 절연층은 상기 제2 스페이서 절연층, 상기 게이트 전극의 측벽 및 상기 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 개재되는 트랜지스터 소자를 형성하고;
    상기 게이트 구조체와 상기 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 상의 상기 제1 및 제2 실리사이드 층을 덮는 콘포말 절연층을 형성하고;
    상기 제1 콘포말 절연층 위에 유기 물질층을 증착하고, 상기 게이트 구조체의 측벽 상부(upper sidewall)와 상면(top surfaces)에 형성된 상기 콘포말 절연층의 일부를 노출하고, 상기 유기 물질층을 에치백하는 제1 식각 공정을 실시하여 상기 액티브 실리콘 영역 상의 상기 제1 및 제2 실리사이드층 위에 형성된 상기 콘포말 절연층 부분을 보호하는 식각 마스크를 형성하고;
    상기 유기 물질의 식각 마스크를 이용하여, 상기 콘포말 절연층의 노출된 부분을 제거하는 제2 식각 공정을 실시하고;
    상기 유기 물질의 식각 마스크를 제거하여, 상기 제1 및 제2 실리사이드층과 상기 액티브 실리콘 영역 위에 형성된 상기 콘포말층 절연층 부분이 노출시키고; 및
    상기 제1 및 제2 측벽 스페이서의 상기 제2 스페이서 절연층을 제거하는 제3 식각 공정으로, 상기 제3 식각 공정은 상기 제2 절연층을 형성하는 물질의 식각 선택비가 상기 제1 스페이서 절연층과 상기 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 상기 제1 스페이서 절연층과 상기 콘포말 절연층이 상기 게이트 전극의 측벽과 상기 제1 및 제2 실리사이드층을 상기 제3 식각 공정 동안 식각 손상으로부터 보호하는 것을 포함하는 반도체 소자 제조 방법.
  10. 반도체 기판의 액티브 실리콘 영역에 트랜지스터 소자를 형성하고, 상기 트랜지스터는 게이트 전극과 상기 게이트 전극의 제1 및 제2 측벽에 각각 형성된 제1 및 제2 측벽 스페이서를 포함하는 게이트 구조체와, 상기 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 내에 각각 형성된 불순물 확산 영역과 제1 및 제2 실리사이드층을 포함하고, 상기 제1 및 제2 측벽 스페이서는 각각 제1 스페이서 절연층과 제2 스페이서 절연층을 포함하고, 상기 제1 스페이서 절연층은 상기 제2 스페이서 절연층, 상기 게이트 전극의 측벽 및 상기 게이트 전극의 제1 및 제2 측벽에 인접한 액티브 실리콘 영역의 표면 사이에 개재되는 트랜지스터 소자를 형성하고;
    상기 제1 및 제2 측벽 스페이서에 인접한 액티브 실리콘 영역 상의 상기 게이트 구조체와 상기 제1 및 제2 실리사이드층을 덮는 제1 콘포말 절연층을 형성하고;
    상기 제1 콘포말 절연층 위에 제2 콘포말 절연층을 형성하고;
    상기 제2 콘포말 절연층 위에 유기 물질층을 증착하고, 상기 유기 물질층을 식각하는 제1 식각 공정을 실시하여, 상기 게이트 구조체의 측벽 상부와 상면에 형성된 상기 제2 콘포말 절연층의 일부를 노출하고, 상기 액티브 실리콘 영역 상의 상기 제1 및 제2 실리사이드층 위에 형성된 상기 제1 및 제2 콘포말 절연층의 일부를 덮는 식각 마스크를 형성하고;
    상기 유기 물질의 식각 마스크를 사용하여, 상기 제2 콘포말 절연층의 노출된 부분을 상기 제1 콘포말 절연층까지 제거하는 제2 식각 공정을 실시하고;
    상기 유기 물질의 식각 마스크를 제거하여, 상기 제1 및 제2 실리사이드층과 액티브 실리콘 영역 위에 형성된 상기 제2 콘포말 절연층 부분이 노출시키고;
    상기 제1 콘포말 절연층의 노출된 부분을 상기 제2 스페이서 절연층까지 제거하는 제3 식각 공정으로, 상기 제3 식각 공정은 상기 제1 콘포말 절연층을 형성하는 물질의 식각 선택비가 상기 제2 스페이서 절연층과 상기 제2 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 상기 제2 콘포말 절연층이 상기 제1 및 제2 실리사이드 층과 상기 액티브 실리콘 영역을 상기 제3 식각 공정 동안 식각 손상으로부터 보호되고; 및
    상기 제2 스페이서 절연층을 제거하는 제4 식각 공정으로, 상기 제4 식각 공정은 상기 제2 스페이서 절연층을 형성하는 물질의 식각 선택비가 상기 제1 스페이서 절연층과 상기 제1 콘포말 절연층을 형성하는 물질의 식각 선택비보다 더 커서, 상기 제1 스페이서 절연층과 상기 제1 콘포말 절연층이 상기 게이트 전극의 측벽, 상기 제1 및 제2 실리사이드층과 상기 액티브 실리콘 영역을 상기 제4 식각 공정 동안 식각 손상으로부터 보호되는 것을 포함하는 반도체 소자의 제조 방법.
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