KR100393216B1 - 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 - Google Patents

엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 Download PDF

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Abstract

스페이서 없이 엘디디 구조를 갖는 모오스 트랜지스터의 제조 방법이 개시된다. 반도체 기판상에 형성된 게이트 전극 및 스페이서를 형성하고, 이를 이용하여고농도의 소스/드레인 영역을 형성한다. 스페이서를 제거하고 저농도의 소스/드레인 영역을 형성한다. 고농도 소스/드레인 영역을 저농도 소스/드레인 영역보다 먼저 형성함으로써, 저농도 소스/드레인 영역의 열적 부담을 줄이고, 스페이서가 없는 구조를 형성함으로써 실리사이드 형성 면적을 증가시킬 수 있다. 또한, 씨모오스 엘디디 트랜지스터 제조 공정에서 포토마스크 공정을 줄일 수 있어 공정 단순화 측면에서 효과적이다.

Description

엘디디 구조를 갖는 모오스 트랜지스터의 제조 방법{Method of fabricating Metal Oxide Semiconductor transistor with Lightly Doped Drain structure}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 스페이서 없이 엘디디(Lightly Doped Drain;이하 LDD) 구조를 갖는 모오스(Metal Oxide Semiconductor;MOS) 트랜지스터 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 크기가 급속하게 작아짐에 따라 트랜지스터의 구조에도많은 변화가 요구되고 있다. 동작 속도를 향상시키면서 고집적화를 이루기위해 단채널 소자가 요구된다. 그런데, 트랜지스터의 채널 길이가 짧아짐에 따라 펀치쓰루(punch through) 현상과 같은 문제점이 발생한다. 상기와 같은 문제점을 해결하기 위해 트랜지스터 동작 시 소스와 드레인간의 전기장의 세기를 감소시키기 위한 얕은 접합(shallow junction)을 구현하고 있다.
접합을 형성함에 있어서 전통적으로 사용되어온 LDD 구조의 형성 공정을 살펴보면, 반도체 기판상에 게이트 전극을 형성하고 게이트 전극을 마스크로 이용하여 저농도의 소스/드레인 이온 주입을 하고 어닐링(annealing)한다. 다음 게이트 전극의 양 측벽에 스페이서(spacer)를 형성하고 게이트 전극과 스페이서를 마스크로 하여 고농도의 소스/드레인 이온 주입을 하고 어닐링(annealing)한다.
그런데, 상술한 바와 같은 종래의 LDD 구조를 갖는 트랜지스터의 형성 방법에서, 저농도의 소스/드레인 영역은 고농도의 소스/드레인 영역 형성 전에 형성되어 2회의 열처리 공정을 받게되므로, 저농도 영역의 열적 부담이 증가되어 불순물의 확산이 촉발될 수 있다. 또한, 소스/드레인 형성 공정 후에 소자의 활성 영역 또는 게이트 전극에 금속 실리사이드 막 형성 공정을 진행함에 있어서, 트랜지스터의 패턴 크기가 작아질수록 게이트 스페이서 사이 간격이 좁아져서 금속 실리사이드 막의 형성이 용이하지 않게 된다.
또한, 채널의 도전형이 다른 피모오스(P type MOS;PMOS)와 엔모오스(N type MOS;NMOS)가 결합된 씨모오스(Complementary Metal Oxide Semiconductor;CMOS)의 LDD구조 형성 공정을 살펴보면, PMOS가 형성될 반도체 기판위에 포토마스크를 덮고NMOS가 형성될 기판 내에 저농도의 N형 불순물 이온 주입을 한 후, 다시 NMOS가 형성된 반도체 기판위에 포토마스크를 덮고 PMOS가 형성될 기판 내에 저농도의 P형 불순물 이온 주입을 한다. 포토마스크를 제거한 다음, PMOS 및 NMOS의 게이트 전극 측벽에 스페이서를 형성한다. PMOS가 형성된 반도체 기판위에 다시 포토마스크를 덮고 NMOS가 형성된 기판 내에 고농도의 N형 불순물 이온 주입을 한 후, NMOS가 형성된 반도체 기판위에 다시 포토마스크를 덮고 PMOS가 형성된 기판 내에 고농도의 P형 불순물 이온 주입을 한다. 상기의 공정과 같이 반도체 기판 상에 서로 다른 도전형의 채널을 갖는 트랜지스터들을 형성하기 위해서는 4회의 포토 마스크 공정을 진행하므로 공정상의 번거로움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저농도 소스/드레인 영역의 열적 부담이 최소화된 LDD구조의 모오스 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 금속 실리사이드 막 형성이 용이한 구조를 갖는 LDD구조의 모오스 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 공정이 단순화된 CMOS LDD구조의 모오스 트랜지스터의 제조 방법을 제공하는 것이다.
도 1 내지 도 6은 본 발명에 의한 모오스 트랜지스터 제조 방법을 나타내는단면도들이다.
* 도면의 주요 부분의 부호에 대한 설명 *
110 - 반도체 기판 130A,130B - 게이트 절연막
140A,140B - 게이트 전극 170A,170B - 스페이서
165 - 절연막 190 - 제1 불순물 영역
200 - 제2 불순물 영역 220 - 제3 불순물 영역
230 - 제4 불순물 영역 240 - 실리사이드 막
본 발명의 기술적 과제를 달성하기 위하여, 본 발명에 따라 반도체 기판 상에 게이트 전극을 형성하고, 반도체 기판과 게이트 전극이 이루는 양쪽 모서리에 절연막을 형성하는 단계로서, 게이트 전극과 게이트 전극의 양 측벽에 형성될 스페이서 사이 및 이 스페이서와 반도체 기판 사이에 각각 언더컷이 형성되도록 절연막을 형성한다. 그리고, 게이트 전극의 양 측벽에 스페이서를 형성한 후, 스페이서 양측의 반도체 기판내에, 제1 농도를 갖는 제1 불순물 영역을 형성한다. 스페이서를 제거한 후, 스페이서의 제거에 의해 노출된 게이트 전극의 양측 반도체 기판 내에, 제1 농도보다 저농도인 제2 농도를 갖는 제2 불순물 영역을 형성한다.
상기 절연막을 형성하는 단계는, 상기 게이트 전극이 형성된 반도체 기판 전면에 절연 물질층을 형성하는 단계, 상기 절연 물질층이 형성된 상기 게이트 전극 측벽에 상기 절연 물질층과 식각 선택비가 다른 스페이서를 형성하는 단계 및 상기 게이트 전극과 상기 스페이서 사이 및 상기 반도체 기판과 상기 스페이서 사이에 각각 언더컷이 형성되도록 상기 절연 물질층을 식각하는 단계를 포함한다.
상기 절연막은 "L"자형으로 형성하는 것이 바람직하다.
상기 절연막은 Si3N4인 것이 바람직하다.
상기 제1 불순물 영역이 형성된 반도체 기판 상면, 상기 게이트 전극의 상면 및 절연막이 형성되지 않은 상부 측벽에 금속 실리사이드 막을 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 제1 불순물 영역을 형성하는 단계에서는, 상기 게이트 및 스페이서를 마스크로 이용하여, 상기 반도체 기판 내에 상기 제1 불순물을 이온 주입하는 것이 바람직하다.
상기 스페이서는 폴리 실리콘인 것이 바람직하다.
상기 스페이서는 NH4OH를 이용하여 제거하는 것이 바람직하다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명에 따라 제1 영역 및 제2 영역으로 구성된 반도체 기판 상에 각각 제1 게이트 전극과 제2 게이트 전극을 형성한다. 그리고, 반도체 기판과 제1, 제2 게이트 전극이 이루는 양쪽 모서리에 각각 절연막을 형성하는데, 제1, 제2 게이트 전극과 제1, 제2 게이트 전극의 양 측벽에 형성될 스페이서 사이 및 스페이서와 반도체 기판 사이에 각각 언더컷이 형성되도록 절연막을 형성한 다음, 제1 및 제2 게이트 전극의 양측벽에 각각 스페이서를 형성한다. 다음, 제2 영역의 반도체 기판 전면을 제1 마스크로 덮고, 제1 영역의 스페이서 양측의 반도체 기판 내에 제1농도를 갖는 제1 도전형 물질로 도핑된 제1 불순물 영역을 형성하고, 제1 영역의 스페이서를 제거한다. 제1 영역의 스페이서의 제거에 의해 노출된 제1 게이트 전극의 양측 반도체 기판내에, 제1 농도보다 저농도인 제2 농도를 갖는 제1 도전형 물질로 도핑된 제2 불순물 영역을 형성한다. 제1 마스크를 제거한 뒤, 제1 영역의 반도체 기판 전면을 제2 마스크로 덮고, 제2 영역의 스페이서 양측의 반도체 기판내에, 제1 농도를 갖는 제2 도전형 물질로 도핑된 제3 불순물 영역을 형성한다. 제2 영역의 스페이서를 제거한 후, 제2 영역의 스페이서의 제거에 의해 노출된 제2 게이트 전극의 양측 반도체 기판내에, 제1 농도보다 저농도인 제2 농도를 갖는 제2 도전형 물질로 도핑된 제4 불순물 영역을 형성한다.
상기 제2 마스크를 제거하고 상기 제1 불순물 영역이 형성된 반도체 기판 상면, 상기 제3 불순물이 형성된 반도체 기판 상면, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 상면 및 절연막이 형성되지 않은 상부 측벽에 금속 실리사이드 막을 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 절연막을 형성하는 단계는, 상기 제1 및 제2 게이트 전극이 형성된 반도체 기판 전면에 절연 물질층을 형성하는 단계, 상기 절연 물질층이 형성된 상기 제1 및 제2 게이트 전극의 측벽에 각각 스페이서를 형성하는 단계 및 상기 제1, 제2 게이트 전극과 스페이서 사이 및 상기 반도체 기판과 상기 스페이서 사이에 각각 언더컷이 형성되도록 상기 절연 물질층을 식각하는 단계를 포함하는 것이 바람직하다.
상기 절연막은 "L"자형으로 형성하는 것이 바람직하다.
상기 절연막은 Si3N4인 것이 바람직하다.
상기 제1 불순물 영역을 형성하는 단계에서는, 상기 제1 영역에 형성된 제1 게이트 전극 및 스페이서를 마스크로 이용하여, 상기 제1 영역의 반도체 기판 내에 상기 제1 도전형 물질을 이온 주입하는 것이 바람직하다.
상기 제3 불순물 영역을 형성하는 단계에서는, 상기 제2 영역에 형성된 제2 게이트 전극 및 스페이서를 마스크로 이용하여, 상기 제2 영역의 반도체 기판 내에 상기 제2 도전형 물질을 이온 주입하는 것이 바람직하다.
상기 스페이서는 폴리 실리콘인 것이 바람직하다.
상기 스페이서는 습식 식각에 의해 제거하는 것이 바람직하다.
상기 스페이서는 NH4OH를 이용하여 제거하는 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하 도1 내지 도 6을 참고로 본 발명을 상세히 설명한다. 도 1 내지 도 6은 본 발명에 의한 CMOS 트랜지스터 제조 방법을 나타내는 단면도들이다.
도 1에서, P형 물질로 도핑된 반도체 기판(110)내에는 N형 물질로 도핑된 웰(well)(120)이 형성되어 있다. N형 웰(120)이 형성된 영역에는 PMOS 트랜지스터가 형성될 영역으로 도면에는 "B"로 표시하였다. 그리고, N형 웰(120)이 형성되지 않은 반도체 기판(110)은 NMOS 트랜지스터가 형성될 영역으로 도면에는 "A"로 표시하였다. A영역의 반도체 기판(110) 상에는 NMOS 트랜지스터의 게이트 절연막(130A) 및 게이트 전극(140A)을 형성하고 N형 웰(120)이 형성된 B영역의 반도체 기판(110) 상에는 PMOS 트랜지스터의 게이트 절연막(130B) 및 게이트 전극(140B)을 형성한다.게이트 전극(140A,140B)은 폴리 실리콘으로 이루어진 것이 이후 실리사이드 공정진행 시 바람직하다. 반도체 기판(110) 상면, 게이트 전극(140A,140B)의 측벽 및 상면에 중온 산화막(150)(Middle Thermal Oxide;MTO) 및 절연 물질층(160)을 순차적으로 형성한다. 절연 물질층(160) 상면에 폴리 실리콘층(미도시)을 형성한 뒤 에치백 공정을 실시하여 절연물질층(160)이 형성되어 있는 게이트 전극(140A,140B)의 측벽에 스페이서(170A,170B)를 형성한다. 절연물질층(160)과 스페이서(170A,170B)는 식각 선택비가 다른 물질로 이루어진다. 절연물질층(160)은 Si3N4인 것이 바람직하다. 스페이서(170A,170B)는 폴리 실리콘으로 이루어진 것이 바람직하다.
도 2에서, 게이트 전극(140A,140B)과 스페이서(170A,170B) 사이 및 반도체 기판(110)과 스페이서(170A,170B) 사이에 언더컷(175)이 형성될 만큼 절연 물질층(160)을 식각하여 게이트 전극(140A,140B)과 반도체 기판(110)이 이루는 모서리에만 절연막(165)이 형성되도록 한다. 절연막(165)은 게이트 전극(140A,140B)과 반도체 기판(110)을 따라 형성되므로 구조상 "L"자형을 보인다. 이후 실리사이드 형성 공정 진행시, 상기의 언더컷(175)이 형성된 만큼 실리사이드 형성 면적이 증가된다. 절연 물질층의 식각 시 중온 산화막의 상면 일부도 식각되므로 도면에 155로 표시하였다. 다음, B영역을 포토 마스크(180)로 덮고, A영역의 반도체 기판(110)내에 제1 농도를 갖는 제1 도전형의 제1 불순물 영역(190)을 형성한다. 상기 제1 불순물 영역(190)의 형성은 스페이서(170A)와 절연막(165)을 마스크로 하여, A영역의 반도체 기판(110)내에 제1 농도를 갖는 제1 도전형 물질을 이온 주입하고 열처리하는 공정으로 이루어진다. 이 때, A영역의 게이트 전극(140A)에도 제1 도전형 물질의 이온이 주입된다.
또는, A영역의 게이트 전극(140A)에는 이온이 주입되지 않도록 공정을 진행할 수 있다.
도 3에서, A영역의 스페이서(170A)를 제거하고 절연막(165) 하부의 반도체 기판(110)내에 상기 제1 농도보다 저농도인 제2 농도를 갖는 제1 도전형의 제2 불순물 영역(200)을 형성한다. 스페이서(170A)는 NH4OH를 이용하여 제거한다. 제2 불순물 영역(200)의 형성은 상기의 절연막(165)를 통과할 수 있을 만큼의 에너지를 가진 제2 불순물 이온을 주입하고 열처리하는 공정으로 이루어진다.
도 4에서, A영역을 포토 마스크(210)로 덮고, B영역의 반도체 기판(110)내에 제1 농도를 갖는 제2 도전형의 제3 불순물 영역(220)을 형성한다. 제3 불순물 영역(220)의 형성도 상기 제1 불순물 영역(190) 형성 공정과 같이 스페이서(170B)와 절연막(165)을 마스크로 하여 제1 농도를 갖는 제2 도전형 물질을 이온 주입하고 열처리하는 공정으로 이루어진다.
도 5에서, B영역의 스페이서(170B)를 제거하고 절연막(165) 하부의 반도체 기판(110)내에 상기 제1 농도보다 저농도인 제2 농도를 갖는 제2 도전형의 제4 불순물 영역(230)을 형성한다. 스페이서(170B)는 A영역의 스페이서 제거와 같이 NH4OH를 이용하여 제거한다. 제4 불순물 영역(230)의 형성도 상기의 절연막(165)를 통과할 수 있을 만큼의 에너지를 가진 제4 불순물 이온을 주입하고 열처리하는 공정으로 이루어진다.
결과적으로, 고농도를 갖는 제1 불순물 영역(190)과 제3 불순물 영역(220)을저농도를 갖는 제2 불순물 영역(200)과 제4 불순물 영역(230)보다 먼저 형성하여 저농도 영역(200,230)에 열처리 공정이 1회만 수행되므로, 저농도 영역(200,230)의 열적 부담이 줄어든다. 또한, 종래의 LDD구조를 갖는 CMOS 트랜지스터에서 4회 수행하던 포토마스크 공정을 2회만 수행하여 공정을 단순화 시킬 수 있다.
도 6에서, 제1 불순물 영역(190)이 형성된 반도체 기판(110) 상면, 제3 불순물 영역(220)이 형성된 반도체 기판(110) 상면, 게이트 전극(140A,140B)의 상면 및 게이트 전극(140A,140B)의 절연막(165)이 형성되지 않은 상부 측벽의 남아있는 중온 산화막(155)을 제거한다.(미도시) 상기의 결과물이 형성된 반도체 기판(110) 전면에 고융점 금속막(미도시)을 형성하고 열처리하여, 금속막(미도시)이 제1 불순물 영역(190)이 형성된 반도체 기판(110) 상면, 제3 불순물 영역(220)이 형성된 반도체 기판(110) 상면, 게이트 전극(140A,140B)의 상면 및 게이트 전극(140A,140B)의 절연막이 형성되지 않은 상부 측벽의 폴리실콘막과 반응하도록 한다. 반응이 이루어지면, 제1 불순물 영역(190)이 형성된 반도체 기판(110) 상면, 제3 불순물 영역(220)이 형성된 반도체 기판(110) 상면, 게이트 전극(140A,140B)의 상면 및 게이트 전극(140A,140B)의 절연막이 형성되지 않은 상부 측벽에 실리사이드 막(240)이 형성된다.
상술한 바와 같이 본 발명의 모오스 트랜지스터 및 그 제조 방법에서는 고농도의 소스/드레인 영역을 저농도의 소스/드레인 영역보다 먼저 형성하여 저농도 소스/드레인 영역의 열적 부담을 줄이고, 스페이서가 없는 구조를 형성함으로써 실리사이드 형성 면적을 증가시킬 수 있다. 또한, CMOS LDD 모오스 트랜지스터 제조 공정에서 포토마스크 공정 수를 줄일 수 있어 공정 단순화 측면에서 효과적이다.

Claims (20)

  1. 삭제
  2. 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판과 상기 게이트 전극이 이루는 양쪽 모서리에 절연막을 형성하는 단계로서 상기 게이트 전극과 상기 게이트 전극의 양 측벽에 형성될 스페이서 사이 및 상기 스페이서와 상기 반도체 기판 사이에 각각 언더컷이 형성되도록 상기 절연막을 형성하는 단계;
    상기 게이트 전극의 양 측벽에 상기 스페이서를 형성하는 단계;
    상기 스페이서 양측의 반도체 기판내에, 제1 농도를 갖는 제1 불순물 영역을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 스페이서의 제거에 의해 노출된 상기 게이트 전극의 양측 상기 반도체 기판 내에, 상기 제1 농도보다 저농도인 제2 농도를 갖는 제2 불순물 영역을 형성하는 단계를 포함하는 모오스 트랜지스터 제조 방법.
  3. 제2 항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 게이트 전극이 형성된 반도체 기판 전면에 절연 물질층을 형성하는 단계;
    상기 절연 물질층이 형성된 상기 게이트 전극 측벽에 상기 절연 물질층과 식각 선택비가 다른 스페이서를 형성하는 단계; 및
    상기 게이트 전극과 상기 스페이서 사이 및 상기 반도체 기판과 상기 스페이서 사이에 각각 언더컷이 형성되도록 상기 절연 물질층을 식각하는 단계를 포함하는 모오스 트랜지스터 제조 방법.
  4. 제2 항에 있어서, 상기 절연막은 "L"자형으로 형성하는 모오스 트랜지스터 제조 방법.
  5. 제2 항에 있어서, 상기 절연막은 Si3N4인 모오스 트랜지스터 제조 방법.
  6. 제2 항에 있어서, 상기 제1 불순물 영역이 형성된 반도체 기판 상면, 상기 게이트 전극의 상면 및 절연막이 형성되지 않은 상부 측벽에 금속 실리사이드 막을 형성하는 단계를 더 구비하는 모오스 트랜지스터 제조 방법.
  7. 제2 항에 있어서, 상기 제1 불순물 영역을 형성하는 단계에서는, 상기 게이트 및 스페이서를 마스크로 이용하여, 상기 반도체 기판 내에 상기 제1 불순물을 이온 주입하는 모오스 트랜지스터 제조 방법.
  8. 제2 항에 있어서, 상기 스페이서는 폴리 실리콘인 모오스 트랜지스터의 제조방법.
  9. 제2 항에 있어서, 상기 스페이서는 NH4OH를 이용하여 제거하는 모오스 트랜지스터의 제조방법.
  10. 삭제
  11. 반도체 기판상에 제1 영역과 제2 영역을 구성하는 단계;
    상기 제1 영역과 제2 영역의 반도체 기판 상에 각각 제1 게이트 전극과 제2 게이트 전극을 형성하는 단계;
    상기 반도체 기판과 상기 제1, 제2 게이트 전극이 이루는 양쪽 모서리에 각각 절연막을 형성하는 단계로서, 상기 제1, 제2 게이트 전극과 상기 제1, 제2 게이트 전극의 양 측벽에 형성될 스페이서 사이 및 상기 스페이서와 상기 반도체 기판 사이에 각각 언더컷이 형성되도록 상기 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 전극의 양측벽에 각각 스페이서를 형성하는 단계;
    상기 제2 영역의 반도체 기판 전면을 제1 마스크로 덮고, 상기 제1 영역에 형성된 스페이서를 마스크로 하여 상기 제1 영역의 반도체 기판 내에 제1농도를 갖는 제1 도전형 물질로 도핑된 제1 불순물 영역을 형성하는 단계;
    상기 제1 영역의 스페이서를 제거하는 단계;
    상기 제1 영역의 스페이서의 제거에 의해 노출된 상기 제1 게이트 전극의 양측 반도체 기판내에, 상기 제1 농도보다 저농도인 제2 농도를 갖는 제1 도전형 물질로 도핑된 제2 불순물 영역을 형성하는 단계;
    상기 제1 마스크를 제거한 뒤, 상기 제1 영역의 반도체 기판 전면을 제2 마스크로 덮고, 상기 제2 영역에 형성된 스페이서를 마스크로 하여 상기 제2 영역의 반도체 기판내에, 제1 농도를 갖는 제2 도전형 물질로 도핑된 제3 불순물 영역을 형성하는 단계;
    상기 제2 영역의 스페이서를 제거하는 단계; 및
    상기 제2 영역의 스페이서의 제거에 의해 노출된 상기 제2 게이트 전극의 양측 반도체 기판내에, 상기 제1 농도보다 저농도인 제2 농도를 갖는 제2 도전형 물질로 도핑된 제4 불순물 영역을 형성하는 단계를 포함하는 모오스 트랜지스터 제조 방법.
  12. 제11 항에 있어서, 상기 제2 마스크를 제거하고 상기 제1 불순물 영역이 형성된 반도체 기판 상면, 상기 제3 불순물이 형성된 반도체 기판 상면, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 상면 및 절연막이 형성되지 않은 상부 측벽에금속 실리사이드 막을 형성하는 단계를 더 구비하는 모오스 트랜지스터 제조 방법.
  13. 제11 항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 제1 및 제2 게이트 전극이 형성된 반도체 기판 전면에 절연 물질층을 형성하는 단계;
    상기 절연 물질층이 형성된 상기 제1 및 제2 게이트 전극의 측벽에 각각 스페이서를 형성하는 단계; 및
    상기 제1, 제2 게이트 전극과 스페이서 사이 및 상기 반도체 기판과 상기 스페이서 사이에 각각 언더컷이 형성되도록 상기 절연 물질층을 식각하는 단계를 포함하는 모오스 트랜지스터 제조 방법.
  14. 제11 항에 있어서, 상기 절연막은 "L"자형으로 형성되는 모오스 트랜지스터 제조 방법.
  15. 제11 항에 있어서, 상기 절연막은 Si3N4인 모오스 트랜지스터 제조 방법.
  16. 제11 항에 있어서, 상기 제1 불순물 영역을 형성하는 단계에서는, 상기 제1 영역에 형성된 제1 게이트 전극 및 스페이서를 마스크로 이용하여, 상기 제1 영역의 반도체 기판 내에 상기 제1 도전형 물질을 이온 주입하는 모오스 트랜지스터 제조 방법.
  17. 제11 항에 있어서, 상기 제3 불순물 영역을 형성하는 단계에서는, 상기 제2 영역에 형성된 제2 게이트 전극 및 스페이서를 마스크로 이용하여, 상기 제2 영역의 반도체 기판 내에 상기 제2 도전형 물질을 이온 주입하는 모오스 트랜지스터 제조 방법.
  18. 제11 항에 있어서, 상기 스페이서는 폴리 실리콘인 모오스 트랜지스터 제조 방법.
  19. 제11 항에 있어서, 상기 스페이서는 습식 식각에 의해 제거하는 모오스 트랜지스터 제조방법.
  20. 제19 항에 있어서, 상기 스페이서는 NH4OH를 이용하여 제거하는 모오스 트랜지스터 제조 방법.
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