KR100576360B1 - 티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법 - Google Patents

티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법 Download PDF

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Abstract

티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법들을 제공한다. 이 방법은, 수직 게이트 패턴을 갖는 상기 반도체 기판 상에 절연막 및 희생막을 차례로 형성한다. 상기 희생막을 식각하여 희생 스페이서를 형성한다. 적어도 상기 수직 게이트 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 상기 수직 게이트 패턴의 측벽과 상기 희생 스페이서 사이에 위치하는 수직부 및 상기 수직부로부터 연장되어 상기 반도체 기판과 상기 희생 스페이서 사이에 위치하는 수평부를 포함하는 L-형 스페이서를 형성한다. 상기 L형-스페이서의 상기 수직부의 일부를 선택적으로 식각하여 상기 수직 게이트 패턴의 상부 측벽과 상기 희생 스페이서 사이에 빈공간을 형성한다. 적어도 상기 빈공간을 채우는 전도막으로 이루어지는 수평 게이트 패턴을 형성하여, 상기 수직 게이트 패턴 및 상기 수평 게이트 패턴으로 이루어지는 T형-게이트를 얻는다. 이어서, 상기 희생 스페이서를 제거한다.
T형-게이트, L형-스페이서, 희생 스페이서, 공간, 식각

Description

티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법{Method of fabricating a semiconductor device including a T-shaped gate and an L-shaped spacer}
도 1은 종래 기술에 따라 통상적인 게이트 및 스페이서를 구비하는 반도체 소자의 단면도이다.
도 2는 다른 종래 기술에 따라 T형-게이트를 구비하는 반도체 소자의 단면도이다.
도 3은 또 다른 종래 기술에 따라 L형-스페이서를 구비하는 반도체 소자의 단면도이다.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 소자분리막
120: 게이트 절연막 130: 수직 게이트 패턴
140, 141: 절연막 스페이서 150, 250: 절연막
151, 152, 251, 252, 253: L형-스페이서 160: 희생막
161: 희생 스페이서 170, 301: 수평 게이트 패턴
171: 전도막 180, 190: 소오스/드레인
200, 300: 금속막 T, T1, T2: T형-게이트
본 발명은 반도체 소자 제조 분야에 관한 것으로, 더욱 상세하게는 티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도 향상과 저전력 설계의 추세에 맞추어 트랜지스터의 게이트 길이도 계속 감소되고 있으며 동작전압도 낮아지고 있다. 반도체 소자의 고집적화를 위한 디자인 룰(design rule)이 감소됨에 따라 단채널 효과(short channel effect)가 발생할 뿐만 아니라, 기생 캐패시턴스(parasitic capacitance)가 커져 소자의 속도가 저하된다. 아울러, 게이트 및 소오스/드레인의 폭이 좁아짐에 따라 실리사이드(silicide) 형성이 어려워져 고성능의 트랜지스터를 구현하기 힘들어지고 있다.
예로서, 도 1에 보이는 바와 같이 종래 기술에 따른 반도체 소자는, 반도체 기판(10) 상에 형성된 게이트 절연막(11) 및 게이트(12), 상기 게이트(12) 양단의 상기 반도체 기판(10) 내에 형성된 소오스/드레인(14)을 포함한다. 상기 게이트 절연막(11) 및 상기 게이트(12)의 측벽들 상에는 절연막 스페이서들(13)이 형성된다. 상기 게이트(12) 및 상기 소오스/드레인(14)은 콘택 저항을 감소시키기 위한 실리사이드층(15a, 15b)으로 덮인다.
소자의 집적도 향상에 따라 게이트(12)의 크기가 작아짐에 따른 단채널 효과의 발생을 억제시키기 위해, 소오스/드레인(14)의 도핑 농도를 증가시킨다. 그러나, 도핑 농도가 증가될 경우 게이트(12)와 소오스/드레인(14) 사이의 중첩 폭(W1)이 증가하여 기생 캐패시턴스의 일종인 게이트-소오스/드레인간 중첩 캐패시턴스(overlap capacitnace)(Cov)가 커진다. 이러한 기생 캐패시턴스에 의해 수백만개 이상의 트랜지스터로 구성되는 소자의 속도가 저하되며 전력 소모가 증가하게 된다.
"T형 게이트 구조를 형성하는 공정(Process for forming a T-shaped gate)" 이라는 제목의 미국특허 제4,599,790호에서 김(Kim) 등은 접촉 저항을 감소시킬 수 있는 T형 게이트 구조를 게시한 바 있다.
도 2를 참조하면, T형 게이트(21)는 폭이 넓은 상부영역(21a)과 폭이 좁은 하부영역(21b)으로 이루어진다. 즉, 실리사이드 형성 영역인 상부영역(21a)의 폭(W2)은 유지하면서, 반도체 기판(20) 상에 형성된 T형 게이트(21)와 반도체 기판(20) 내에 형성되는 소오스/드레인(22) 사이의 중첩 면적을 줄일 수 있다. 따라서, T형 게이트(21)를 구비함으로써 기생 캐패시턴스에 의한 소자의 속도 저하를 방지할 수 있다.
단채널 효과에 따라 핫 캐리어(hot carrier)가 게이트 절연막으로 주입되는 문제를 해결하기 위해 저도핑 드레인(lightly doped drain, LDD) 구조가 제시된 바 있다. LDD 구조를 구현하기 위한 하나의 방법으로서 게이트 측벽들에 L형-스페이서들을 형성하고, 게이트와 L형-스페이서들을 이온주입 마스크로 이용하여 저농도 소오스/드레인 및 고농도 소오스/드레인을 형성한다.
도 3은 "확장된 극히 얕은 소오스/드레인 접합을 구비하는 MOSFET의 자기정렬 실리사이드 형성 방법(Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction)"이라는 제목으로 셰린 우(Shye-Lin Wu) 등에 의해 미국특허 제6,087,234호에 게재된 종래 L형-스페이서를 구비하는 반도체 소자의 구조를 개략적으로 보이는 단면도이다.
도 3에 보이는 바와 같이 종래 L형-스페이서를 구비하는 반도체 소자는, 게이트 절연막(31)과 게이트(32)의 측벽들 및 그 주변의 반도체 기판(30)을 덮는 L형-스페이서들(33)을 포함한다. 저농도 소오스/드레인(34a)은 반도체 기판(30) 내에 형성되어 상기 L형-스페이서(33)와 중첩되고, 상기 저농도 소오스/드레인(34a)에 접하여 고농도 소오스/드레인(34b)이 형성된다.
도 1에 보이는 통상의 스페이서를 구비하는 반도체 소자는 이웃하는 게이트들(12) 사이의 간격이 극도로 작아질 경우, 게이트 측벽을 덮는 스페이서들(13) 사이에 금속막이 증착되기 어렵다. 따라서, 소자의 집적도가 높아질 경우 소오스/드레인(14) 영역에 실리사이드층(15b)을 형성하기가 어렵게 된다. 이에 반하여, 도 3에 보이는 반도체 소자는 L형-스페이서(33)에 인접한 반도체 기판 부분에도 금속막 이 양호하게 증착되어 소오스/드레인(34)을 덮는 실리사이드층(35b)의 면적을 충분하게 확보할 수 있다.
이와 같이 T형-게이트를 구비하는 반도체 소자는 게이트 실리사이드층의 면적을 확보할 수 있으며 게이트와 소오스/드레인 간의 중첩면적을 감소시킬 수 있다. 그리고, L형-스페이서를 구비하는 반도체 소자는 소오소/드레인을 덮는 실리사이드층의 면적을 확보할 수 있다. 그러나, T형-게이트의 구조적 특성상 게이트 측벽 상에 L형-스페이서를 형성하기가 수월하지 않다. 따라서, T형-게이트의 측벽 상에 L형-스페이서를 구비하는 반도체 소자를 용이하게 제조할 수 있는 방법이 필요한 실정이다.
상기와 같은 문제를 해결하기 위한 본 발명의 기술적 과제는, 티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 수직 게이트 패턴을 형성하는 것을 포함한다. 상기 수직 게이트 패턴을 갖는 상기 반도체 기판 상에 절연막 및 희생막을 차례로 형성한다. 상기 희생막은 상기 절연막에 대해 식각선택비를 갖는 물질로 형성한다. 상기 희생막을 식각하여 희생 스페이서를 형성한다. 적어도 상기 수직 게이트 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 L형-스페이서를 형성한다. 상기 L형-스페이서는 상기 수직 게이트 패턴의 측벽과 상기 희생 스페이서 사이에 위치하는 수직부 및 상기 수직부로부터 연장되어 상기 반도체 기판과 상기 희생 스페이서 사이에 위치하는 수평부를 포함한다. 상기 L형-스페이서의 상기 수직부의 일부를 선택적으로 식각하여 상기 수직 게이트 패턴의 상부 측벽과 상기 희생 스페이서 사이에 빈공간을 형성한다. 상기 수직 게이트패턴의 상부면을 덮되 적어도 상기 빈공간을 채우는 전도막으로 이루어지는 수평 게이트 패턴을 형성하여, 상기 수직 게이트 패턴 및 상기 수평 게이트 패턴으로 이루어지는 T형-게이트를 얻는다. 이어서, 상기 희생 스페이서를 제거한다. 상기 L형-스페이서의 수평부의 두께를 감소시킨다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 수직 게이트 패턴을 형성하는 것을 포함한다. 상기 수직 게이트 패턴의 측벽 상에 절연막 스페이서를 형성한다. 상기 절연막 스페이서를 갖는 상기 반도체 기판 상에 절연막 및 희생막을 차례로 형성한다. 상기 희생막은 상기 절연막에 대해 식각선택비를 갖는 물질로 형성한다. 상기 희생막을 식각하여 희생 스페이서를 형성한다. 적어도 상기 수직 게이트 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 L형-스페이서를 형성한다. 상기 L형-스페이서는 상기 절연막 스페이서와 상기 희생 스페이서 사이에 위치하는 수직부 및 상기 수직부로부터 연장되어 상기 반도체 기판과 상기 희생 스페이서 사이에 위치하는 수평부를 포함한다. 상기 L형-스페이서의 상기 수직부 및 상기 절연막 스페이서의 일부를 선택적으로 식각하여 상기 수직 게이트 패턴의 측벽 상부와 상기 희생 스페이서 사이에 빈공간을 형성한다. 선택적 성장법으로 상기 수직 게이트패턴의 상부면을 덮되 적어도 상기 빈공간을 채우는 전도막으로 이루어지는 수평 게이트 패턴을 형성하여, 상기 수직 게이트 패턴 및 상기 수평 게이트 패턴으로 이루어지는 T형-게이트를 얻는다. 이어서, 상기 희생 스페이서를 제거한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하, 도 4a 내지 도 4h를 참조하여 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 설명한다.
도 4a를 참조하면, 소자분리막(110)을 갖는 반도체 기판(100) 상에 게이트 절연막(120)을 형성한다. 상기 소자분리막(110)은 STI(shallow trench isolation) 공정을 이용하여 형성할 수 있다. 상기 소자분리막(110) 형성 후, 웰 및 채널(도시하지 않음) 형성을 위한 이온주입 공정들을 실시할 수도 있다. 본 발명의 실시예에 따라, 실리콘 기판으로 이루어지는 상기 반도체 기판(100) 상에 SiO2, Si3N4, SiON, ZrO2, HfO2, Ta2O5 또는 Al2O3를 증착하여 상기 게이트 절연막(120)을 형성할 수 있다. 이어서, 상기 게이트 절연막(120) 상에 수직 게이트 패턴(130)을 형성한다. 상기 수직 게이트 패턴(130)은 상기 게이트 절연막(120) 상에 폴리실리콘막 또는 금속막과 같은 전도막을 형성하고 패터닝하여 형성할 수 있다. 다음으로 수직 게이트 패턴(130) 측벽 상에 절연막 스페이서(140)를 형성한다. 상기 절연막 스페이서(140)는 상기 수직 게이트 패턴(130)을 갖는 상기 반도체 기판(100) 전면에 절연막을 형성하고 전면식각을 실시하여 얻을 수 있다. 상기 절연막 스페이서(140)의 폭은 이후 상기 수직 게이트 패턴(130) 상에 형성되는 수평 게이트 패턴의 폭에 영향을 준다. 상기 절연막 스페이서(140)의 폭은 상기 절연막의 두께를 조절하여 변화시킬 수 있다. 본 발명의 실시예에 따라, 상기 절연막 스페이서(140)는 90 Å 내지 110 Å 두께의 산화막을 형성하고 전면식각을 실시하여 형성할 수도 있다. 한편, 경우에 따라 상기 절연막 스페이서(140)의 형성은 생략될 수 있다.
이어서, 상기 절연막 스페이서(140)를 갖는 상기 반도체 기판(100) 전면에 절연막(150) 및 희생막(160)을 차례로 형성한다. 공정의 단순화를 위해 상기 절연막(150)은 상기 절연막 스페이서(140)와 동일한 물질로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 절연막(150)은 화학기상증착법으로 100 Å 내지 150 Å 두께의 산화막을 증착하여 형성할 수 있다. 상기 희생막(160)은 상기 수직 게이트 패턴(130) 및 상기 절연막(150)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 본 발명의 실시예에 따라 화학기상증착법을 이용하여 100 Å 내지 1000 Å 두께의 질화막을 증착하여 상기 희생막(160)을 형성할 수 있다.
도 4b를 참조하면, 상기 수직 게이트 패턴(130)의 상부면이 노출될 때까지 상기 희생막(160) 및 상기 절연막(150)을 전면식각하여, 상기 절연막 스페이서(140)의 측벽들 상에 희생 스페이서들(161) 및 L형-스페이서들(151)을 형성한다. 상기 L-형 스페이서(151)는 상기 절연막 스페이서(140)와 상기 희생 스페이서(161) 사이에 위치하는 수직부(C) 및 상기 수직부(C)로부터 연장되어 상기 반 도체 기판(100)과 상기 희생 스페이서(161) 사이에 위치하는 수평부(D)를 포함한다.
상기 희생막 스페이서(161) 및 상기 L형-스페이서(151)는 동일한 건식식각 과정에서 형성될 수 있다. 시간 경과에 따른 형성 과정은 다음과 같이 이루어진다. 먼저, 상기 희생막(160)을 전면 식각함으로써 희생 스페이서들(161)이 형성된다. 이어서, 상기 희생 스페이서(161)의 형성 후 노출된 상기 절연막(150)이 전면 식각되어 상기 L형-스페이서(151)가 형성된다. 본 발명의 실시예에서 상기 건식식각은 각각 CF4 및 O2 가스를 이용하여 실시할 수 있다. 한편, 희생 스페이서 형성 후 노출된 절연막을 습식식각하여 L형-스페이서를 형성할 수도 있다. 절연막을 습식식각하여 L형-스페이서를 형성하는 방법은 후술한다.
도 4c를 참조하면, 습식식각 공정으로 상기 L형-스페이서(151)의 일부 및 상기 절연막 스페이서(140)의 일부를 제거하여 상기 수직 게이트 패턴(130)의 상부 측벽을 노출시킨다. 이에 따라, 상기 수직 게이트 패턴(130)의 일부 측벽을 덮는 절연막 스페이서(141) 및 L형-스페이서(152)가 형성된다. 그리고, 상기 수직 게이트 패턴(130)의 상부 측벽과 상기 희생 스페이서(161) 사이에 빈공간(V)이 마련된다.
도 4d를 참조하면, 선택적 성장(selective growth) 공정을 실시하여 상기 수직 게이트 패턴(130)의 상부면 및 상부 측벽을 덮는 수평 게이트 패턴(170)을 형성한다. 이에 따라, 상기 수직 게이트 패턴(130) 및 상기 수평 게이트 패턴(170)으로 이루어지는 T형-게이트(T1)가 얻어진다.
선택적 성장 공정으로 상기 수평 게이트 패턴(170)을 형성하는 경우, 상기 희생 스페이서(161) 양단에 노출된 상기 반도체 기판(100) 즉, 소오스/드레인 영역 상에도 전도막(171)이 형성될 수 있다. 상기 수평 게이트 패턴(170) 및 상기 전도막(171)은 상기 반도체 기판(100) 및 상기 수직 게이트 패턴(130)과 유사한 격자 상수를 갖는 에피택시얼층으로 형성할 수 있다. 예를 들어, 상기 반도체 기판(100)으로서 실리콘 기판을 이용하고, 상기 수직 게이트 패턴(130)을 실리콘막으로 형성할 경우, 상기 수평 게이트 패턴(170) 및 상기 전도막(171)은 에피택시얼하게 성장된 Si층 또는 SiGe층들일 수 있다. 한편, T형-게이트를 이루는 수평 게이트 패턴은 패터닝 공정을 통하여 형성할 수도 있다. 패터닝 공정을 이용한 수평 게이트 패턴 형성 방법은 후술한다.
도 4e를 참조하면, 상기 T형-게이트(T1) 및 상기 희생 스페이서(161)를 이온주입 마스크로 이용하여 고농도 소오스/드레인(180) 형성을 위한 제1 이온주입을 실시한다.
도 4f를 참조하면, 상기 희생 스페이서(161)를 제거하여 상기 L형-스페이서(152)를 노출시킨다. 이어서, 상기 제1 이온주입 공정시 주입된 도펀트(dopant)를 활성화시키기 위한 열처리를 실시할 수도 있다. 다음으로, 상기 T형-게이트(T1) 및 상기 L형-스페이서(152)를 이온주입 마스크로 이용하여 제2 이온주입을 실시한 다음 열처리를 실시하여 저농도 소오스/드레인(190)을 형성한다.
실리콘을 포함하는 물질로 상기 T형-게이트(T1)를 이루는 상기 수평 게이트 패턴(170) 및 상기 소오스/드레인 영역 상의 상기 전도막(171)을 형성할 경우, 다음과 같이 실리사이드 형성 공정을 진행할 수 있다.
도 4g를 참조하면, 상기 T형-게이트(T1) 및 상기 L-형 스페이서(152)를 갖는 상기 반도체 기판(100) 상에 금속막(200)을 형성한다. 상기 금속막(200)은 Co막, Ti막, W막 등으로 형성할 수 있다.
도 4h를 참조하면, 열처리를 실시하여 상기 수평 게이트 패턴(170)의 상부면 및 측벽 상에 실리사이드층(201)을 형성하고, 상기 전도막(171) 상에 실리사이드층(202)을 형성한다. 이에 따라, 상기 수직 게이트 패턴(170), 상기 수평 게이트 패턴(170) 및 상기 실리사이드층(201)으로 이루어지는 T형-게이트(T2)가 얻어진다. 상기 실리사이드층들(201, 202)의 형성과정에서, 상기 L형-스페이서(152) 및 상기 절연막 스페이서(141)는 상기 수직 게이트 패턴(130)의 측벽에 실리사이드층이 형성되는 것을 방지한다. 한편, 상기 실리사이드층들(201, 202)의 형성에 따라 상기 수평 게이트 패턴(170) 및 상기 전도막(171)의 일부가 소모될 수도 있다. 경우에 따라, 상기 수평 게이트 패턴(170) 및 상기 전도막(171)의 전부가 소모될 수도 있다. 상기 실리사이드층들(201, 202)로 변하지 않고 잔류하는 상기 금속막(200)은 습식식각으로 제거한다. 예로서, 전술한 바와 같이 상기 금속막(200)을 Co막으로 형성한 경우, 코발트 실리사이드로 변하지 않은 Co막은 염산(HCl)과 과산화수소수(H2O2)의 혼합액으로 습식식각하여 제거할 수 있다.
이하, 도 5a 내지 도 5f를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 5a를 참조하면, 소자분리막(110)을 갖는 반도체 기판(100) 상에 게이트 절연막(120) 및 수직 게이트 패턴(130)을 형성한다. 이어서, 상기 수직 게이트 패턴(130)을 갖는 상기 반도체 기판(100) 상에 절연막(250) 및 희생막(160)을 차례로 형성한다.
도 5b를 참조하면, 상기 수직 게이트 패턴(130)의 상부면이 노출될 때까지 상기 희생막(160) 및 상기 절연막(250)을 전면식각하여, 상기 수직 게이트 패턴(130)의 측벽들 상에 희생 스페이서들(161) 및 L형-스페이서들(251)을 형성한다. 상기 L-형 스페이서(251)는 상기 수직 게이트 패턴(130)과 상기 희생 스페이서(161) 사이에 위치하는 수직부(E) 및 상기 수직부(E)로부터 연장되어 상기 반도체 기판(100)과 상기 희생 스페이서(161) 사이에 위치하는 수평부(F)를 포함한다. 상기 수직부(E)의 폭은 이후 형성되는 수평 게이트 패턴의 폭에 영향을 미치며, 상기 수평부(F)의 두께에 따라 이온주입 에너지가 달라질 수 있다.
도 5c를 참조하면, 습식식각 공정으로 상기 L형-스페이서(251)의 일부를 제거하여 상기 수직 게이트 패턴(130)의 상부 측벽을 노출시킨다. 이에 따라, 상기 수직 게이트 패턴(130)의 일부 측벽을 덮는 L형-스페이서(252)가 형성된다. 그리고, 상기 수직 게이트 패턴(130)의 상부 측벽과 상기 희생 스페이서(161) 사이에 빈공간(V)이 마련된다.
도 5d를 참조하면, 상기 빈공간(V)을 갖는 상기 반도체 기판(100) 상에 전도막(300)을 형성한다. 이어서, 상기 전도막(300) 상에 수평 게이트 패턴을 정의하는 마스크 패턴(M)을 형성한다. 상기 전도막(300)은 폴리실리콘막으로 형성할 수 있다.
도 5e를 참조하면, 상기 마스크 패턴(M)을 식각마스크로 상기 전도막(300)을 패터닝하여 상기 수직 게이트 패턴(130)의 상부면 및 상부 측벽을 덮는 수평 게이트 패턴(301)을 형성한다. 이에 따라, 상기 수직 게이트 패턴(130) 및 상기 수평 게이트 패턴(301)으로 이루어지는 T형-게이트(T)가 얻어진다. 다음으로, 상기 마스크 패턴(M)을 제거한 다음, 상기 T형-게이트(T1) 및 상기 희생 스페이서(161)를 이온주입 마스크로 이용하여 고농도 소오스/드레인(180) 형성을 위한 제1 이온주입을 실시한다.
도 5f를 참조하면, 상기 희생 스페이서(161)를 제거하여 상기 L형-스페이서(252)를 노출시킨다. 이어서, 상기 T형-게이트(T) 및 상기 L형-스페이서(252)를 이온주입 마스크로 이용하여 제2 이온주입을 실시한 다음 열처리를 실시하여 저농도 소오스/드레인(190)을 형성한다.
한편, 이온주입 에너지를 낮추기 위해 추가적인 식각공정을 실시하여 이온주입 마스크로 이용되는 상기 L형-스페이서(252)의 수평부(F)의 두께를 감소시킬 수도 있다. 도 5f에서 도면부호 'd1' 및 'd2'는 각각 상기 식각공정 전, 후의 상기 L형-스페이서(252)의 수평부(F)의 두께를 나타낸다.
이후, 도 4g 및 도 4h에 보이는 공정들에 따라 실리사이드층을 형성할 수도 있다.
이하, 도 5a, 도 6a 및 도 6b를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
먼저 도 5a에 보이는 바와 같이, 수직 게이트 패턴(130)을 갖는 반도체 기판 상에 절연막(250) 및 희생막(160)을 차례로 형성한다.
도 6a를 참조하면, 상기 절연막(250)이 노출될 때까지 상기 희생막(160)을 전면식각하여 상기 절연막(250) 상에 상기 수직 게이트 패턴(130)의 측벽을 덮는 희생 스페이서(161)를 형성한다.
도 6b를 참조하면, 상기 절연막(250)을 습식식각하여 상기 희생 스페이서(161)와 상기 수직 게이트 패턴(130) 상에 L형-스페이서(253)를 형성하면서, 상기 수직 게이트 패턴(130)의 상부 측벽과 상기 희생 스페이서(161) 사이에 공간(V)을 마련한다.
이후, 도 4d 내지 도 4h 또는 도 5d 내지 도 5f에 보이는 후속 공정들을 진행하여 T형-게이트 및 L형-스페이서를 구비하는 반도체 소자를 제조할 수 있다.
상기와 같이 이루어지는 본 발명은, 희생 스페이서를 이용하여 수직 게이트 패턴의 측벽 상에 L형-스페이서를 형성하는 과정에서, L형-스페이서의 수직부의 일부를 제거하여 희생 스페이서와 수직 게이트 패턴 사이에 수평 게이트 패턴이 형성되는 공간을 마련한다. 이에 따라, T형-게이트 및 L형-스페이서를 구비하는 반도체 소자를 용이하게 제조할 수 있다.

Claims (30)

  1. 반도체 기판 상에 수직 게이트 패턴을 형성하고,
    상기 수직 게이트 패턴을 갖는 상기 반도체 기판 상에 절연막 및 희생막을 차례로 형성하되, 상기 희생막은 상기 절연막에 대해 식각선택비를 갖는 물질로 형성하고,
    상기 희생막을 식각하여 희생 스페이서를 형성하고,
    적어도 상기 수직 게이트 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 L형-스페이서를 형성하되, 상기 L형-스페이서는 상기 수직 게이트 패턴의 측벽과 상기 희생 스페이서 사이에 위치하는 수직부 및 상기 수직부로부터 연장되어 상기 반도체 기판과 상기 희생 스페이서 사이에 위치하는 수평부를 포함하고,
    상기 L형-스페이서의 상기 수직부의 일부를 선택적으로 식각하여 상기 수직 게이트 패턴의 상부 측벽과 상기 희생 스페이서 사이에 빈공간을 형성하고,
    상기 수직 게이트 패턴의 상부면을 덮되, 적어도 상기 빈공간을 채우는 전도막으로 이루어지는 수평 게이트 패턴을 형성하여, 상기 수직 게이트 패턴 및 상기 수평 게이트 패턴으로 이루어지는 T형-게이트를 얻고,
    상기 희생 스페이서를 제거하고,
    상기 L형-스페이서의 수평부의 두께를 감소시키는 것을 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 수평 게이트 패턴을 형성하는 것은,
    선택적 성장법으로 상기 수직 게이트 패턴의 상부면 및 상부 측벽 상에 전도막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 수평 게이트 패턴을 형성하는 것은,
    상기 수직 게이트 패턴의 상부면 및 상부 측벽 상에 제1 에피택시얼층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 수평 게이트 패턴을 형성하면서,
    희생 스페이서 양단의 상기 반도체 기판 상에 제2 에피택시얼층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층 형성 후,
    상기 T형-게이트 및 상기 희생 스페이서를 이온주입 마스크로 이용하여, 고농도 소오스/드레인을 형성하기 위한 이온주입을 실시하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 T형-게이트 및 상기 L-형 스페이서를 식각마스크로 이용하여 상기 L-형 스페이서의 수평부와 중첩되는 상기 반도체 기판 내에 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 L-형 스페이서의 수평부의 두께를 감소시키는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 수직 게이트 패턴, 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 실리콘을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층을 갖는 상기 반도체 기판 상에 금속막을 형성하고,
    상기 결과물에 열처리를 실시하여 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층을 상기 금속막과 반응시켜, 상기 T-형 게이트 패턴 및 상기 반도체 기판 상에 실리사이드층들을 형성하고,
    상기 실리사이드층들의 형성 후 잔류되는 상기 금속막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 수평 게이트 패턴을 형성하는 것은,
    상기 빈공간을 갖는 상기 반도체 기판 상에 전도막을 형성하고,
    상기 전도막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 전도막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 수평 게이트 패턴을 형성한 후,
    상기 T형-게이트 및 상기 희생 스페이서를 이온주입마스크로 이용하여 고농 도 소오스/드레인을 형성하기 위한 이온주입을 실시하는 것을 더 포함하는 반도체 소자 의 제조 방법.
  14. 제 13 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 T형-게이트 및 상기 L-형 스페이서를 식각마스크로 이용하여 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 절연막 및 희생막을 차례로 형성한 후,
    상기 절연막의 상부면이 노출될 때까지 상기 희생막을 전면식각하여 상기 희생 스페이서를 형성하고,
    상기 희생 스페이서 형성 후 노출된 상기 절연막을 식각하여 상기 L형-스페이서와 상기 빈공간을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방 법.
  17. 반도체 기판 상에 수직 게이트 패턴을 형성하고,
    상기 수직 게이트 패턴의 측벽 상에 절연막 스페이서를 형성하고,
    상기 절연막 스페이서를 갖는 상기 반도체 기판 상에 절연막 및 희생막을 차례로 형성하되, 상기 희생막은 상기 절연막에 대해 식각선택비를 갖는 물질로 형성하고,
    상기 희생막을 식각하여 희생 스페이서를 형성하고,
    적어도 상기 수직 게이트 패턴의 상부면이 노출될 때까지 상기 절연막을 식각하여 L형-스페이서를 형성하되, 상기 L형-스페이서는 상기 절연막 스페이서와 상기 희생 스페이서 사이에 위치하는 수직부 및 상기 수직부로부터 연장되어 상기 반도체 기판과 상기 희생 스페이서 사이에 위치하는 수평부를 포함하고,
    상기 L형-스페이서의 상기 수직부 및 상기 절연막 스페이서의 일부를 선택적으로 식각하여 상기 수직 게이트 패턴의 측벽 상부와 상기 희생 스페이서 사이에 빈공간을 형성하고,
    선택적 성장법으로 상기 수직 게이트패턴의 상부면을 덮되, 적어도 상기 빈공간을 채우는 전도막으로 이루어지는 수평 게이트 패턴을 형성하여, 상기 수직 게이트 패턴 및 상기 수평 게이트 패턴으로 이루어지는 T형-게이트를 얻고,
    상기 희생 스페이서를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 수평 게이트 패턴을 형성하는 것은,
    상기 수직 게이트 패턴의 상부면 및 상부 측벽 상에 제1 에피택시얼층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 수평 게이트 패턴을 형성하면서,
    상기 희생 스페이서 양단의 상기 반도체 기판 상에 제2 에피택시얼층을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층 형성 후,
    상기 T형-게이트 및 상기 희생 스페이서를 이온주입 마스크로 이용하여, 고농도 소오스/드레인을 형성하기 위한 이온주입을 실시하는 것을 더 포함하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 T형-게이트 및 상기 L-형 스페이서를 식각마스크로 이용하여 상기 L-형 스페이서의 수평부와 중첩되는 상기 반도체 기판 내에 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 L-형 스페이서의 수평부의 두께를 감소시키는 것을 더 포함하는 반도체 소자의 제조 방법.
  24. 제 20 항에 있어서,
    상기 수직 게이트 패턴, 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 실리콘을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층을 갖는 상기 반도체 기판 상에 금속막을 형성하고,
    상기 결과물에 열처리를 실시하여 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층을 상기 금속막과 반응시켜, 상기 T-형 게이트 패턴 및 상기 반도체 기판 상에 실리사이드층들을 형성하고,
    상기 실리사이드층들의 형성 후 잔류되는 상기 금속막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  26. 제 17 항에 있어서,
    상기 수평 게이트 패턴을 형성하는 것은,
    상기 빈공간을 갖는 상기 반도체 기판 상에 전도막을 형성하고,
    상기 전도막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  27. 제 26 항에 있어서,
    상기 전도막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제 25 항에 있어서,
    상기 수평 게이트 패턴을 형성한 후,
    상기 T형-게이트 및 상기 희생 스페이서를 이온주입마스크로 이용하여 고농도 소오스/드레인을 형성하기 위한 이온주입을 실시하는 것을 더 포함하는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 T형-게이트 및 상기 L-형 스페이서를 식각마스크로 이용하여 저농도 소오스 및 드레인을 형성하기 위한 이온주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기 희생 스페이서를 제거한 후,
    상기 L-형 스페이서의 수평부의 두께를 감소시키는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020030088721A 2003-12-08 2003-12-08 티형 게이트 및 엘형 스페이서를 구비하는 반도체 소자의 제조 방법 KR100576360B1 (ko)

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