KR100604870B1 - 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법 - Google Patents

접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법 Download PDF

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Abstract

단채널 효과를 방지하면서, 트랜지스터의 온 커런트를 개선할 수 있는 전계 효과 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 전계 효과 트랜지스터는, 액티브 영역을 한정하기 위한 소자 분리막이 형성되어 있는 반도체 기판의 소정 부분에 게이트 전극이 형성된다. 상기 게이트 전극 저면에 채널층이 위치되며, 상기 게이트 전극과 상기 채널층 사이에 게이트 산화막이 개재된다. 이러한 채널층의 양측에는 소오스 및 드레인 영역이 형성된다. 이때, 상기 소오스 및 드레인 영역과, 상기 채널층이 이루는 경계는 상기 반도체 기판 표면에 대해서 실질적으로 수직을 이룬다.
어브럽트니스(abruptness), 스프레딩 저항, 온 커런트, 도핑 프로파일

Description

접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과 트랜지스터 및 그 제조방법{Field effect transistor improvable junction abruptness and method for manufacturing the same}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 트랜지스터의 평면도이다.
도 8 내지 도 15는 본 발명의 일 실시예에 따른 트랜지스터의 단면도이다.
도 16 내지 도 19는 본 발명의 일 실시예의 변형예를 나타낸 트랜지스터의 단면도이다.
도 20 내지 도 22는 본 발명의 다른 실시예에 따른 트랜지스터의 평면도이다.
도 23 내지 도 25는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다.
도 26 및 도 27은 본 발명의 다른 실시예의 변형예를 나타낸 트랜지스터의 단면도이다.
도 28 내지 도 30은 본 발명의 또 다른 실시예에 따른 트랜지스터의 평면도이다.
도 31 내지 도 33은 본 발명의 또 다른 실시예에 따른 트랜지스터의 단면도이다.
도 34 및 도 35는 본 발명의 또 다른 실시예의 변형예를 나타낸 트랜지스터의 단면도이다.
본 발명은 전계 효과 트랜지스터(Field Effect Transistor: 이하 FET) 및 그 제조방법에 관한 것으로, 보다 구체적으로는 접합 영역의 어브럽트니스(junction abruptness)를 개선할 수 있는 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적 밀도가 증가함에 따라, 모스 트랜지스터의 크기 즉, 채널 길이가 스케일된다. 채널 길이가 감소되면 반도체 소자의 집적 밀도는 개선되나, 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 이펙트(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생된다. 이러한 단채널 효과를 조금이라도 줄일 수 있도록, 채널 길이의 감소와 비례하여 접합 영역의 깊이 및 게이트 산화막의 두께를 감소시켜야 한다.
그러나, 접합 영역의 깊이를 감소시키면, 접합 저항(junction resistance, RS,RD)이 감소된다(이에 대하여 Silicon Processing for the VLSI, Vol.4, page 507에 개시되어 있다.).
상기한 접합 저항은 장채널 트랜지스터의 경우, 온 커런트(on current)에 큰 영향을 미치지 않았으나, 현재와 같은 단채널 트랜지스터의 경우, 온 커런트를 현격히 감소시킨다. 그러므로, 트랜지스터의 접합 저항을 개선시켜야 한다.
S. Wolf씨에 의해 발간된 "Silcon Processing for the VLSI Era" Vol.4의 페이지 507 내지 508페이지에 의하면, 접합 저항은 채널 가장 자리(접합 영역의 가장자리)에 발생되는 스프레딩(spreading) 저항의 함수로 알려져 있다. 즉, 스프레딩 저항을 감소시키면 접합 저항을 감소시킬 수 있다. 상기 스프레딩 저항은 접합 영역의 도핑 프로파일에 관계되고, 접합 영역의 도핑 프로파일이 채널의 가장자리에서 급격히 감소되면, 스프레딩 저항이 감소된다. 이에따라, 접합 영역의 어브럽트니스를 개선시켜야 한다.
하지만, 현재 접합 영역은 불순물의 이온 주입 및 어닐링 공정에 의해 형성되고 있으며, 불순물 이온 주입 및 어닐링 공정에 의해 형성된 접합 영역의 측부 도핑 프로파일은 약 3nm/decade 이상의 경사를 갖는다. 그러므로, 이온 주입 및 어닐링 공정에 의해 제작되는 접합 영역은 필연적으로 경사를 갖게 되고, 이로 인해 스프레딩 저항을 감소시키는 데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단채널 효과를 방지하면서, 트랜지스터의 온 커런트를 개선할 수 있는 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 접합 영역의 어브럽트니스를 개선할 수 있는 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 FET의 제조방법 을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명은, 액티브 영역을 한정하기 위한 소자 분리막이 형성되어 있는 반도체 기판상의 소정 부분에 게이트 전극이 형성된다. 상기 게이트 전극의 하부 반도체 기판에 채널층이 형성되어 있고, 상기 채널층 양측에 소오스 및 드레인 영역이 위치된다. 상기 소오스 및 드레인 영역과 상기 채널층이 이루는 경계는 상기 반도체 기판 표면에 대해서 실질적으로 수직을 이룬다.
또한, 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터는, 액티브 영역을 제공하기 위한 소자 분리막이 형성되어 있는 반도체 기판의 소정 부분, 즉 액티브 영역의 소정 부분에 채널층이 형성된다. 채널층 상부에 채널층의 폭 방향으로 게이트 전극이 연장된다. 상기 채널층의 길이 방향 양측 액티브 영역에 소오스 및 드레인 영역이 융기되어 있다. 상기 게이트 전극 양측벽에 절연막 스페이서가 형성되어 있다. 상기 소오스 및 드레인 영역과, 상기 채널층과의 경계는 상기 반도체 기판 표면과 수직을 이루는 것이 바람직하다.
이때, 상기 채널층의 폭방향(게이트 전극의 연장 방향)에서, 상기 채널층 양측의 소자 분리막은 그 표면이 상기 채널층 저면 하부에 위치하고, 상기 게이트 전극은 상기 채널층의 상면 및 측면을 감싸도록 형성될 수 있다.
본 발명의 다른 견지에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판 표면에 접합층을 형성한다음, 반도체 기판의 소정 부분에 소자 분리막을 형성한 다. 그후, 상기 접합층의 소정 부분을 비등방성 식각하여, 소오스 및 드레인 영역을 한정하고, 상기 소오스 및 드레인 영역 사이의 공간에 채널층을 형성한다. 그후, 채널층 상부에 게이트 전극을 형성한다.
또한, 본 발명의 다른 실시예에 따른 전계 효과 트랜지스터의 제조방법은, 반도체 기판 표면에 채널층을 형성한다. 그후, 상기 반도체 기판의 소정 부분에 소자 분리막을 형성하고, 상기 채널층 상부에 게이트 전극을 형성한다. 다음, 상기 게이트 전극 양측벽에 측벽 스페이서를 형성하고, 상기 게이트 전극 및 측벽 스페이서의 형태로 상기 채널층을 비등방성 식각하여, 채널층, 및 소오스, 드레인 예정 영역을 한정한다. 그후, 상기 소오스 및 드레인 예정 영역에 불순물이 포함된 에피택셜층을 형성하여, 소오스 및 드레인 영역을 형성한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 발명은 접합 영역의 어브럽트니스를 개선하기 위하여, 채널층 또는 접합 영역을 비등방성 식각에 의해 한정하고, 채널층 양측의 접합 영역 또는 접합 영역 사이의 채널층을 에피택셜 방식으로 성장시킨다. 이에따라, 채널층과 접합 영역의 경계는 기판 표면에 거의 수직을 이루게 되고, 접합 영역의 도핑 프로파일 역시 급준성을 갖게 된다. 그러므로, 접합 스프래딩 저항을 감축시킬 수 있어, 낮은 접합 두께를 갖는다하더라도, 접합 저항이 감소되는 것을 방지할 수 있다.
이와같은 특징을 갖는 본 발명의 트랜지스터에 대하여 보다 구체적으로 설명하도록 한다.
도 1 내지 도 7은 본 발명의 일실시예에 따른 트랜지스터의 평면도이다. 도 8 내지 도 15는 본 발명의 일실시예에 따른 트랜지스터의 단면도이다. 참고로, 도 8, 도 9a, 도 10, 도 11a, 도 12, 도 13, 도 14 및 도 15a 상기 도 1 내지 도 7의 x-x'선을 따라 절단한 단면도들이고, 도 9b, 도 11b, 도 13b 및 도 15b는 상기 도 1 내지 도 7의 y-y'선을 따라 절단한 단면도들이다.
먼저, 도 1 및 도 8을 참조하여, 반도체 기판(100) 상부에 소정의 불순물을 포함하는 접합층(105)을 형성한다. 접합층(105)은 반도체 기판(100) 전면에 소정의 불순물을 주입한 후, 어닐링하여 얻을 수 있다. 또한, 접합층(105)은 불순물이 도핑된 실리콘층으로서, 증착 방식 또는 SEG(selective epitaxila growth) 방식으로 형성될 수 있다. 접합층(105)의 불순물은 반도체 기판(100)과 반대 타입의 불순물일 수 있고, 예컨대, 소오스 및 드레인의 불순물 농도 정도를 가질 수 있으며, 단채널 트랜지스터에 적합한 얕은 깊이(두께)를 갖는다. 접합층(105)이 형성된 반도체 기판(100) 상부에 소자 분리막을 한정하기 위한 마스크 패턴(110), 예컨대, 실리콘 질화막 패턴을 형성한다. 소자 분리막용 마스크 패턴(110)을 마스크로 하여, 노출된 반도체 기판(100)을 소정 깊이 만큼 식각하여, 트렌치를 형성한다. 그후, 트렌치 내부에 산화막을 매립하여 소자 분리막(115)을 형성한다. 이때, 본 실시예에서는 접합층(105)을 형성한다음 소자 분리막(115)을 형성하였지만, 소자 분리막(115)을 먼저 형성하고 마스크 패턴(110)을 제거한다음 접합층(105)을 형성할 수 있다.
도 2, 도 9a, 및 도 9b를 참조하여, 소자 분리막용 마스크 패턴(110)을 공지의 방식으로 제거한다. 반도체 기판(100) 결과물 상부에 하드 마스크막(120)을 증착한다. 하드 마스크막(120)은 예컨대, 실리콘 질화막일 수 있으며, 이후 포토리소그라피 공정시 난반사를 방지하기 위하여 제공될 수 있다. 하드 마스크막(120) 상부에 게이트 전극 예정 영역이 노출되도록 포토레지스트 패턴(125)을 형성한다. 포토레지스트 패턴(125)에 의하여 게이트 전극 예정 영역에 해당하는 하드 마스크막(120)이 노출된다. 도 2의 점선은 소자 분리막과 액티브 영역의 경계면을 나타낸다.
도 3 및 도 10에 도시된 바와 같이, 포토레지스트 패턴(125)의 형태로 하드 마스크막(120) 및 접합층(105)을 비등방성 식각하여, 접합층(105) 하부의 반도체 기판(100) 및 소자 분리막(115)을 노출시킨다. 상기 비등방성 식각에 의하여, 접합층(130)내에는 홈(130)이 형성되고, 홈(130)에 의하여 트랜지스터의 소오스 및 드레인 영역(105a,105b)이 분리, 한정된다. 이때, 소오스 및 드레인 영역(105a,105b)이 비등방성 식각에 의해 한정되므로, 그 측벽면은 기판 표면에 거의 수직을 이루게 된다.
도 4, 도 11a 및 도 11b를 참조하여, 포토레지스트 패턴(120)을 공지의 방식으로 제거한다. 그리고 나서, 홈(130) 부분에 의해 노출된 반도체 기판(100)을 에피택셜 성장시켜, SEG 채널층(135)을 형성한다. SEG 채널층(135)은 예를 들어, 불순물이 도핑되지 않을 수도 있고, 혹은 불순물이 도핑되어 있을 수 있다. 아울러, SEG 채널층(135)에 불순물이 도핑되어 있는 경우, n형 또는 p형 불순물 어느 것이든지 상관없다. SEG 채널층(135)을 형성한 후에, 반도체 기판(100) 표면을 CMP(chemical mechanical polishing) 또는 에치백하여, 반도체 기판(100) 표면을 평탄화시킨다.
도 12에 도시된 바와 같이, 노출된 SEG 채널층(135) 표면을 산화하여, 게이트 산화막(140)을 형성한다.
그 다음, 도 5, 도 13a 및 도 13b에 도시된 바와 같이, 하드 마스크막(120) 사이의 공간이 충분히 매립될 수 있도록 게이트 전극용 도전층(145)을 증착한다. 게이트 전극용 도전층(145)은 예컨대, 도핑된 폴리실리콘막일 수 있다.
도 6 및 도 14를 참조하여, 게이트 전극용 도전층(145)을 하드 마스크막(120) 표면이 노출되도록 화학적 기계적 연마한다. 그후, 하드 마스크막(120)을 제거하여, 게이트 전극(150)을 형성한다. 이때, 게이트 전극(150)의 측벽은 상기 소오스 및 드레인 영역(105a,105b)과, 채널층(135)의 경계와 거의 일치한다. 이때, 게이트 전극(160)과, 소오스 및 드레인 영역(105a,105b)과의 오버랩(overlap) 길이를 조절하기 위하여 열적 어닐링을 추가로 진행할 수 있다.
도 7, 도 15a, 및 도 15b에 도시된 바와 같이, 게이트 전극(150) 양측에 공 지의 방법으로 스페이서(155)를 형성한다. 그 다음, 반도체 기판(100) 결과물 상부에 전이 금속막을 증착한다음 열처리를 진행하여, 게이트 전극(150), 소오스 영역(105a) 및 드레인 영역(105b) 표면에 실리사이드막(160)을 형성한다.
여기서, 도 16에 도시된 바와 같이, 실리사이드막(160)을 형성하기 전에, 소오스 및 드레인 영역(105a,105b) 일측의 소자 분리막(115)을 소정 깊이만큼 제거할 수 있다. 소자 분리막(115)은 소오스 및 드레인 영역(105a,105b)의 깊이만큼 제거됨이 바람직하다. 소자 분리막(115)을 소정 깊이만큼 제거하므로써, 실리사이드막(160)이 형성되는 면적을 확장시킬 수 있다.
또한, 도 17에 도시된 바와 같이, SEG 채널층(135)을 형성한다음, SEG 채널층(135)의 폭 방향으로 배치된 소자 분리막(115)을 소정 깊이만큼 제거할 수 있다. 소자 분리막(115)을 소정 깊이만큼 제거함에 따라, SEG 채널층(135)의 상면 및 폭방향의 측면이 노출된다. 노출된 SEG 채널층(135) 표면에 게이트 산화막(140)을 형성하고, 게이트 전극(150) 및 실리사이드막(160)을 형성한다. 이때, 게이트 전극(150)은 SEG 채널층(135)의 3면을 감싸도록 형성되어, 3면이 채널로 이용되는 핀펫(FinFET)을 제작할 수 있다. FinFET을 형성함에 따라, 트랜지스터의 단채널 효과를 보다 개선할 수 있으며, 차세대 반도체 소자에 적용할 수 있다.
또한, 도 18에 도시된 바와 같이, 게이트 산화막(140)을 형성하는 단계와, 게이트 전극용 도전층(145)을 형성하는 단계 사이에, 스토리지 노드를 형성하는 단계를 더 포함할 수 있다. 스토리지 노드는 예컨대, 폴리실리콘막으로 된 플로팅 게이트 전극(170) 및 예컨대 ONO(oxide-nitride-oxide)로 구성된 게이트 전극간 절연 막일 수 있다. 또한, 스토리지 노드는 단일의 ONO막 또는 나노 크리스탈(nano-crystal)과 같은 전하 저장 수단일 수 있다. 이때, 스토리지 노드가 단일 ONO막인 경우, 게이트 산화막(140)을 생략할 수 있다. 이와 같이, 게이트 전극(145) 저부에 스토리지 노드를 형성하므로써, 플래쉬 메모리 소자를 제작할 수 있다. 또한, 상기 도 17과 같이, 소자 분리막(115)을 소정 깊이만큼 제거한 상태에서, 플로팅 게이트 전극(170) 및 게이트 전극간 절연막(175)을 형성하여 플래쉬 FinFET을 형성할 수도 있다.
또한, 도 19에서와 같이, SEG 채널층(135) 표면에 고 이동도 물질(136)을 더 형성할 수 있다. 고 이동도 물질(136)은 예를 들어, C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물로 이루어질 수 있으며, 이들 고 이동도 물질(136)은 SEG 채널층(135)과 마찬가지로 SEG 방식으로 형성할 수 있다. 이와같은 SEG 채널층(135) 표면에 고 이동도 물질(136)을 형성하므로써, 트랜지스터의 이동도를 개선할 수 있다.
이와같은 본 실시예에 따르면, 반도체 기판(100) 상부에 도핑된 실리콘층으로 접합층(105)을 형성한다음, 접합층(105)을 비등방성 식각하여 소오스 및 드레인 영역(105a,105b)을 형성한다. 그후, 소오스 및 드레인 영역(105a,105) 사이의 공간을 SEG 방식으로 충전시켜, SEG 채널층(135)을 형성한다. 이에따라, 소오스 및 드레인 영역(105a,105b)과 SEG 채널층(135)과의 경계는 기판(100) 표면에 대하여 수직을 이루게 되어, 소오스 및 드레인 영역(105a,105b)의 도핑 프로파일도 급준성을 갖게 된다. 이에따라, 접합 영역의 어브럽트니스가 개선된다.
도 20 내지 도 22는 본 발명의 다른 실시예에 따른 트랜지스터의 평면도이다. 도 23 내지 도 25는 본 발명의 다른 실시예에 따른 트랜지스터의 단면도이다. 참고로, 도 23a, 도 24 및 도 25a는 상기 도 20 내지 도 22의 x-x'선을 따라 절단한 단면도이고, 도 23b 및 도 25b는 도 20 및 도 22의 y-y'선을 따라 절단한 단면도이다.
도 20, 도 23a 및 도 23b를 참조하여, 반도체 기판(200) 상에 채널층(205)을 형성한다. 채널층(205)은 마스크 없이 반도체 기판(200) 전면에 형성될 수 있고, 예컨대 불순물이 도핑된 실리콘층일 수 있으며, 상기 불순물 농도는 전계 효과 트랜지스터의 문턱 전압 조절 이온이 주입된 정도의 농도이다. 채널층(205)은 반도체 기판(200)에 불순물을 주입하고, 이 불순물들을 활성화시켜 얻을 수 있다. 또한, 채널층(205)은 증착 방식 및 SEG 방식으로 얻을 수 있다. 상기 채널층(205)이 증착 방식 또는 SEG 방식으로 형성되는 경우, 채널층(205)내의 불순물은 증착(성장)과 동시에 채널층(205)내에 도입되거나 혹은 채널층(205)을 형성한다음 이온 주입 방식에 의해 추후로 도입될 수 있다. 이때, 채널층(205)은 단채널 트랜지스터의 접합 깊이에 적합한 두께를 가짐이 바람직하다.
채널층(205) 상부에 소자 분리막 예정 영역이 노출되도록 소자 분리막용 마스크 패턴(도시되지 않음, 상기 도 1 참조)을 형성한다. 소자 분리막용 마스크 패턴은 예컨대 실리콘 질화막일 수 있으며, 이 마스크 패턴의 형태로, 채널층(205) 및 반도체 기판(200)을 소정 부분 식각하여 트랜치를 형성한다. 트렌치내에 절연물을 매립하여, 소자 분리막(210)을 형성한다. 이때, 소자 분리막(210)을 먼저 형성하고, 후속으로 채널층(205)을 형성할 수 있다.
소자 분리막(210) 및 채널층(205) 상부에 게이트 산화막(215), 게이트 전극 물질(220) 및 하드 마스크막(225)을 순차적으로 적층한다. 게이트 산화막(215)은 상기 일 실시예에서 설명된 바와 같이 열 산화 방식으로 형성될 수 있다. 또한 게이트 전극 물질(220)은 예컨대, 도핑된 폴리실리콘막일 수 있고, 하드 마스크막(225)은 예컨대, 실리콘 질화막일 수 있다. 하드 마스크막(225)은 상부에 게이트 전극(230)을 한정하기 위한 포토레지스트 패턴(230)을 형성한다.
도 21 및 도 24를 참조하여, 포토레지스트 패턴(230)을 마스크로 하여, 하드 마스크막(230) 및 게이트 전극 물질(220)을 식각하여, 게이트 전극(222)을 한정한다. 그후, 게이트 전극(222)의 측벽에 스페이서(222)를 형성한다. 스페이서(235)는 공지의 절연막의 블랭킷 식각에 의하여 형성하거나, 혹은 게이트 전극(222) 측벽을 소정 두께만큼 산화시켜 형성할 수 있다. 스페이서(235)는 게이트 전극(222)과 이후 형성될 소오스 및 드레인 영역(도시되지 않음)과의 절연을 위하여 제공된다. 게이트 전극(222) 및 스페이서(235)를 마스크로 하여 노출된 게이트 산화막(215) 및 채널층(205)을 비등방성 식각하여, 소오스 및 드레인 예정 영역(240a,240b)에 해당하는 반도체 기판(200)을 오픈시킨다. 이때, 상기 채널층(205)은 비등방성 식각 방식에 의하여 패터닝되었으므로, 그 측벽면이 반도체 기판(200) 표면과 거의 수직을 이루게 된다.
다음, 도 22, 도 25a 및 도 25b를 참조하여, 노출된 소오스, 드레인 예정 영역(240a,240b)의 반도체 기판(200)을 SEG 방식으로 성장시켜, SEG 소오스 및 SEG 드레인 영역(245a,245b)을 형성한다. 이때, SEG 소오스 및 SEG 드레인 영역(245a,245b)은 불순물이 도핑된 상태로 성장시킴이 바람직하다. 그 후, 경우에 따라, SEG 소오스 및 SEG 드레인 영역(245a,245b)을 상기 하드 마스크막(220) 표면이 노출되도록 평탄화시킬 수 있다. 이와같은 소오스 및 드레인 영역(245a,245b)은 상기 채널층(205)와의 경계면이 기판 표면에 대해 수직을 이룸에 따라, 소오스 및 드레인 영역(245a,245b)의 도핑 프로파일도 급준성을 갖게 된다. 따라서, 접합 저항을 개선시킬 수 있다. 덧붙여, 본 실시예의 소오스 및 드레인 영역(245a,245b)은 기판 표면 상부로 융기된 상태이므로, 게이트 전극(222)의 저면으로부터 소오스 및 드레인 영역(245a,245b)의 저면까지의 두께는 얕지만, 실질적인 소오스 및 드레인 영역(245a,245b)의 전체 두께는 오히려 증대되었다. 그러므로, 접합 저항을 보다 개선할 수 있다.
또한, 도 26에 도시된 바와 같이, 게이트 전극(222)을 형성하는 단계전에 스토리지 노드를 형성하는 단계를 더 포함할 수 있다. 스토리지 노드는 예컨대, 플로팅 게이트 전극(250)과 게이트 전극간 절연막이거나, 단일의 ONO막 혹은 나노 크리스탈 막일 수 있다. 이때, 플로팅 게이트 전극(250)은 예컨대, 도핑된 폴리실리콘막일 수 있고, 게이트 전극간 절연막(255)은 ONO막 일 수 있다. 또한, 스토리지 노드로 단일 ONO막이 이용되는 경우, 게이트 산화막을 형성하는 단계를 생략할 수 있다. 이와같이, 게이트 전극(222) 저부에 스토리지 노드를 형성하므로써, 플래쉬 메 모리 소자를 형성할 수도 있다.
또한, 도 27에 도시된 바와 같이, 게이트 산화막(215)을 형성하기 전에, 채널층(205) 표면에 고 이동도 물질(212)을 더 형성할 수 있다. 고 이동도 물질(212)은 상술한 일 실시예와 마찬가지로, C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물로 이루어질 수 있으며, 이들 고 이동도 물질(212)은 SEG 방식으로 형성할 수 있다. 이와같은 SEG 채널층(205) 표면에 고 이동도 물질(212)을 형성하므로써, 트랜지스터의 이동도를 개선할 수 있다.
본 실시예에 따르면, 게이트 전극(222) 및 채널층(205)을 비등방성 식각에 의하여 한정한다음, 채널층(205) 양측의 소오스, 드레인 영역(245a,245b)을 SEG 방식으로 형성한다. 이에따라, 소오스, 드레인 영역(245a,245b)과 채널층(205)과의 경계가 반도체 기판(200) 표면에 대하여 수직을 이루게 된다. 이에따라, 소오스 및 드레인 영역(245a,245b)의 도핑 프로파일도 급준성을 갖게되어, 접합 영역의 어브럽트니스가 개선된다.
도 28 내지 도 30은 본 발명의 또 다른 실시예에 따른 트랜지스터의 평면도이다. 도 31 내지 도 33은 본 발명의 또 다른 실시예에 따른 트랜지스터의 단면도이다. 참고로, 도 31a, 도 32 및 도 33은 상기 도 28 내지 도 30의 x-x'선을 따라 절단한 단면도이고, 도 31b는 도 2을 y-y'선을 따라 절단한 단면도이다.
도 28, 도 31a 및 도 31b를 참조하여, 반도체 기판(300) 상에 채널층(305)을 형성한다. 채널층(305)은 상술한 실시예와 동일한 방식으로 형성된다. 아울러 채널 층(305)은 단채널 트랜지스터의 적합한 접합 영역의 두께 정도를 갖는다. 채널층(305) 상부에 산화막(315) 및 실리콘 질화막(320)을 순차적으로 적층한다음, 소자 분리 예정 영역이 노출되도록, 상기 실리콘 질화막(320) 및 산화막(315)을 소정 부분 패터닝하여, 소자 분리막용 마스크 패턴을 형성한다. 그후, 마스크 패턴의 형태로 채널층(305) 및 반도체 기판(300)을 소정 부분 식각하여 트랜치를 형성한다. 트렌치내에 절연물을 매립하여, 소자 분리막(310)을 형성한다. 이때, 소자 분리막(310)을 먼저 형성하고, 후속으로 채널층(305)을 형성할 수도 있다.
그후, 다마신 형태의 게이트 전극을 형성하기 위하여, 게이트 전극 예정 영역을 오픈시키기 위한 포토레지스트 패턴(도시되지 않음)을 반도체 기판(300) 결과물 상부에 형성한다. 포토레지스트 패턴(도시되지 않음)의 형태로, 노출된 실리콘 질화막(320)을 식각한다. 아울러, FinFET을 형성할 수 있도록, 노출된 소자 분리막(310)을 식각한다. 이때 도 31b에서 리세스된 소자 분리막(310)을 310a로 표시하였으며, 게이트 전극 예정 영역의 소자 분리막(310a)은 채널층(305)의 측벽면이 노출될 수 있도록 소자 분리막(310a)의 표면이 채널층(305) 저부에 위치함이 바람직하다. 그후 포토레지스트 패턴이 제거된다.
다음, 반도체 기판(300) 결과물 상부에 게이트 전극용 도전층을 증착한다음, 실리콘 질화막(320) 표면이 노출되도록 상기 도전층을 화학적 기계적 연마하여, 다마신 형태의 게이트 전극(325)을 형성한다. 그후, 게이트 전극(325)을 보호하기 위하여 그 표면을 산화시켜, 게이트 전극(325) 표면에 하드 마스크막(330)을 형성한다.
이때, 상기 게이트 전극 예정 영역 한정시, 상기 실리콘 질화막(320) 뿐만 아니라 상기 산화막(315)을 제거한다음, 게이트 전극용 도전층을 증착하기 전에 게이트 산화막을 새롭게 증착할 수 있다.
도 29 및 도 32에 도시된 바와 같이, 하드 마스크막(330)을 마스크로 하여, 게이트 전극용 도전층(325)을 식각하여, 게이트 전극(325a)을 형성한다. 게이트 전극(325a) 양측벽에 스페이서(335)를 형성한다. 스페이서(335)는 절연막으로서, 공지의 절연막의 블랭킷 식각에 의하여 형성하거나, 혹은 게이트 전극(325)의 측벽을 소정 두께만큼 산화시켜 형성할 수 있다. 스페이서(335)는 게이트 전극(325)과 이후 형성될 소오스, 드레인 영역(도시되지 않음)과의 절연을 위하여 제공된다. 게이트 전극(325) 및 스페이서(335)를 마스크로 하여 노출된 게이트 산화막(315) 및 채널층(305)을 비등방성 식각한다. 이에 따라, 소오스 및 드레인 예정 영역(340a,340b)이 오픈된다. 이때, 상기 채널층(305)은 비등방성 식각 방식에 의하여 패터닝되었으므로, 그 측벽면이 반도체 기판(300) 표면과 거의 수직을 이루게 된다.
다음, 도 30 및 도 33에 도시된 바와 같이, 노출된 소오스, 드레인 예정 영역(340a,340b)의 반도체 기판(300)을 SEG 방식으로 성장시켜, SEG 소오스 및 SEG 드레인 영역(345a,345b)을 형성한다. SEG 소오스 및 SEG 드레인 영역(345a,345b)은 채널층(305)의 길이 방향 측부에 형성된다. 또한, SEG 소오스 및 SEG 드레인 영역(345a,345b)은 불순물이 도핑된 상태로 성장됨이 바람직하다. 그후, 경우에 따라, SEG 소오스 및 SEG 드레인 영역(345a,345b)을 상기 하드 마스크막(320) 표면이 노출되도록 평탄화시킬 수 있다. 또한, 상술한 바와 같이, 소오스 및 드레인 영역(345a,345b)이 융기된 상태로 형성됨에 따라, 접합 저항을 추가적으로 개선할 수 있다. SEG 소오스 및 SEG 드레인 영역(345a,345b)을 형성한다음, 상기 일 실시예의 도 15a 및 도 15b와 같이, SEG 소오스 및 SEG 드레인 영역(345a,345b) 표면에 실리사이드막을 형성할 수 있다.
한편, 도 34에 도시된 바와 같이, 게이트 전극(325a)을 형성하는 단계 전에, 스토리지 노드를 형성하는 단계를 더 포함할 수 있다. 상기 스토리지 노드는 상술한 바와 같이, 플로팅 게이트 전극(350) 및 게이트 전극간 절연막(355)의 적층 구조물일 수 있으며, 혹은 ONO막 또는 나노 크리스탈막일 수 있다. 이때, 스토리지 노드로 ONO막을 형성하는 경우, 게이트 산화막을 생략할 수 있다. 이와같이, 게이트 전극(325) 저부에 스토리지 노드를 형성하므로써, 플래쉬 FinFET을 형성할 수도 있다.
또한, 도 35에 도시된 바와 같이, 게이트 산화막(315)을 형성하기 전에, 채널층(305) 표면에 고 이동도 물질(312)을 더 형성할 수 있다. 고 이동도 물질(312)은 상술한 일 실시예와 마찬가지로, C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물로 이루어질 수 있으며, 이들 고 이동도 물질(312)은 SEG 방식으로 형성할 수 있다. 이와같은 SEG 채널층(305) 표면에 고 이동도 물질(312)을 형성하므로써, 이동도가 개선된 FinFET을 형성할 수 있다.
본 실시예에 따르면, 상술한 실시예들과 마찬가지로, 채널층(305)을 비등방성 식각 방식으로 한정하므로써, 소오스, 드레인 영역(345a,345b)과 채널층(305)과 의 경계가 반도체 기판(200) 표면에 대하여 수직을 이루게 된다. 이에따라, 소오스 및 드레인 영역(245a,245b)의 도핑 프로파일도 급준성을 갖게되어, 접합 영역의 어브럽트니스가 개선된다. 또한, 본 실시예의 트랜지스터는 게이트 전극(325) 혹은 플로팅 게이트 전극(350)이 채널층(305)의 상면 및 측면과 오버랩되는 FinFET 구조를 갖는다. 이에따라, 트랜지스터의 단채널 현상을 개선할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 소오스 및 드레인 영역 혹은 채널층을 비등방성 식각에 의하여 한정하고, 소오스 및 드레인 영역 사이의 채널층 혹은 채널층 양측의 소오스 및 드레인 영역을 SEG 방식으로 형성한다. 이에따라, 소오스 및 드레인 영역과 채널층 사이의 경계면이 기판 표면에 대해 수직을 이루게 되어, 소오스, 드레인 영역의 도핑 프로파일 역시 급준성을 갖게된다. 그러므로, 접합 영역의 어브럽트니스가 개선되어, 접합 영역의 경계면에서 발생하는 스프레딩 저항을 감소시킬 수 있다.
따라서, 소오스 및 드레인 영역(접합 영역)의 접합 깊이를 감축시키더라도, 접합 저항이 증가되는 것을 방지할 수 있어, 단채널 효과를 개선하면서, 트랜지스터의 온 커런트를 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (57)

  1. 액티브 영역을 한정하기 위한 소자 분리막이 형성되어 있는 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되는 게이트 전극;
    상기 게이트 전극 양측 반도체 기판에 형성되는 소오스 및 드레인 영역; 및
    상기 소오스 및 드레인 영역 사이의 게이트 전극 하부에 형성되는 채널층을 포함하며,
    상기 소오스 및 드레인 영역 사이에 위치되는 채널층은 에피택셜 성장층으로 형성되어, 상기 소오스 및 드레인 영역과 채널층 사이의 경계가 상기 반도체 기판 표면에 대해 실질적으로 수직을 이루는 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 채널층은 불순물이 도핑되지 않은 에피택셜층인 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서, 상기 채널층은 N형 또는 P형의 불순물이 도핑되어 있는 에피택셜층인 것을 특징으로 하는 전계 효과 트랜지스터.
  4. 제 1 항에 있어서, 상기 소오스 및 드레인 영역과, 상기 채널층의 좌우측 경계는 상기 게이트 전극의 측벽면과 일치하는 것을 특징으로 하는 전계 효과 트랜지스터.
  5. 제 1 항에 있어서, 상기 소오스 및 드레인 영역은 불순물이 도핑된 에피택셜층인 것을 특징으로 하는 전계 효과 트랜지스터.
  6. 제 1 항에 있어서, 상기 소오스 및 드레인 영역의 표면은 채널층 표면 상부로 융기되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  7. 제 6 항에 있어서, 상기 게이트 전극 양측벽 사이에 절연막 스페이서가 더 개재되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  8. 제 1 항에 있어서, 상기 채널층과 게이트 전극 사이에 게이트 산화막이 더 개재되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  9. 제 1 항에 있어서, 상기 채널층과 상기 게이트 전극 사이에 스토리지 노드가 개재되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  10. 제 9 항에 있어서, 상기 스토리지 노드는 게이트 산화막, 플로팅 게이트 및 게이트 전극간 절연막의 적층물인 것을 특징으로 하는 전계 효과 트랜지스터.
  11. 제 9 항에 있어서, 상기 스토리지 노드는 ONO(oxide nitride oxide)막 또는 나노 크리스탈막인 것을 특징으로 하는 전계 효과 트랜지스터.
  12. 제 1 항에 있어서, 상기 채널층과 게이트 전극 사이에 고이동도 물질이 더 개재되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  13. 제 12 항에 있어서, 상기 고 이동도 물질은 C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물인 것을 특징으로 하는 전계 효과 트랜지스터.
  14. 제 1 항에 있어서, 상기 채널층의 폭 방향(게이트 전극의 연장 방향) 양측의 소자 분리막의 표면은 상기 채널층의 저면보다 낮게 위치하고, 상기 게이트 전극은 상기 채널층의 상면 및 측면을 감싸도록 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  15. 제 1 항에 있어서, 상기 게이트 전극 표면, 상기 소오스 및 드레인 영역 표면에 실리사이드막이 더 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  16. 제 15 항에 있어서, 상기 소오스, 드레인 영역 측부의 소자 분리막의 표면은 상기 소오스, 드레인 영역의 상부 표면과 저면 사이에 위치되고,
    상기 실리사이드막은 상기 소오스, 드레인 영역 상면 및 측면에 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  17. 액티브 영역을 제공하기 위한 소자 분리막이 형성되어 있는 반도체 기판;
    상기 액티브 영역 상부의 소정 부분에 형성되는 채널층;
    상기 채널층 상부에 형성되며, 상기 채널층의 폭 방향으로 연장되는 게이트 전극;
    상기 채널층의 길이 방향 양측 액티브 영역에 융기되어 있는 소오스 및 드레인 영역; 및
    상기 게이트 전극 양측벽에 형성되는 절연막 스페이서를 포함하며,
    상기 소오스 및 드레인 영역과, 상기 채널층과의 경계는 상기 반도체 기판 표면과 수직을 이루는 것을 특징으로 하는 전계 효과 트랜지스터.
  18. 제 17 항에 있어서, 상기 채널층의 폭방향(게이트 전극의 연장 방향)에서, 상기 채널층 양측의 소자 분리막은 그 표면이 상기 채널층 저면 하부에 위치하고, 상기 게이트 전극은 상기 채널층의 상면 및 측면을 감싸도록 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
  19. 제 17 항에 있어서, 상기 소오스 및 드레인 영역은 불순물이 도핑된 에피택셜층인 것을 특징으로 하는 전계 효과 트랜지스터.
  20. 제 17 항에 있어서, 상기 소오스 및 드레인 영역과 상기 채널층과의 경계는 상기 게이트 전극 양측벽의 스페이서의 외측면과 거의 직선을 이루는 것을 특징으로 하는 전계 효과 트랜지스터.
  21. 제 17 항에 있어서, 상기 채널층과 게이트 전극 사이에 고 이동도 물질이 더 개재되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  22. 제 21 항에 있어서, 상기 고이동도 물질은 C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물인 것을 특징으로 하는 전계 효과 트랜지스터.
  23. 제 17 항에 있어서, 상기 채널층과 상기 게이트 전극 사이에 게이트 산화막이 더 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  24. 제 17 항에 있어서, 상기 채널층과 상기 게이트 전극 사이에 스토리지 노드가 더 형성되어 있는 것을 특징으로 하는 전계 효과 트랜지스터.
  25. 제 24 항에 있어서, 상기 스토리지 노드는 게이트 산화막, 플로팅 게이트, 전극 및 게이트 전극간 절연막의 적층 구조물인 것을 특징으로 하는 전계 효과 트랜지스터.
  26. 제 24 항에 있어서, 상기 스토리지 노드는 ONO막 또는 나노 크리스탈막인 것을 특징으로 하는 전계 효과 트랜지스터.
  27. 반도체 기판 표면에 접합층을 형성하는 단계;
    반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계;
    상기 접합층의 소정 부분을 비등방성 식각하여, 소정 거리 이격되는 소오스 및 드레인 영역을 한정하는 단계;
    상기 소오스 및 드레인 영역 사이의 공간을 에피택셜 성장시켜 채널층을 형성하는 단계; 및
    상기 채널층 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  28. 제 27 항에 있어서, 상기 접합층을 형성하는 단계는,
    상기 반도체 기판 전면에 소오스, 드레인용 불순물을 주입하는 단계; 및
    상기 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  29. 제 27 항에 있어서, 상기 접합층을 형성하는 단계는,
    상기 반도체 기판 전면에 에피택셜층을 성장하는 단계; 및
    상기 에피택셜층에 소오스, 드레인용 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  30. 제 27 항에 있어서, 상기 접합층을 형성하는 단계는,
    상기 반도체 기판 전면에 소오스, 드레인용 불순물이 도핑된 상태의 에피택셜층을 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  31. 제 27 항에 있어서, 상기 접합층을 형성하는 단계는,
    상기 반도체 기판 전면에 소오스, 드레인용 불순물이 도핑된 실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  32. 삭제
  33. 제 27 항에 있어서, 상기 노출된 반도체 기판을 에피택셜 성장시켜 채널층을 형성하는 단계 이후에, 상기 채널층 표면에 고 이동도 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  34. 제 33 항에 있어서, 상기 고 이동도 물질은 C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  35. 제 34 항에 있어서, 상기 고 이동도 물질은 에피택셜 성장 방식으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  36. 제 27 항에 있어서, 상게 채널층을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  37. 제 36 항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 게이트 산화막 상부에 게이트 전극 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 사이의 공간이 충진되도록 게이트 전극 물질을 증착하는 단계;
    상기 마스크 패턴 표면이 노출되도록 게이트 전극 물질을 평탄화하는 단계; 및
    상기 마스크 패턴을 제거하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  38. 제 27 항에 있어서, 상기 게이트 전극을 형성하는 단계 이후에,
    상기 게이트 전극 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극 상부, 소오스 및 드레인 영역 상부에 실리사이드막을 형성하는 단계를 더 포함하는 하는 전계 효과 트랜지스터의 제조방법.
  39. 제 38 항에 있어서, 상기 스페이서를 형성하는 단계와 상기 실리사이드막을 형성하는 단계 사이에, 상기 소오스 및 드레인 영역의 측벽 부분이 노출되도록 상기 소자 분리막을 소정 깊이만큼 제거하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조방법.
  40. 제 27 항에 있어서, 상기 채널층을 형성하는 단계와, 상기 게이트 산화막을 형성하는 단계 사이에 상기 소자 분리막을 상기 채널층의 측벽 부분이 노출될 수 있도록 소정 깊이만큼 제거하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조방법.
  41. 제 27 항에 있어서, 상기 채널층을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에,
    상기 채널층 상부에 스토리지 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  42. 반도체 기판 표면에 채널층을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계;
    상기 채널층 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측벽에 측벽 스페이서를 형성하는 단계;
    상기 게이트 전극 및 측벽 스페이서의 형태로 상기 채널층을 비등방성 식각하여, 채널층, 및 소오스, 드레인 예정 영역을 한정하는 단계; 및
    상기 소오스 및 드레인 예정 영역에 불순물이 포함된 에피택셜층을 형성하여, 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  43. 제 42 항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 반도체 기판 전면에 소정의 불순물을 주입하는 단계; 및
    상기 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  44. 제 42 항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 반도체 기판 전면에 에피택셜층을 성장하는 단계; 및
    상기 에피택셜층에 소정의 불순물을 도핑시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  45. 제 42 항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 반도체 기판 전면에 소정의 불순물이 도핑된 상태의 에피택셜층을 성장시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  46. 제 42 항에 있어서, 상기 채널층을 형성하는 단계는,
    상기 반도체 기판 전면에 소정의 불순물이 도핑된 실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  47. 제 42 항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 채널층 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 표면에 게이트 전극용 물질을 형성하는 단계;
    상기 게이트 전극용 물질 상부에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상부에 게이트 전극 한정용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴의 형태로 하드 마스크막 및 게이트 전극용 물질을 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  48. 제 47 항에 있어서, 상기 게이트 측벽 스페이서를 형성하는 단계는,
    상기 게이트 전극 양측벽을 소정 두께만큼 산화시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  49. 제 42 항에 있어서, 상기 소오스 및 드레인 예정 영역을 한정하는 단계는,
    상기 게이트 전극 및 측벽 스페이서를 마스크로 하여, 상기 게이트 산화막 및 채널층을 식각하여 반도체 기판 부분을 노출시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  50. 제 49 항에 있어서, 상기 소오스 및 드레인 영역을 형성하는 단계는,
    상기 노출된 반도체 기판을 불순물이 포함된 상태로 소정 높이까지 SEG(selective epitaxial growth) 성장시키는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  51. 제 42 항에 있어서, 상기 채널층을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 채널층 상부에 고이동도 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  52. 제 51 항에 있어서, 상기 고 이동도 물질은 C, Si, Ge의 단일 혹은 조합으로 이루어진 물질층 또는 이들의 적층 구조물로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  53. 제 52 항에 있어서, 상기 고 이동도 물질은 에피택셜 성장 방식으로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  54. 제 42 항에 있어서, 상기 채널층을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  55. 제 42 항에 있어서, 상기 채널층을 형성하는 단계와, 상기 게이트 전극을 형성하는 단계 사이에, 상기 스토리지 노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  56. 제 42 항에 있어서, 상기 소자 분리막을 형성하는 단계 및 게이트 전극을 형성하는 단계는,
    상기 채널층이 형성된 반도체 기판상에 소자 분리 예정 영역이 노출되도록 마스크 패턴을 형성하는 단계;
    상기 노출된 소자 분리 예정 영역에 소자 분리막을 형성하는 단계;
    상기 마스크 패턴 상부에 게이트 전극 예정 영역이 노출되도록 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴의 형태로 상기 마스크 패턴 및 소자 분리막을 소정 깊이 만큼 식각하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 마스크 패턴에 의해 노출된 게이트 전극 예정 영역이 충진되도록 게이트 전극 물질을 증착하는 단계;
    상기 게이트 전극 물질을 상기 마스크 패턴 표면이 노출되도록 평탄화하여 게이트 전극을 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
  57. 제 56 항에 있어서, 상기 소자 분리막을 소정 깊이만큼 식각하는 단계는,
    상기 채널층의 측면 부분이 노출될 수 있도록 상기 소자 분리막을 식각하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조방법.
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