KR101894897B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 고도의 집적화를 실현한 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
채널 형성 영역을 포함하는 반도체층, 채널 형성 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극, 채널 형성 영역과 중첩되는 게이트 전극, 채널 형성 영역과 게이트 전극 사이의 게이트 절연층을 포함하며, 게이트 절연층 측면의 일부, 소스 전극 또는 드레인 전극 측면의 일부는 평면 방향에서 보아 대략 일치하는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은 반도체 소자를 이용한 반도체 장치 및 그 제작 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력 공급이 없어지면 기억 내용을 잃어버리는 휘발성의 것과, 전력 공급이 없어져도 기억 내용은 유지되는 비휘발성의 것으로 크게 나뉜다.
휘발성 기억 장치의 대표적인 예로는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
상기 원리로부터 DRAM으로는 정보를 읽어내면 커패시터의 전하는 잃게 되므로, 정보를 읽어낼 때마다 재차 기록 동작이 필요하게 된다. 또한, 기억소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인간의 리크 전류(오프 전류) 등에 의하여 트랜지스터가 선택되어 있지 않은 상황에서도 전하가 유출 또는 유입되므로, 데이터의 유지기간이 짧다. 이 때문에 소정의 주기로 재차 기록 동작(리프레시 동작)이 필요하여, 소비전력을 충분히 저감하는 것은 매우 어렵다. 또한, 전력 공급이 없어지면 기억 내용을 잃게 되므로 장기간의 기억 유지에는 자성 재료나 광학 재료를 이용한 별도의 기억 장치를 필요로 하게 된다.
휘발성 기억 장치의 다른 예로는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 유지하므로 리프레시 동작이 필요없고, 이점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억용량당 단가가 높아지는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용을 잃게 되는 점에 관해서는 DRAM과 마찬가지이다.
비휘발성 기억 장치의 대표적인 예로는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트가 있고, 이 플로팅 게이트에 전하를 유지시킴으로써 기억을 하게 되므로, 데이터의 유지 기간은 매우 길며(반영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 필요없다는 이점을 가지고 있다.(예는 특허문헌 1 참조)
그러나, 기록할 때 발생하는 터널 전류에 의하여 기억소자를 구성하는 게이트 절연층이 열화되므로, 소정 횟수의 기록에 의하여 기억 소자가 기능하지 않게 되는 문제가 나타난다. 이 문제의 영향을 완화하기 위하여, 예를 들어, 각 기억소자의 기록 횟수를 균일화하는 방법이 쓰이나 이것을 실현하기 위해서는 복잡한 주변회로가 필요하게 되어 버린다. 그리고, 이러한 방법을 채용하여도 근본적인 수명의 문제가 해소되지는 않는다. 즉, 플래시 메모리는 정보의 재기록 빈도가 높은 용도에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 유지시키기 위하여, 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하며, 또한, 그를 위한 회로도 필요하다. 더욱이, 전하의 유지 또는 제거를 위해서는 비교적 긴 시간이 요구되어 기록, 소거의 고속화가 용이하지 않다는 문제가 있다.
일본국 특개소 57-105889호 공보
그런데, 상기와 같은 반도체 소자를 이용한 기억 장치(단순히 반도체 장치라고도 한다.)에는 기억 용량의 증대, 제품 단가 억제 등의 관점에서 충분한 사이즈 저감이 요구되고 있다. 또한, 상기와 같은 반도체 소자를 이용한 기억 장치는 각종 요구를 만족하는 충분한 기능을 가지고 있다고는 말하기 어려우며, 따라서, 기억 장치가 더욱더 고기능화될 필요가 있다.
상기 문제에 비추어, 개시하는 발명의 일 양태에서는, 고도의 집적화를 실현한 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
또는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 횟수에도 제한이 없는 새로운 구조의 반도체 장치에 있어서, 고도의 집적화를 실현하는 것을 목적의 하나로 한다.
개시하는 발명의 일 양태에서는, 반도체 장치가 가지는 트랜지스터 구성 요소의 측면(의 일부)을 일치시킨다. 또는, 트랜지스터를 3차원적으로 집적화한다. 더욱 구체적으로는, 예를 들어, 반도체 장치의 구성을 아래와 같이 한다.
개시하는 발명의 일 양태는, 채널 형성 영역을 포함하는 반도체층, 채널 형성 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극, 채널 형성 영역과 중첩되는 게이트 전극, 채널 형성 영역과 게이트 전극 사이의 게이트 절연층을 포함하며, 게이트 절연층 측면 일부, 소스 전극 또는 드레인 전극 측면 일부는 평면 방향에서 보아 대략 일치하는 반도체 장치이다.
여기서, 채널 형성 영역은 산화물 반도체를 포함하여 구성되는 경우가 있다. 또한, 게이트 절연층, 소스 전극 또는 드레인 전극에는 같은 공정(예를 들어 같은 에칭 가스를 이용한 드라이 에칭 공정 등)으로 가공할 수 있는 재료가 사용되고 있는 경우가 있다. 또한, 게이트 절연층 측면은 채널 길이 방향에 수직 측면인 경우가 있다.
또한, 상기에 있어서, 게이트 절연층상의 소스 전극 또는 드레인 전극과 중첩되는 전극을 가지며, 전극 측면 일부, 게이트 절연층 측면 일부, 소스 전극 또는 드레인 전극 측면 일부는 평면 방향에서 보아 대략 일치되어 있는 경우가 있다. 그리고, 채널 형성 영역을 포함하는 반도체층 측면 일부, 소스 전극 또는 드레인 전극 측면의 다른 일부는 평면 방향에서 보아 대략 일치하는 경우가 있다.
개시하는 발명의 다른 일 양태는, 제 1 채널 형성 영역, 제 1 채널 형성 영역상의 제 1 게이트 절연층, 제 1 게이트 절연층상의 제 1 채널 형성 영역과 중첩되는 제 1 게이트 전극, 제 1 채널 형성 영역을 끼우는 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 제 1 트랜지스터, 제 2 채널 형성 영역을 포함하는 반도체층, 제 2 채널 형성 영역과 전기적으로 접속하는 제 2 소스 전극 및 제 2 드레인 전극, 제 2 채널 형성 영역과 중첩되는 제 2 게이트 전극, 제 2 채널 형성 영역과 제 2 게이트 전극 사이의 제 2 게이트 절연층을 포함하는 제 2 트랜지스터를 가지며, 제 1 채널 형성 영역과 제 2 채널 형성 영역은 다른 반도체 재료를 주성분으로 하여 구성되며, 제 2 게이트 절연층 측면 일부, 제 2 소스 전극 또는 제 2 드레인 전극 측면 일부는 평면 방향에서 보아 대략 일치하는 반도체 장치이다.
여기서, 제 2 채널 형성 영역은, 산화물 반도체를 포함하여 구성되는 경우가 있다. 또한, 제 2 게이트 절연층과 제 2 소스 전극 및 제 2 드레인 전극에는 같은 공정으로 가공할 수 있는 재료가 이용되는 경우가 있다. 또한, 제 2 게이트 절연층 측면은 채널 길이에 수직 측면인 경우가 있다. 또한, 제 2 게이트 절연층상의 제 2 소스 전극 또는 제 2 드레인 전극과 중첩되는 전극을 가지며, 전극 측면 일부, 제 2 게이트 절연층 측면 일부, 제 2 소스 전극 또는 제 2 드레인 전극 측면 일부는 평면 방향에서 보아 대략 일치하는 경우가 있다.
또한, 상기에 있어서, 제 1 채널 형성 영역 측면의 일부, 제 1 게이트 절연층 측면의 일부, 제 1 게이트 전극 측면의 일부는 평면 방향에서 보아 대략 일치되어 있으며, 제 2 채널 형성 영역을 포함하는 반도체층 측면의 일부, 제 2 소스 전극 또는 제 2 드레인 전극 측면의 다른 일부는 평면 방향에서 보아 대략 일치하는 경우가 있다. 또한, 제 1 채널 형성 영역 측면은 제 1 트랜지스터의 채널 길이 방향에 평행한 측면인 경우가 있다. 또한, 제 2 채널 형성 영역을 포함하는 반도체층 측면은 제 2 트랜지스터의 채널 길이 방향에 평행한 측면인 경우가 있다.
또한, 상기에 있어서, 제 1 게이트 전극과 제 2 소스 전극 또는 제 2 드레인 전극은 전기적으로 접속되어 있는 경우가 있다. 또한, 제 1 트랜지스터 및 제 2 트랜지스터를 복수 가지며, 복수의 제 1 트랜지스터 중 하나에 있어서의 제 1 소스 영역 또는 제 1 드레인 영역은 인접하는 제 1 트랜지스터의 제 1 드레인 영역 또는 제 1 소스 영역과 전기적으로 접속되어 있는 경우가 있다.
또한, 상기에 있어서, 산화물 반도체를 이용하여 트랜지스터를 구성하는 일이 있으나, 개시하는 발명은 이에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 소재, 예를 들어, 탄화 실리콘을 비롯하여 와이드 갭 소재(더욱 구체적으로는, 예를 들어, 에너지 갭(Eg)이 3eV보다 큰 반도체 재료) 등을 적용하여도 좋다.
본 명세서 등에 있어서 「평면 방향에서 보아, 측면 일부가 일치」란, 기판의 표면(표면 또는 뒷면 중 어느쪽)과 수직인 방향에서 보아 대상물의 측면이 일부 영역에 있어서 중첩되는 것을 의미한다. 또한, 「대략 일치」는 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은 복수의 층을 동일한 마스크를 이용하여 에칭해서 얻어진 형상에서의 일치의 정도를 포함한다. 또한, 「채널 길이 방향」이란, 소스 영역(또는 소스 전극)에서 드레인 영역(또는 드레인 전극)으로 향하는 방향 또는 그 반대의 방향으로, 소스 영역과 드레인 영역과의 간격이 최소가 되는 경로를 통하는 것을 말한다.
또한, 본 명세서 등에 있어서 「주성분」이라는 용어는, 함유율(원자 %)이 최대의 성분을 말하는 경우에 이용한다. 이에 따르면, 예를 들어, 소위 「실리콘 웨이퍼」의 주성분 원소는 실리콘이라 할 수 있다.
또한, 본 명세서 등에 있어서 「상」이나 「하」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는「바로 아래」임을 한정하는 것이 아니다. 예를 들어, 「게이트 절연층상의 게이트 전극」이라는 표현이라면 게이트 절연층과 게이트 전극 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 이용되는 일이 있고, 그 반대 또한 마찬가지이다. 더욱이, 「전극」이나 「배선」이라는 용어는 복수의 「전극」이나 「배선」이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어 전류의 방향이 변화하는 경우 등에는 서로 바꾸는 일이 있다. 따라서, 본 명세서에 있어서는 「소스」나 「드레인」의 용어는 서로 바꾸어 이용하는 것이 가능한 것으로 한다.
또한, 본 명세서 등에 있어서 「전기적으로 접속」에는, 「어떠한 전기적 작용을 가지는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 가지는 것」은 접속 대상 간에서의 전기 신호의 수수를 가능하게 하는 것이라면 특별히 제한을 받지 않는다. 예를 들어, 「어떠한 전기적 작용을 가지는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖에 각종 기능을 가지는 소자 등이 포함된다.
개시하는 발명에 관한 반도체 장치에는, 트랜지스터 구성 요소의 측면(의 일부)을 일치시키는 양태를 채용하고 있다. 이에 의하여, 반도체 장치의 고집적화를 실현하는 것이 가능하다. 특히, 트랜지스터를 3차원적으로 집적화한 구조에 있어서는 이 3차원적 구성의 채용에 의한 고집적화와 맞물려 한층 현저한 효과를 얻을 수 있다.
도 1은 반도체 장치의 평면도 및 단면도.
도 2는 반도체 장치의 제작 공정에 관한 사시도.
도 3은 반도체 장치의 제작 공정에 관한 사시도.
도 4는 반도체 장치의 제작 공정에 관한 사시도.
도 5는 반도체 장치의 제작 공정에 관한 사시도.
도 6은 반도체 장치의 제작 공정에 관한 사시도.
도 7은 반도체 장치의 제작 공정에 관한 사시도.
도 8은 반도체 장치의 회로도.
도 9는 반도체 장치의 회로도.
도 10은 타이밍 차트도.
도 11은 반도체 장치의 회로도.
도 12는 타이밍 차트도.
도 13은 반도체 장치를 이용한 전자기기를 설명하기 위한 도면.
개시하는 발명의 실시형태의 일례에 대하여 도면을 이용하여 아래에 설명한다. 단, 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것을 당업자라면 쉽게 이해될 것이다. 따라서, 본 발명은 아래에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 돕기 위하여 실제 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 때문에, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어 「제 １」, 「제 ２」, 「제 ３」 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙이는 것으로, 수적으로 한정하는 것이 아님을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 양태에 관한 반도체 장치의 구성 및 그 제작 방법에 대하여, 도 1내지 도 7을 참조하여 설명한다. 또한, 도 1내지 도 7은 반도체 장치 및 그 제작 방법의 설명을 위하여 반도체 장치의 일부에 상당하는 부분을 떼어내어 나타낸 것으로, 반도체 장치의 구성 전부를 나타내는 것이 아님을 부기한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 1은 반도체 장치의 구성의 일례이다. 도 1(A)는 반도체 장치의 일부를 나타내는 평면도이며, 도 1(B)은 도 1(A)의 A1 - A2의 단면도이다. 도 1에 나타낸 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(160)를 가지며, 상부에 제 2 반도체 재료를 이용한 트랜지스터(162) 및 용량 소자(164)를 가지는 것이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 반도체 재료를 주성분으로 하여 구성되는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 하는 것이 가능하다. 단결정 실리콘 등의 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편으로, 산화물 반도체를 이용한 트랜지스터는 그 특성에 의하여 장시간 전하를 유지하게 한다. 또한, 본 명세서 등에 있어서 「주성분」이라는 용어는 함유율(원자 %)이 최대의 성분을 말하는 경우에 이용한다. 이에 따르면, 예를 들어, 소위 「실리콘 웨이퍼」의 주성분 원소는 실리콘이라 할 수 있다.
또한, 이 트랜지스터들은 n채널형 트랜지스터로 해도 좋으며, p채널형 트랜지스터로 해도 좋다.
도 1의 트랜지스터(160)는 반도체 재료(예를 들어 실리콘 등)를 포함하는 기판(101)에 형성된 채널 형성 영역(132), 채널 형성 영역을 끼우도록 형성된 불순물 영역(128) 및 불순물 영역(130), 채널 형성 영역(132)상에 형성된 게이트 절연층(111), 게이트 절연층(111)상에 형성된 게이트 전극(125)을 가진다. 여기서, 불순물 영역(128) 및 불순물 영역(130)은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 불순물 영역(128)은 고농도로 불순물 원소가 첨가된 영역으로, 배선으로서도 기능한다. 또한, 도면에 있어서 명시적으로는 소스 전극이나 드레인 전극을 가지지 않는 경우가 있으나, 편의상 이러한 상태를 포함하여 트랜지스터라 부르는 경우가 있다. 또, 이 경우, 트랜지스터의 접속 관계를 설명하기 위하여, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라 표현하는 일이 있다. 즉, 본 명세서에서 소스 전극이라는 기재에는 소스 영역이, 드레인 전극이라는 기재에는 드레인 영역이 포함되어 있다.
여기서, 트랜지스터(160)를 평면 방향에서 보면, 기판(101)에 형성된 채널 형성 영역(132), 게이트 절연층(111) 및 게이트 전극(125)의 측면 일부는 대략 일치한다(도 1(A) 참조). 특히, 기판(101)에 형성된 채널 형성 영역(132), 게이트 절연층(111) 및 게이트 전극(125)의 채널 길이 방향에 평행한 측면(예를 들어 도 1(A)의 영역(155)에 위치하는 측면)은 대략 일치한다. 이러한 평면 레이아웃으로 트랜지스터(160)를 형성함으로써, 트랜지스터(160)를 포함하는 반도체 장치의 고집적화를 도모할 수 있다. 여기서, 「평면 방향에서 보아, 측면 일부가 일치」란, 기판(101)의 표면(표면 또는 뒷면 중 어느쪽)과 수직인 방향에서 보아 대상물의 측면이 일부 영역에서 중첩되는 것을 의미한다. 또한, 「대략 일치」는 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은 복수의 층을 동일한 마스크를 이용하여 에칭해서 얻어진 형상에서의 일치의 정도를 포함한다. 또한, 「채널 길이 방향」이란, 소스 영역에서 드레인 영역으로 향하는 방향 또는 그 반대의 방향으로, 소스 영역과 드레인 영역과의 간격이 최소가 되는 경로를 통하는 것을 말한다.
또한, 도 3(B)에 나타낸 것과 같이, 기판(101)은 인접하는 트랜지스터(160)들을 분리하는 소자 분리 절연층(121)이 묻혀 있으며, 또한, 도 4(C)에 나타낸 것과 같이, 트랜지스터(160)상에 게이트 전극(125)의 상면을 노출시키도록 절연층(131)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는 도 1에 나타낸 것과 같이 트랜지스터(160)가 사이드 월 절연층을 가지지 않는 구성으로 하는 것이 바람직하다. 한편으로, 트랜지스터(160)의 특성을 중시하는 경우에는 게이트 전극(125)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 다른 영역을 포함하는 불순물 영역(130) 등을 형성하여도 좋다.
여기서, 절연층(131)은 평탄성이 양호한 표면을 가지고 있는 것이 바람직하고, 예를 들어, 절연층(131)의 표면은 제곱평균제곱근(RMS: Root　Mean　Square) 거칠기를 1㎚ 이하로 하는 것이 바람직하다. 절연층(131)의 표면이 평탄성이 뛰어남으로써 그 위에 형성되는 트랜지스터(162)의 특성도 높아지기 때문이다.
도 1의 트랜지스터(162)는 절연층(131)상에 형성된 채널 형성 영역을 포함하는 산화물 반도체층(141), 산화물 반도체층(141)의 일부와 접속하는 소스 전극(143) 및 드레인 전극(145), 산화물 반도체층(141)을 덮는 게이트 절연층(147), 게이트 절연층(147)상에 산화물 반도체층(141)과 중첩되도록 형성된 게이트 전극(149)을 가진다. 여기서, 트랜지스터(162)의 소스 전극(143)(드레인 전극(145)의 경우도 있다)과 트랜지스터(160)의 게이트 전극(125)은 전기적으로 접속되어 있다. 물론, 개시하는 발명에 관한 트랜지스터의 접속 관계는 이에 한정되지 않는다.
여기서, 산화물 반도체층(141)은 수소 등의 불순물이 충분히 제거되는 것에 의하여, 또는, 충분한 산소가 공급되는 것에 의하여 고순도화된 것이 바람직하다. 구체적으로는 예를 들어, 산화물 반도체층(141)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상기 산화물 반도체층(141) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되고 고순도화되어, 충분한 산소의 공급에 의하여 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(141)에서는 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 더욱 바람직하게는 1.45×1010/㎤ 미만이 된다. 또한, 예를 들어 실온(25℃)에서의 오프 전류(여기서는 단위 채널폭(1㎛)당 값)는 100zA(1zA(젭토 암페어)는 1×10-21A）이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
또한, 절연층(131)의 표면이고 산화물 반도체층(141)과 접하는 영역은 그 제곱평균제곱근(RMS) 거칠기를 1㎚ 이하로 하는 것이 좋다. 이와 같이, 제곱평균제곱근(RMS) 거칠기가 1㎚ 이하라는 매우 평탄한 영역에 트랜지스터(162)의 채널 형성 영역을 형성함으로써 트랜지스터(162)가 미세화되는 상황에서도, 단채널 효과 등의 트러블을 방지하여 양호한 특성을 가지는 트랜지스터(162)를 제공하는 것이 가능하다.
여기서, 트랜지스터(162)를 평면 방향에서 보면, 채널 형성 영역을 포함하는 산화물 반도체층(141), 소스 전극(143)(또는 드레인 전극(145))의 측면의 일부는 대략 일치한다. 특히, 도 5(C)에 나타낸 것과 같이, 채널 형성 영역을 포함하는 산화물 반도체층(141), 소스 전극(142)(소스 전극(143)에 대응)(또는 드레인 전극 (145))의 채널 길이 방향에 평행한 측면(예를 들어, 도 1(A)의 영역(157)에 위치하는 측면)은 대략 일치해 있다.
또한, 마찬가지로 트랜지스터(162)를 평면 방향에서 보면 게이트 절연층(147)의 측면 일부와 소스 전극(143)(또는 드레인 전극(145))의 측면 일부는 대략 일치해 있다. 특히, 도 7에 나타낸 것과 같이, 게이트 절연층(147)과 소스 전극(143)(또는 드레인 전극(145))의 채널 길이에 수직인 측면(예를 들어, 도 1(A)의 영역(159)에 위치하는 측면)은 대략 일치해 있다.
여기서, 「평면 방향에서 보아, 측면 일부가 일치」란, 기판(101)의 표면(표면 또는 뒷면 중 어느쪽)과 수직인 방향에서 보아 대상물의 측면이 일부 영역에 있어서 중첩되는 것을 의미한다. 또한, 「대략 일치」는 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은 복수의 층을 동일한 마스크를 이용하여 에칭해서 얻어진 형상에서의 일치의 정도를 포함한다. 또한, 「채널 길이 방향」이란, 소스 영역에서 드레인 영역으로 향하는 방향 또는 그 반대의 방향으로, 소스 영역과 드레인 영역과의 간격이 최소가 되는 경로를 통하는 것을 말한다. 이러한 평면 레이아웃으로 트랜지스터(162)를 형성하는 것에 의하여, 트랜지스터(162)를 포함하는 반도체 장치의 고집적화를 도모할 수 있다.
도 1의 용량 소자(164)는, 소스 전극(143), 게이트 절연층(147), 게이트 절연층(147)상의 전극(151)으로 구성된다. 즉, 소스 전극(143)은 용량 소자(164)의 한쪽의 전극으로서 기능하며 전극(151)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능하게 된다. 한편으로, 개시하는 발명의 일 양태에 있어서 용량 소자(164)는 필수 구성이 아니므로, 전극(151) 등은 적절히 생략할 수 있다. 또한, 전극(151)의 측면 일부는 트랜지스터(162)를 평면 방향에서 보아 게이트 절연층(147)의 측면 일부와 소스 전극(143)(또는 드레인 전극(145))의 측면 일부와 대략 일치하는 것이 좋다. 도 7에 나타낸 것과 같이, 전극(151)과 게이트 절연층(147)과 소스 전극(143)(또는 드레인 전극(145))의 채널 길이에 수직인 측면(예를 들어, 도 1(A)의 영역(159)에 위치하는 측면)은 대략 일치하는 것이 좋다.
이상과 같이, 트랜지스터의 구성 요소의 측면(의 일부)을 일치시키는 양태를 채용함으로써 고도로 집적화된 반도체 장치를 실현하는 것이 가능하다. 특히, 트랜지스터를 3차원적으로 집적화한 구조에 있어서는 이 3차원적 구성의 채용에 의한 고집적화와 맞물려 한층 현저한 효과를 얻을 수 있다. 또한, 도 1에 나타내는 반도체 장치에서는, 복수의 영역(영역(155), 영역(157), 및 영역(159))에 있어서 트랜지스터의 구성 요소의 측면(의 일부)을 일치시키고 있지만, 이들 중의 하나만이 일치하는 경우에도 충분한 효과를 얻을 수 있다.
또한, 개시하는 발명에 관한 반도체 장치의 구성은 도 1에 나타낸 것에 한정되지 않는다. 개시하는 발명의 일 양태의 기술적 사상은, 트랜지스터 구성 요소의 측면(의 일부)을 일치시키는 양태로 함으로써 반도체 장치의 고집적화를 실현하는 점에 있으므로, 전극의 접속 관계 등의 상세한 사항에 대해서는 적절히 변경할 수 있다.
<반도체 장치의 제작 방법>
다음으로, 상기 반도체 장치의 제작 방법의 일례에 대하여 설명한다.
우선, 반도체 재료를 포함하는 기판(101)을 준비한다(도 2(A) 참조). 또한, 도 2(A)의 A1-A2의 단면이 도 1(B)에 나타내는 단면에 상당한다. 이하, 도 2내지 도 7에 있어서도 마찬가지이다. 반도체 재료를 포함하는 기판(101)으로서는 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것이 가능하다. 여기서는, 반도체 재료를 포함하는 기판(101)으로서, 단결정 실리콘 기판을 이용하는 경우의 일례에 대하여 나타내기로 한다. 또한, 일반적으로 「SOI 기판」은 절연 표면상에 실리콘 반도체층이 형성된 구성의 기판을 말하나, 본 명세서 등에 있어서는 절연 표면상에 실리콘 이외의 재료로 이루어진 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 이용한다. 즉, 「SOI 기판」이 가지는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또, SOI 기판에는 유리 기판 등의 절연 기판상에 절연층을 통하여 반도체층이 형성된 구성의 것이 포함되는 것으로 한다.
반도체 재료를 포함하는 기판(101)으로서 특히 실리콘 등의 단결정 반도체 기판을 이용하는 경우에는, 반도체 장치의 읽기 동작을 고속화하는 것이 가능하므로 적합하다.
또한, 트랜지스터의 스레숄드 전압을 제어하기 위하여, 후에 트랜지스터(160)의 채널 형성 영역(132)이 되는 영역에 불순물 원소를 첨가하여도 좋다. 여기서는, 트랜지스터(160)의 스레숄드 전압이 정(正)이 되도록 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우 그 도전성을 부여하는 불순물에는, 예를 들어, 붕소, 알루미늄, 갈륨 등이 있다.
다음으로, 기판(101)상에 절연층(103)을 형성한다(도 2(A) 참조). 절연층(103)은 후의 게이트 절연층(111)이 되는 것으로, 예를 들어, 반도체 재료를 포함하는 기판(101) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의하여 형성하는 것이 가능하다. 열처리를 대신하여 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 절연층을 형성하여도 좋다. 절연층(103)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(103)의 두께는, 예를 들어, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 하는 것이 가능하다.
다음으로, 절연층(103)상에 도전성 재료를 포함하는 층(105)을 형성한다(도 2(A) 참조). 도전성 재료를 포함하는 층(105)은 후의 게이트 전극(125)이 되는 것이다. 도전성 재료를 포함하는 층(105)은 인, 붕소 등의 일 도전형을 부여하는 불순물 원소가 첨가된 다결정 실리콘 등의 반도체 재료를 이용하여 형성할 수 있다. 또, 도전성 재료를 포함하는 층(105)은 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성하여도 좋다. 형성 방법도 특별히 한정되는 것은 아니고, 증착법, CVD법, 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 이용하는 것이 가능하다.
다음으로, 도전성 재료를 포함하는 층(105)상에 절연층(107)을 형성한다(도 2(A) 참조). 절연층(107)은 후의 공정에서 도전성 재료를 포함하는 층(105)을 에칭할 때에, 도전성 재료를 포함하는 층(105)의 게이트 전극(125)이 되는 부분을 보호하는 절연층(115)이 되는 것이다. 절연층(107)은 후의 공정에서 형성되는 소자 분리 절연층(121)과 에칭의 선택비가 취해지는 재료를 이용하여 형성하는 것이 좋은데, 예를 들어, 소자 분리 절연층(121)에 산화 실리콘이 이용되는 경우에는, 절연층(107)에는 질화 실리콘 등을 이용하는 것이 좋다.
그리고, 절연층(107)상에 레지스트 마스크(109)를 형성한다(도 2(A) 참조).
다음으로, 레지스트 마스크(109)를 이용하여, 절연층(107), 도전성 재료를 포함하는 층(105), 절연층(103) 및 기판(101)의 일부를 선택적으로 에칭하여, 레지스트 마스크(109)에 덮여 있지 않은 영역을 제거한다. 이에 의하여, 게이트 절연층(111), 도전성 재료를 포함하는 층(113) 및 절연층(115)이 형성된다(도 2(B) 참조). 또한, 이에 의하여, 후에 채널 형성 영역(132)이 되는 영역(상기 에칭에 의하여 형성된, 기판(101)의 돌출된 영역)의 측면 일부, 게이트 절연층(111)의 측면의 일부, 후에 게이트 전극이 되는 도전성 재료를 포함하는 층(113)의 측면 일부가 평면 방향에서 보아 대략 일치하게 된다. 또, 상기 대략 일치하는 측면(예를 들어, 후에 채널 형성 영역(132)이 되는 영역의 측면)은 채널 길이에 평행한 측면이다. 여기서, 「평면 방향에서 보아, 측면의 일부가 일치」란, 기판(101)의 표면에 수직인 방향에서 보아 대상물의 측면이 일부 영역에 있어서 중첩되는 것을 의미한다. 또, 「대략 일치」는 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은, 상기와 같은 복수의 층을 동일한 마스크를 이용해 에칭하여 얻어진 형상에 있어서의 일치의 정도를 포함한다. 또, 「채널 길이 방향」이란, 소스 영역에서 드레인 영역으로 향하는 방향 또는 그 반대의 방향으로, 소스 영역과 드레인 영역과의 간격이 최소가 되는 경로를 통하는 것을 말한다.
상기와 같이, 레지스트 마스크(109)를 이용하여 절연층(107), 도전성 재료를 포함하는 층(105), 절연층(103) 및 기판(101)의 일부를 동시에 에칭함으로써, 각 구성 요소를 개별적으로 에칭하여 형성하는 경우에 발생할 수 있는 마스크의 위치 조정에 기인하는 형상 불균형을 없애는 것이 가능하다. 이에 의하여, 마스크의 위치 조정에 여유를 갖게 할 필요가 없어지므로 충분히 집적도를 높일 수 있다.
또한, 상기 에칭 후에는 레지스트 마스크(109)는 제거한다. 이 에칭에는 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절하게 선택할 수 있다. 또, 도전성 재료를 포함하는 층(105), 절연층(103) 및 기판(101)에는 이 에칭 공정으로 조건 변경에 의하여 연속적으로 가공할 수 있는 재료를 이용하는 것이 바람직하고, 예를 들어, 드라이 에칭 공정에 있어서 가스를 바꾼다는 조건 변경에 의하여 연속적으로 가공할 수 있는 재료를 이용하는 것이 바람직하다. 특히 바람직하게는, 도전성 재료를 포함하는 층(105), 절연층(103) 및 기판(101)에는 같은 공정(예를 들어, 같은 에칭 가스를 이용한 드라이 에칭 공정 등)으로 가공할 수 있는 재료를 이용한다.
다음으로, 기판(101), 게이트 절연층(111), 도전성 재료를 포함하는 층(113) 및 절연층(115)을 덮도록 절연층(117)을 형성한다(도 2(C) 참조). 절연층(117)의 형성 방법은 특별히 한정되지 않지만, 예를 들어, 기판(101), 게이트 절연층(111), 도전성 재료를 포함하는 층(113) 및 절연층(115)을 열산화함으로써 얻을 수 있는 열산화막으로 형성할 수 있다. 이와 같이, 절연층(117)을 열산화로 형성하는 경우에는, 예를 들어, CVD를 이용한 고온 산화막을 형성하는 것이 가능하다. 또, 도전성 재료를 포함하는 층(113)을 불순물 원소가 첨가된 다결정 실리콘 등의 반도체 재료를 이용하여 형성하는 경우에는, 열산화를 행하여 열산화막을 형성하는 것이 바람직하다. 이 경우, 열산화막 형성 전후에 가열 처리를 행하는 것도 가능하다. 이와 같이 열산화나 가열 처리를 함으로써 상기 에칭시에 손상된 기판(101), 게이트 절연층(111), 도전성 재료를 포함하는 층(113) 및 절연층(115)의 일부를 복원시키는 것도 가능하다.
다음으로, 기판(101), 게이트 절연층(111), 도전성 재료를 포함하는 층(113), 절연층(115) 및 절연층(117)을 덮도록 절연층(119)를 형성한다(도 3(A) 참조). 절연층(119)은 후에 소자 분리 절연층(121)이 되는 것으로써, 산화 실리콘이나 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 이용하여 형성된다.
다음으로, 적어도 절연층(115)의 일부가 노출되도록 절연층(119)을 가공하여 소자 분리 절연층(121)을 형성하고, 그 후 절연층(115)을 제거함으로써 도전성 재료를 포함하는 층(113)을 노출시킨다(도 3(B) 참조). 절연층(119)의 가공 방법으로는 CMP(화학적 기계적 연마) 처리 등의 연마 처리나 에칭 처리 등이 있으나, 그 중 어느 것을 이용하여도 좋다. 또한, 여기서는, 소자 분리 절연층(121)의 상면이 도전성 재료를 포함하는 층(113)의 상면보다 낮은 위치에 오도록 절연층(119)의 일부를 제거하는 예에 대하여 나타내고 있다. 이 때, 소자 분리 절연층(121)보다 상부에 형성되어 있는 절연층(117)도 동시에 제거되는 경우가 있다.
다음으로, 소자 분리 절연층(121) 및 도전성 재료를 포함하는 층(113)상에 절연층 및 레지스트 마스크(123)를 형성하고, 이 절연층을 선택적으로 에칭하여 마스크(124)를 형성한다. 또, 도전성 재료를 포함하는 층(113)을 선택적으로 에칭하여, 게이트 전극(125)을 형성한다(도 3(C) 참조). 상기 절연층은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있고, 질화산화 실리콘 또는 질화 실리콘을 이용하여 형성하는 것이 좋다. 또한, 상기 에칭시 절연층(117)의 일부가 함께 제거되는 경우가 있다.
다음으로, 상기 에칭에 의하여 형성된 게이트 전극(125)이나 레지스트 마스크(123), 마스크(124) 등을 마스크로서 이용하고, 영역(127)에 인(P)이나 비소(As)등의 불순물 원소를 조사하여, 기판(101) 중에 채널 형성 영역(132) 및 불순물 원소가 첨가된 불순물 영역(130)을 형성한다(도 1, 도 3(C) 참조). 이 공정 후에는 레지스트 마스크(123)는 제거한다. 또한, 여기서는 n형 트랜지스터를 형성하기 위하여 인이나 비소를 첨가하고 있으나, p형 트랜지스터를 형성하는 경우에는 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 된다. 첨가하는 불순물의 농도는 적절히 설정하는 것이 가능하지만, 반도체 소자가 고도로 미세화되는 경우에는 그 농도를 높게 하는 것이 바람직하다. 또한, 불순물 원소의 첨가 후에는 가열처리를 행하여, 불순물 원소의 활성화나 불순물 원소의 첨가시 발생하는 결함의 개선 등을 도모하는 것이 바람직하다.
또한, 게이트 전극(125)의 채널 길이 방향의 측면에 사이드 월 절연층을 형성하여, 불순물 원소가 다른 농도로 첨가된 불순물 영역을 형성하여도 좋다.
또한, 게이트 전극(125), 불순물 영역(130) 등을 덮도록 금속층을 형성하여, 열처리에 의하여 이 금속층과 반도체 재료를 반응시켜 금속 화합물 영역을 형성하여도 좋다. 이 금속층은 진공 증착법이나 스퍼터링법, 스핀코트법 등의 각종 성막 방법을 이용하여 형성할 수 있다. 금속층은 기판(101)을 구성하는 반도체 재료와 반응하여 저저항 금속 화합물이 되는 금속 재료를 이용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서는, 예를 들어, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다. 또한, 이러한 금속 화합물 영역을 형성하는 경우에는 게이트 절연층(111)의 일부를 미리 제거해 둘 필요가 있다.
상기 열처리로서는, 예를 들어, 플래시 램프의 조사에 의한 열처리를 이용할 수 있다. 물론, 그 밖에 열처리 방법을 이용하여도 좋으나, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는 극히 단시간의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료와의 반응에 의하여 형성되는 것으로, 충분히 도전성이 높여진 영역이다. 이 금속 화합물 영역을 형성함으로써 전기 저항을 충분히 저감하고, 소자 특성을 향상시킬 수 있다. 또한, 금속화합물 영역을 형성한 후에는 금속층은 제거한다.
이상에 의하여, 반도체 재료를 포함하는 기판(101)을 이용한 트랜지스터(160)가 형성된다(도 3(C) 참조).
다음으로, 상기 공정에 의하여 형성된 각 구성을 덮도록 단부가 마스크(124)와 중첩되는 레지스트 마스크(126)를 형성한다. 그리고, 이 레지스트 마스크(126) 및 마스크(124)를 이용하여 게이트 절연층(111), 절연층(117) 및 소자 분리 절연층(121)을 에칭하여, 그 일부를 선택적으로 제거한다(도 4(A) 참조). 이 때, 마스크(124)에 이용되는 재료에 의해서는, 마스크(124)의 일부가 선택적으로 제거되는 경우도 있다(도 4(A) 참조).
그리고, 상기 마스크(124)나 레지스트 마스크(126) 등을 마스크로서 이용하여, 기판(101)의 노출된 영역에 상기 불순물 영역(130)에 첨가된 것과 같은 불순물 원소를 고농도로 첨가하여, 불순물 영역(128)을 형성한다(도 1, 도 4(A) 참조). 불순물 영역(128)은 불순물 원소가 고농도로 첨가된 영역이므로, 배선으로서 이용하는 것도 가능하다. 또한, 이 공정 후에는 마스크(124) 및 레지스트 마스크(126)는 제거한다.
다음으로, 상기 공정에 의하여 형성된 각 구성을 덮도록 절연층(129)을 형성한다(도 4(B) 참조). 절연층(129)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 특히, 절연층(129)에 유전률이 낮은(low-k) 재료를 이용함으로써 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감할 수 있게 되므로 바람직하다. 또한, 절연층(129)에는 이들 재료를 이용한 다공질의 절연층을 적용하여도 좋다. 다공질의 절연층에서는 밀도가 높은 절연층과 비교하여 유전률이 저하되므로, 전극이나 배선에 기인하는 용량을 더욱 저감할 수 있다. 또, 절연층(129)은 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성하는 것도 가능하다. 절연층(129)은 단층 구조로 해도 좋고 2층 이상의 적층 구조로 해도 좋은데, 예를 들어, 하층부터 순서대로 산화질화 실리콘층, 질화산화 실리콘층, 산화 실리콘층이 되는 3층 구조로 할 수도 있다.
그 후, 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서 절연층(129)에 CMP 처리를 하여, 게이트 전극(125)의 상면을 노출시킨 절연층(131)을 형성한다(도 4(C) 참조). 게이트 전극(125)의 상면을 노출시키는 처리로는 CMP 처리 외에 에칭 처리 등을 적용할 수도 있다. 또한, 트랜지스터(162)의 특성을 향상시키기 위하여, 절연층(131)의 표면은 가능한한 평탄하게 해 두는 것이 바람직하며, 이 점에 있어서는 CMP 처리가 적합하다. CMP 처리를 이용하는 경우에는, 예를 들어, 절연층(131)의 표면을 제곱평균제곱근(RMS) 거칠기를 1㎚ 이하로 하는 것이 가능하다.
또한, 상기 각 공정 전후에는, 추가로 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
다음으로, 절연층(131), 게이트 전극(125) 등의 위에 산화물 반도체(133)를 형성한다(도 5(A) 참조). 산화물 반도체층(133)은, 후에 트랜지스터(162)의 구성 요소인 산화물 반도체층(141)으로 가공된다. 또한, 절연층(131)상에는 하지로서 기능하는 절연층을 형성하여도 좋다. 이 절연층은, PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 이 경우에는 하지로서 기능하는 절연층에 개구부를 형성하여 게이트 전극(125)의 상면을 노출시켜 두는 것이 바람직하다.
산화물 반도체층(133)에 이용하는 재료로는, 예를 들어, 인듐을 함유하는 산화물 반도체 재료나 인듐 및 갈륨을 함유하는 산화물 반도체 재료 등이 있다. 또, 산화물 반도체층(133)에 이용하는 재료로는 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, 단원계 금속의 산화물인 In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등이 있다. 또, 상기 재료에 SiO2를 포함시켜도 좋다. 여기서, 예를 들어, In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물 막이라는 의미로, 그 조성비는 특별히 묻지 않는다. 또, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
그 중에서도, In-Ga-Zn-O계의 산화물 반도체 재료는 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하며, 또, 전계 효과 이동도도 높기 때문에 반도체 장치에 이용하는 반도체 재료로서는 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표예로는 InGaO3(ZnO)m(m>0)로 표기되는 것이 있다. 또, Ga를 대신해 M으로 표기하여 InMO3(ZnO)m(M>O)와 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로는 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상기 조성은 결정 구조로부터 도출되는 것으로, 어디까지나 일례에 지나지 않는다는 것을 부기한다.
산화물 반도체층(133)을 스퍼터링법으로 제작하기 위한 타겟으로는 In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비로 나타내는 것을 이용하는 것이 적합하다. 예를 들어, In:Ga:Zn=1:1:1[atom비](x=1, y=1), (즉, In2O3:Ga2O3:ZnO=1:1:2[mol수비])의 조성비를 가지는 타겟 등을 이용하는 것이 가능하다. 또, In:Ga:Zn=1:1:0.5[atom비](x=1, y=0.5), (즉, In2O3:Ga2O3:ZnO=1:1:1[mol수비])의 조성비를 가지는 타겟, In:Ga:Zn=1:1:2[atom비](x=1, y=2), (즉, In2O3:Ga2O3:ZnO=1:1:4[mol수비])의 조성비를 가지는 타겟, In:Ga:Zn=1:0:1[atom비](x=0, y=1), (즉, In2O3:Ga2O3:ZnO=1:0:2[mol수비])의 조성비를 가지는 타겟을 이용하는 것도 가능하다.
또, 산화물 반도체로서 In-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 원자수비로, In:Zn=50:1~1:2(몰수비로 환산하면 In2O3:ZnO=25:1~1:4), 좋게는 In:Zn=20:1~1:1(몰수비로 환산하면 In2O3:ZnO=10:1~1:2), 더욱 좋게는 In:Zn=15:1~1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2~3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
본 실시형태에서는, 비정질 구조의 산화물 반도체층(133)을 In-Ga-Zn-O계의 금속 산화물 타겟을 이용하는 스퍼터링법에 의하여 형성하는 것으로 한다. 또, 그 막의 두께는 1㎚ 이상 50㎚ 이하, 바람직하게는 2㎚ 이상 20㎚ 이하, 더욱 바람직하게는 3㎚ 이상 15㎚ 이하로 한다.
금속 산화물 타겟 중의 금속산화물 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 치밀한 구조의 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(133)의 형성 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는, 희가스(대표적으로는 아르곤)와 산소와의 혼합 분위기로 하는 것이 적합하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이 농도 1ppm 이하(바람직하게는 농도 10 ppb 이하) 까지 제거된 고순도 가스 분위기를 이용하는 것이 적합하다.
산화물 반도체층(133)의 형성시에는, 예를 들어, 감압상태로 유지된 처리실내에 피처리물을 저장하여 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(133)의 형성시 피처리물의 온도는 실온(25℃±10℃)으로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입하여, 상기 타겟을 이용하여 산화물 반도체층(133)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(133)을 형성함으로써, 산화물 반도체층(133)에 포함되는 불순물을 저감할 수 있다. 또, 스퍼터링에 의한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위하여는 흡착형 진공 펌프를 이용하는 것이 좋다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등을 이용하는 것이 가능하다. 또, 터보 펌프에 콜드 트랩을 더한 것을 이용하여도 좋다. 클라이오 펌프 등을 이용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거하는 것이 가능하므로, 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층(133)의 형성 조건으로는, 예를 들어, 피처리물과 타겟 간의 거리가 170㎜, 압력이 0.4㎩, 직류(DC) 전력이 0.5㎾, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용시킬 수 있다. 또한, 펄스 직류(DC) 전원을 이용하면 먼지(성막시 형성되는 분상 물질 등)를 저감할 수 있고, 막 두께의 분포도 균일하게 되므로 바람직하다. 산화물 반도체층(133)의 적절한 두께는 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등에 따라 다르므로, 그 두께는 이용하는 재료나 용도 등에 대응하여 선택하면 된다. 또한, 상기와 같이 절연층(131)을 형성함으로써, 산화물 반도체층(133)의 채널 형성 영역에 상당하는 부분의 형성 표면을 충분히 평탄화하는 것이 가능하기 때문에, 두께가 작은 산화물 반도체층이어도 알맞게 형성할 수 있다. 또, 산화물 반도체층(133)의 채널 형성 영역에 상당하는 부분을 평탄하게 하는 것이 가능하므로, 평탄하지 않은 경우와 비교하여 리크 전류를 저감할 수 있다.
또한, 산화물 반도체층(133)을 스퍼터링법에 의하여 형성하기 전에는 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링를 행하여, 형성 표면(예를 들어 절연층(131)의 표면)의 부착물을 제거하여도 좋다. 여기서, 역 스퍼터링이란, 통상 스퍼터링에 있어서는 스퍼터링 타겟에 이온을 충돌시키는 것을 역으로, 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.
산화물 반도체층(133)의 형성 후에는 산화물 반도체층(133)에 대하여 열처리(제 1 열처리)를 행하는 것이 바람직하다. 이 제 1 열처리에 의하여 산화물 반도체층(133) 중의 과잉된 수소(물이나 수산기를 포함하는)를 제거하며 산화물 반도체층(133)의 구조를 정비하여, 에너지 갭 중의 결함 준위를 저감하는 것이 가능하다. 제 1 열처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 이하로 한다.
열처리는, 예를 들어, 저항 발열체 등을 이용한 전기로에 피처리물을 도입하여 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 그 동안 산화물 반도체층은 대기에 접촉시키지 않고 물이나 수소의 혼입이 발생하지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의하여, 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자파)의 복사에 의하여 피처리물을 가열하는 장치이다.
예를 들어, 제 1 열처리로 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 이 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 이용하면 단시간에서의 고온 열처리가 가능해진다. 또, 피처리물의 내열 온도를 초과하는 온도 조건이어도 적용이 가능하다. 또한, 처리 중에 불활성 가스를 산소를 포함하는 가스로 바꿔도 좋다. 산소를 포함하는 분위기에 있어서 제 1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감하는 것이 가능하기 때문이다.
또한, 불활성 가스 분위기로는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로, 물 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 좋게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
그런데, 상기 열처리(제 1 열처리)에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를 탈수화 처리나 탈수소화 처리 등으로 부를 수도 있다. 이 탈수화 처리나 탈수소화 처리는 후에 형성되는 산화물 반도체층(135)의 형성 후나 산화물 반도체층(141)의 형성 후, 게이트 절연층(147)의 형성 후, 게이트 전극(149)의 형성 후 등의 타이밍에 행하는 것도 가능하다. 또, 이와 같은 탈수화 처리, 탈수소화 처리는 1회로 한정하지 않고 복수회 행하여도 좋다.
다음으로, 산화물 반도체층(133)을 선택적으로 에칭하여 산화물 반도체층(135)을 형성한다(도 5(B) 참조). 이 에칭에 의하여 산화물 반도체층(141)의 채널 길이 방향의 길이가 결정된다. 산화물 반도체층(133)의 에칭은 소자의 미세화라는 관점에서는 드라이 에칭을 이용하는 것이 적합하나 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대하여는 피에칭 재료에 따라 적절히 선택할 수 있다.
그리고, 게이트 전극(125), 절연층(131) 및 산화물 반도체층(135)를 덮도록 도전층을 성막하고, 이 도전층을 선택적으로 에칭하여, 도전층(137) 및 도전층(139)를 형성한다(도 5(B) 참조). 도전층(137) 및 도전층(139)은 후에 소스 전극(143) 및 드레인 전극(145)으로 가공된다. 또한, 도전층의 형성 전에 도전층의 에칭 공정에서의 산화물 반도체층(135)의 손상을 막기 위한 보호 절연층을 산화물 반도체층(135)상에 형성하여도 좋다.
이 도전층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 이용하여 형성할 수 있다. 또, 도전층의 재료로는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중의 어느것 또는 이들을 복수 조합한 재료를 이용하여도 좋다.
이 도전층은 단층 구조여도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 티타늄막이나 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막상에 티타늄막이 적층된 2층 구조, 질화 티타늄막상에 티타늄막이 적층된 2층 구조, 티타늄막, 알루미늄막, 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화 티타늄막의 단층 구조로 하는 경우에는 테이퍼 형상을 가지는 소스 전극(143), 드레인 전극(145)으로의 가공이 용이하다는 메리트가 있다.
또, 이 도전층은 도전성을 가지는 금속 산화물을 이용하여 형성하여도 좋다. 도전성을 가지는 금속 산화물로는 산화 인듐(In2O3), 산화 스즈(SnO2), 산화 아연(ZnO), 산화 인듐 산화 스즈 합금(In2O3-SnO2, ITO로 약기하는 경우가 있다), 산화 인듐 산화 아연 합금(In2O3-ZnO), 이들 금속 산화물 재료에 실리콘 또는 산화 실리콘을 함유시킨 것 등을 이용하는 것이 가능하다.
또한, 이 도전층의 에칭은 드라이 에칭, 웨트 에칭의 어느 것을 이용하여도 좋지만, 미세화를 위해서는 제어성이 좋은 드라이 에칭을 이용하는 것이 적합하다. 또, 형성되는 소스 전극(143) 및 드레인 전극(145)이 테이퍼 형상이 되도록 행하여도 좋다. 테이퍼 각은, 예를 들어, 30°이상 60°이하로 할 수 있다.
트랜지스터(162)의 채널 길이(L)는 도전층(137)과 도전층(139)(소스 전극(143)과 드레인 전극(145))의 하단부의 간격에 의하여 결정된다. 또한, 채널 길이(L)가 25㎚ 미만인 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 행할 때에는, 수㎚~수십㎚로 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를 충분히 작게 하는 것이 가능하며, 이에 의하여 회로 동작 속도를 높이는 것이 가능하다.
다음으로, 산화물 반도체층(135), 도전층(137) 및 도전층(139)를 선택적으로 에칭하여 산화물 반도체층(141), 소스 전극(142)(후의 공정에서 소스 전극(143)으로 가공된다.) 및 드레인 전극(145)을 형성한다(도 5(C) 참조). 이 에칭에 의하여, 산화물 반도체층(141)의 측면의 일부와 소스 전극(142)의 측면의 일부(또는 드레인 전극(145)의 측면의 일부)는 평면 방향에서 보아 대략 일치하게 된다. 또, 상기 대략 일치하는 측면(예를 들어, 산화물 반도체층(141)의 측면)은 채널 길이 방향에 평행한 측면이다. 여기서 「평면 방향에서 보아, 측면 일부가 일치」란, 기판(101)의 표면에 수직인 방향에서 보아 대상물의 측면이 일부 영역에 있어서 중첩되는 것을 의미한다. 또, 「대략 일치」는, 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은, 상기와 같은 복수의 층을 동일한 마스크를 이용하여 에칭해 얻어진 형상에서의 일치의 정도를 포함한다. 또, 「채널 길이 방향」이란, 소스 전극(142)로부터 드레인 전극(145)으로 향하는 방향 또는 그 반대의 방향으로, 소스 전극(142)과 드레인 전극(145)과의 간격이 최소가 되는 경로를 통하는 것을 말한다.
상기와 같이, 산화물 반도체층(135), 도전층(137) 및 도전층(139)을 한번에 에칭함으로써, 각 구성 요소를 개별적으로 에칭하여 형성하는 경우에 발생할 수 있는 마스크의 위치 조정에 기인하는 형상의 불균형을 없애는 것이 가능하다. 이에 의하여, 마스크의 위치 조정에 여유를 갖게 할 필요가 없어지므로, 충분히 집적도를 높일 수 있다.
또한, 산화물 반도체층(135), 도전층(137) 및 도전층(139)의 에칭은 소자의 미세화라는 관점에서는 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭액에 대하여는 피에칭 재료에 따라 적절하게 선택할 수 있다. 또, 산화물 반도체층(135), 도전층(137) 및 도전층(139)에는 같은 공정(예를 들어, 같은 에칭 가스를 이용한 드라이 에칭 공정 등)으로 가공할 수 있는 재료를 이용하는 것이 좋다.
다음으로, 산화물 반도체층(141)을 덮도록 게이트 절연층(146)(후의 공정에서 게이트 절연층(147)으로 가공된다.)을 형성한다(도 6(A) 참조). 게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또, 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 산화 갈륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트, 질소가 첨가된 하프늄 알루미네이트 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조로 하여도 좋고 적층 구조로 하여도 좋다. 또, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 또한, 게이트 절연층(146)은 트랜지스터(162)의 게이트 절연층으로서 기능할 뿐 아니라, 용량 소자(164)의 유전체로서도 기능한다.
또한, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연층(146)에 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트, 질소가 첨가된 하프늄 실리케이트, 질소가 첨가된 하프늄 알루미네이트 등의 고유전률(high-k) 재료를 이용하면 좋다. high-k 재료를 게이트 절연층(146)에 이용함으로써, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위하여 막 두께를 크게 하는 것이 가능하다.예를 들어, 산화 하프늄은 비유전율이 15 정도이며 산화 실리콘의 비유전율의 3~4와 비교하여 매우 큰 값을 가지고 있으므로, 전기적 특성을 확보면서 게이트 절연층을 충분히 두껍게 하는 것이 가능하다. 또한, high-k 재료를 포함하는 막과 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄 등의 하나를 포함하는 막과의 적층 구조로 하여도 좋다.
게이트 절연층(146)의 형성 후에는 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 열처리를 행하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열처리를 행하면 된다. 제 2 열처리를 행함으로써 트랜지스터의 전기적 특성의 불균형을 경감하는 것이 가능하다. 또, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(141)에 산소를 공급하여 산화물 반도체층(141)의 산소 결손을 보전한다.
또한, 본 실시형태에서는, 게이트 절연층(146)의 형성 후에 제 2 열처리를 행하고 있으나, 제 2 열처리의 타이밍은 이에 한정되지 않는다. 예를 들어, 게이트 전극의 형성후에 제 2 열처리를 행하여도 좋다.
상기와 같이, 제 1 열처리와 제 2 열처리를 적용하여 산화물 반도체층(141)중의 불순물을 저감하여, 산소 결손을 보전함으로써 산화물 반도체층(141)을 그 주성분 이외의 불순물이 가능한 포함되지 않도록 고순도화하는 것이 가능하다.
또한, 제 2 열처리를 대신하여 또는 제 2 열처리와 함께, 산소 플라즈마 처리를 적용하여도 좋다. 산소 플라즈마 처리에 의해서도, 산화물 반도체층(141)에 산소를 공급하여 산화물 반도체층(141)의 산소 결손을 보전하는 것이 가능하다.
다음으로, 게이트 절연층(146)상에 게이트 전극(149) 및 전극(151)을 형성한다(도 6(B) 참조). 또한, 게이트 전극(149) 또는 전극(151)의 채널 길이 방향의 측면에 사이드 월 절연층을 형성하여도 좋다. 이와 같이 사이드 월 절연층을 형성함으로써, 예를 들어, 용량 소자(164)의 상부 전극이 되는 전극(151)의 측면을 보호하고, 용량 소자(164)의 상부 전극과 하부 전극 사이의 리크 전류를 억제할 수 있다.
게이트 전극(149) 및 전극(151)은, 게이트 절연층(146)상에 도전층을 형성한 후에, 이 도전층을 선택적으로 에칭함으로써 형성하는 것이 가능하다. 게이트 전극(149) 및 전극(151)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 이용하여 형성하는 것이 가능하다. 상세하게는 소스 전극(143) 또는 드레인 전극(145) 등의 경우와 마찬가지이며, 이들 기재를 참작할 수 있다.
다음으로, 상기 공정에 의하여 형성된 각 구성을 덮도록, 단부가 전극(151)과 중첩되는 레지스트 마스크(152)를 형성한다. 그리고, 이 레지스트 마스크(152) 및 전극(151)을 이용하여 게이트 절연층(146) 및 소스 전극(142)(드레인 전극(145)의 경우도 있다)을 에칭하고, 그 일부를 선택적으로 제거해 게이트 절연층(147) 및 소스 전극(143)을 형성한다(도 6(C) 참조). 이 에칭에 의하여, 게이트 절연층(147)의 측면 일부, 소스 전극(143)의 측면 일부(또는 드레인 전극(145)의 측면 일부)는 평면 방향에서 보아 대략 일치하게 된다. 또한, 게이트 절연층(147)의 측면 일부, 소스 전극(143)의 측면 일부(또는 드레인 전극(145)의 측면 일부), 전극(151)의 측면 일부가 평면 방향에서 보아 대략 일치하는 것이 바람직하다. 또, 상기 대략 일치하는 측면(예를 들어, 게이트 절연층(147)의 측면)은 채널 길이 방향에 수직인 측면이다. 여기서, 「평면에서 보아, 측면의 일부가 일치」란, 기판(101)의 표면에 수직인 방향에서 보아 대상물의 측면이 일부 영역에서 중첩되는 것을 의미한다. 또, 「대략 일치」란, 엄밀한 일치를 요구하지 않는 의미로 이용한다. 예를 들어, 「대략 일치」라는 표현은, 상기와 같은 복수의 층을 동일한 마스크를 이용하여 에칭해 얻어진 형상에서의 일치의 정도를 포함한다. 또, 「채널 길이 방향」이란, 소스 전극(143)에서 드레인 전극(145)으로 향하는 방향 또는 그 반대의 방향으로, 소스 전극(143)과 드레인 전극(145)과의 간격이 최소가 되는 경로를 통하는 것을 말한다.
상기 에칭 공정에 의하여, 트랜지스터(162)의 소스 전극(143)(또는 드레인 전극(145))의 분단을 최소 공정 단위로 행하는 것이 가능하므로, 반도체 장치의 집적도를 충분히 높일 수 있다.
또한, 게이트 절연층(147) 및 소스 전극(143)(또는 드레인 전극(145))의 에칭은 소자의 미세화라는 관점에서는 드라이 에칭을 이용하는 것이 적합하지만, 웨트 에칭을 이용하여도 좋다. 에칭 가스나 에칭 액에 대하여는 피에칭 재료에 따라 적절히 선택할 수 있다. 또, 게이트 절연층(147) 및 소스 전극(143)(또는 드레인 전극(145))에는 이 에칭 공정으로 조건 변경에 의하여 연속적으로 가공할 수 있는 재료를 이용하는 것이 좋다. 특히 바람직하게는, 게이트 절연층(147) 및 소스 전극(143)(또는 드레인 전극(145))에는 같은 공정(예를 들어, 같은 에칭 가스를 이용한 드라이 에칭 공정 등)으로 가공할 수 있는 재료를 이용한다.
이상에 의하여, 산화물 반도체층(141)을 이용한 트랜지스터(162)와, 소스 전극(143), 전극(151) 및 게이트 절연층(147)으로 이루어지는 용량 소자(164)가 완성된다(도 1, 도 7 참조). 또한, 상기 트랜지스터(162)는 i형(진성 반도체) 또는 i형에 한없이 가까운 산화물 반도체층(141)을 가지므로 매우 뛰어난 특성을 나타낸다.
또한, 상기 공정으로 제작된 트랜지스터(162)는 오프 전류가 충분히 저감되어 있다는 특징을 가진다.
상기 공정 후에는, 게이트 절연층(147), 게이트 전극(149) 및 전극(151)을 덮도록 절연층을 형성하여도 좋다. 이 절연층은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또, 이 절연층은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여, 단층 또는 적층의 양태로 형성하는 것이 가능하다.
또, 이 절연층에는 유전률이 낮은 재료나 유전률이 낮은 구조(다공질의 구조 등)를 이용하는 것이 바람직하다. 절연층의 유전률을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감하고, 동작의 고속화를 도모하는 것이 가능하기 때문이다.
또, 이 절연층은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층을 형성함으로써, 반도체 장치를 미세화한 경우 등에 있어서도, 이 절연층상에 전극이나 배선 등을 알맞게 형성하는 것이 가능하기 때문이다. 또한, 이 절연층의 평탄화는 CMP(화학적 기계적 연마) 등의 방법을 이용하여 행하는 것이 가능하다.
또, 상기 공정 후에는 각종 배선이나 전극 등을 형성하여도 좋다. 배선이나 전극은 소위 다마신법, 듀얼 다마신법 등의 방법을 이용하여 형성하는 것이 가능하다.
이상에 의하여, 도 1에 나타낸 것과 같은 구성의 반도체 장치를 제작하는 것이 가능하다.
본 실시형태에서 나타내는 것과 같이, 트랜지스터의 구성 요소의 측면(의 일부)을 일치시키는 양태를 채용함으로써, 고도로 집적화된 반도체 장치를 실현하는 것이 가능하다. 특히, 트랜지스터를 3차원적으로 집적화한 구조에 있어서는 이 3차원적 구성의 채용에 의한 고집적화와 맞물려 한층 현저한 효과를 얻을 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 개시하는 발명의 일 양태에 관한 반도체 장치의 응용예에 대하여, 도 8내지 도 12를 참조하여 설명한다. 여기서는, 기억 장치의 일례에 대하여 설명한다. 또한, 회로도에 있어서는 산화물 반도체를 이용한 트랜지스터임을 나타내기 위하여 OS 부호를 함께 붙이는 경우가 있다.
<기본 회로>
먼저, 기본적인 회로 구성 및 그 동작에 대하여 도 8을 참조하여 설명한다. 도 8(A-1)에 나타내는 반도체 장치에 있어서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되며, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되며, 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
여기서, 트랜지스터(162)에는 앞의 실시형태에 나타낸 산화물 반도체를 이용한 트랜지스터(162)를 적용하는 것이 가능하다. 산화물 반도체를 이용한 트랜지스터는 오프 전류가 매우 작다는 특징을 가지고 있다. 이 때문에, 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐서 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써 트랜지스터(160)의 게이트 전극에 주어진 전하의 유지가 용이하게 되며, 또, 유지된 정보의 읽기가 용이하게 된다.
또한, 트랜지스터(160)에 대하여는 특별히 한정되지 않으나, 앞의 실시형태에 나타낸 트랜지스터(160)를 적용하는 것이 적합하다. 또, 정보를 읽어내는 속도를 향상시킨다는 관점에서는, 예를 들어, 단결정 실리콘을 이용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다.
또, 도 8(B)에 나타낸 것과 같이, 용량 소자(164)를 형성하지 않는 구성으로 하는 것도 가능하다.
도 8(A-1)에 나타낸 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써 다음과 같이 정보의 쓰기, 유지, 읽기가 가능하다.
먼저, 정보의 쓰기 및 유지에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의하여, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 주어진다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(쓰기). 여기서는, 다른 두 전위를 부여하는 전하(이하, 저전위를 부여하는 전하를 전하 QL, 고전위를 부여하는 전하를 전하 QH라고 한다)의 어느쪽인가가 주어지는 것으로 한다. 또한, 다른 셋 또는 그 이상의 전위를 부여하는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로, 정보의 읽기에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태로 제 5 배선에 적절한 전위(읽기 전위)를 부여하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 다른 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 주어져 있는 경우의 외관상 스레숄드값(Vth_H)은, 트랜지스터(160)의 게이트 전극에 QL이 주어져 있는 경우의 외관상 스레숄드값(Vth_L)보다 낮아지기 때문이다. 여기서, 외관상 스레숄드값이란, 트랜지스터(160)을 「온 상태」로 하기 위하여 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 중간 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 쓰기에 있어서 QH가 주어진 경우에는 제 5 배선의 전위가 V0(>Vth_H)가 되면, 트랜지스터(160)는 「온 상태」가 된다. QL이 주어진 경우에는 제 5 배선의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(160)는 「오프 상태」인 채이다. 이 때문에, 제 2 배선의 전위를 봄으로써, 유지되어 있는 정보를 읽어내는 것이 가능하다.
또한, 메모리 셀을 얼레이 상으로 배치하여 이용하는 경우에는, 원하는 메모리 셀의 정보만을 읽어낼 수 있는 것이 필요하게 된다. 이와 같이, 소정의 메모리 셀의 정보를 읽어내고 그 이외의 메모리 셀의 정보를 읽어내지 않는 경우에는, 읽기의 대상이 아닌 메모리 셀의 제 5 배선에 대하여 게이트 전극의 상태에 관계없이 트랜지스터(160)가 「온 상태」가 되도록 하는 전위, 즉, Vth_L보다 큰 전위를 제 5 배선에 부여하면 된다.
다음으로, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 쓰기 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의하여, 제 3 배선의 전위(새로운 정보에 관한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 주어진다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 관한 전하가 주어진 상태가 된다.
이와 같이, 개시하는 발명에 관한 반도체 장치는 재차의 정보의 기록에 의하여 직접적으로 정보를 다시 쓰는 것이 가능하다. 이 때문에, 플래시 메모리 등에서 필요로 하는 고전압을 이용하여 플로팅 게이트로부터 전하를 빼내는 것이 불필요하며, 소거 동작에 기인하는 동작 속도의 저하를 억제하는 것이 가능하다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은, 트랜지스터(160)의 게이트 전극과 전기적으로 접속되는 것에 의하여, 비휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 얻는다. 이하에서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 노드(FG)라고 부르는 경우가 있다. 트랜지스터(162)가 오프인 경우, 이 노드(FG)는 절연체중에 매설되었다고 볼 수 있고, 노드(FG)에는 전하가 유지된다. 산화물 반도체를 이용한 트랜지스터(162)의 오프 전류는 실리콘 반도체로 형성되는 트랜지스터의 10만분의 1 이하이므로, 트랜지스터(162)의 리크에 의한 노드(FG)에 축적된 전하의 소실을 무시할 수 있다. 즉, 산화물 반도체를 이용한 트랜지스터(162)에 의하여 전력 공급이 없어져도 정보의 유지가 가능한 비휘발성 기억 장치를 실현하는 것이 가능하다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA(젭토 암페어)는 1×10-21A) 이하이며, 용량 소자(164)의 용량값이 10fF 정도인 경우에는 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 이 유지시간이 트랜지스터 특성이나 용량값에 의하여 변동된다는 것은 말할 것도 없다.
또한, 개시하는 발명의 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래 문제시 되고 있던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제를 해소할 수 있다. 이것은, 원리적인 쓰기 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또, 종래의 플로팅 게이트형 트랜지스터에 있어서 쓰기나 소거시에 필요했던 고전압도 불필요하다.
도 8(A-1)에 나타내는 반도체 장치는, 이 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 8(A-2)과 같이 생각할 수 있다. 즉, 도 8(A-2)에서는 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성된다고 생각하고 있는 것이 된다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이며, 저항값(R1)은 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또, R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이며, 저항값(R2)은 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있을 경우의 소스 전극과 드레인 전극간의 저항값(실효 저항이라고도 부른다)를 ROS라 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에서, R1 및 R2가 R1≥ROS, R2≥ROS를 만족하는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고도 할 수 있다)은 주로 트랜지스터(162)의 오프 전류에 의하여 결정되게 된다.
반대로, 이 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작더라도, 유지기간을 충분히 확보하는 것이 어렵게 된다. 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 트랜지스터(160)의 소스 전극과 게이트 전극 사이에서 발생하는 리크 전류 등)가 크기 때문이다. 이로부터, 본 실시형태에서 개시하는 반도체 장치는 R1≥ROS, 및 R2≥ROS의 관계를 만족하는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는 C1≥C2의 관계를 만족하는 것이 바람직하다. C1을 크게 함으로써 제 5 배선에 의하여 노드(FG)의 전위를 제어할 때, 제 5 배선의 전위를 효율적으로 노드(FG)에 부여하는 것이 가능해지고, 제 5 배선에 부여하는 전위간(예를 들어, 읽기 전위와 비읽기 전위)의 전위차를 낮게 억제하는 것이 가능하기 때문이다.
이와 같이, 상기 관계를 만족시킴으로써, 더 좋은 반도체 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의하여 제어된다. C1 및 C2에 대하여도 마찬가지이다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상기 관계를 만족하도록 하는 것이 바람직하다.
본 실시형태에서 나타내는 반도체 장치에 있어서는, 노드(FG)가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시형태의 노드(FG)는 플래시 메모리 등의 플로팅 게이트와 본질적으로 다른 특징을 가지고 있다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높으므로, 그 전위가 인접한 셀의 플로팅 게이트에 영향을 미치지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 발생한다. 이것은, 반도체 장치의 고집적화를 저해하는 요인의 하나이다. 그리고, 이 요인은 고전계를 걸어 터널 전류를 발생시킨다는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 관한 반도체 장치는 산화물 반도체를 이용한 트랜지스터의 스위칭에 의하여 동작하며, 상기와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와 같은 전하를 주입하기 위한 고전계가 불필요하다. 이에 의하여, 인접 셀에 대한 컨트롤 게이트에 의한 고전계의 영향을 고려할 필요가 없으므로, 고집적화가 용이하게 된다.
또, 고전계가 불필요하여 대형 주변회로(승압회로 등)가 불필요한 점도 플래시 메모리에 대한 이점이다. 예를 들어, 본 실시형태에 관한 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대와 최소의 차)의 최대치는, 2단계(1비트)의 정보를 쓰는 경우, 하나의 메모리 셀에 있어서 5V 이하, 바람직하게는 3V 이하로 하는 것이 가능하다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전률(εr1)과 트랜지스터(160)를 구성하는 절연층의 비유전률(εr2)을 달리할 경우에는, 용량 소자(164)를 구성하는 절연층의 면적(S1)과 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적(S2)이 2·S2≥S1(바람직하게는 S2≥S1)을 만족하면서, C1≥C2를 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서 C1≥C2를 실현하는 것이 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층에 있어서는 산화 하프늄 등의 high-k 재료로 생성되는 막 또는 산화 하프늄 등의 high-k 재료로 생성되는 막과 산화물 반도체로 생성되는 막과의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하며, 게이트 용량을 구성하는 절연층에 있어서는 산화 실리콘을 채용하여 εr2=3~4로 하는 것이 가능하다.
이와 같은 구성을 함께 이용함으로써, 개시하는 발명에 관한 반도체 장치의 더 높은 고집적화가 가능하다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는, 고집적화 이외에, 다치화의 방법을 취할 수도 있다. 예를 들어, 메모리 셀 하나에 3단계 이상의 정보를 기록하는 구성으로 함으로써 2단계(1비트)의 정보를 기록하는 경우와 비교하여 기억 용량을 증대시키는 것이 가능하다. 예를 들어, 상기와 같은 저전위를 부여하는 전하 QL, 고전위를 부여하는 전하 QH에 더하여, 또다른 전위를 부여하는 전하(Q)를 트랜지스터(160)의 게이트 전극에 부여함으로써 다치화를 실현할 수 있다.
<응용예>
다음으로, 도 8에 나타내는 회로를 응용한 더욱 구체적인 회로 구성 및 동작에 대하여 도 9 내지 도 12를 참조하여 설명한다.
도 9에 (m×n)비트의 기억 용량을 가지는 반도체 장치의 회로도의 일례를 나타낸다.
본 발명의 일 양태에 관한 반도체 장치는, m개(m은 2 이상의 정수)의 신호선(S), m개의 워드선(WL), n개(n은 2 이상의 정수)의 비트선(BL), k개(k는 n 미만의 자연수)의 소스선(SL), 메모리 셀(1100)이 종 m개(행)×횡 n개(열)의 매트릭스상으로 배치된 메모리 셀 얼레이로, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114)의 주변 회로에 의하여 구성되어 있다. 여기서, 메모리 셀(1100)로는 도 8(A-1)에 나타내는 구성이 적용된다. 메모리 셀(1100)은 각 배선에 병렬로 접속되어 있다.
각 메모리 셀(1100)은 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자를 각각 가지고 있다. 각 메모리 셀(1100)에 있어서 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자의 전극의 한쪽은 전기적으로 접속되며, 소스선(SL), 제 1 트랜지스터의 소스 전극(소스 영역)은 전기적으로 접속되어 있다. 또한, 비트선(BL), 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 한쪽과, 제 1 트랜지스터의 드레인 전극은 전기적으로 접속되어 있고, 워드선(WL)과, 용량 소자의 전극의 다른 한쪽은 전기적으로 접속되며 신호선(S), 제 2 트랜지스터의 게이트 전극은 전기적으로 접속되어 있다. 즉, 소스선(SL)이 도 8(A-1)에 나타낸 구성의 제 1 배선(1st Line)에, 비트선(BL)이 제 2 배선(2nd Line) 및 제 3 배선(3rd Line)에, 신호선(S)이 제 4 배선(4th Line)에, 워드선(WL)이 제 5 배선(5th Line)에 상당한다.
또한, 도 9에 나타내는 메모리 셀 얼레이에 있어서 비트선(BL), 소스선(SL), 워드선(WL) 및 신호선(S)은 매트릭스를 구성한다. 비트선(BL) 하나에는, 같은 열에 배치된 m개의 메모리 셀(1100)이 접속되어 있다. 또, 워드선(WL) 하나 및 신호선 하나에는 각각 같은 행에 배치된 n개의 메모리 셀(1100)이 접속되어 있다. 또, 소스선(SL)의 개수는 비트선(BL)의 개수보다 적으므로, 소스선(SL) 하나는 적어도 다른 비트선(BL)에 접속된 메모리 셀(1100)을 포함하는 복수의 메모리 셀과 접속할 필요가 있다. 즉, 소스선(SL) 하나에는 j개(j는 (m+1) 이상 (m×n) 이하의 정수)의 메모리 셀(1100)이 접속되어 있다. 또한, 소스선(SL) 하나에 접속된 복수의 메모리 셀(1100)이 가지는 제 1 트랜지스터의 소스 영역은 공통되어 있다. 또한, 소스선(SL)은 복수의 비트선(BL)에 대하여 1개의 비율로 배치되어 있는(즉, (n/k)가 정수이다) 것이 좋고, 이 경우 각 소스선(SL)에 접속되는 메모리 셀(1100)의 수가 같다고 하면, 소스선(SL) 하나에는 (m×n/k)개의 메모리 셀(1100)이 접속된다.
도 9에 나타내는 메모리 셀 얼레이와 같이, 메모리 셀(1100) 하나와 다른 메모리 셀(1100)을 접속하는 소스선(SL) 하나를, 적어도 다른 비트선(BL)에 접속된 메모리 셀을 포함하는 복수의 메모리 셀(1100)과 접속하는 구성으로 하고, 소스선(SL)의 개수를 비트선(BL)의 개수 보다 적게 함으로써 소스선의 수를 충분히 적게 할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
비트선(BL)은 제 1 구동 회로(1111)와 전기적으로 접속되어 있고, 소스선(SL)은 제 2 구동 회로(1112)와 전기적으로 접속되어 있고, 신호선(S)은 제 3 구동 회로(1113)와 전기적으로 접속되어 있고, 워드선(WL)은 제 4 구동 회로(1114)와 전기적으로 접속되어 있다. 또한, 여기서는, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114)는 각각 독립적으로 형성되어 있지만, 개시하는 발명은 이에 한정되지 않는다. 어느 하나 또는 복수의 기능을 가지는 구동 회로를 이용하여도 좋다.
다음으로, 쓰기 동작 및 읽기 동작에 대하여 설명한다. 도 10은 도 9에 나타내는 반도체 장치의 쓰기 동작 및 읽기 동작의 타이밍 차트의 일례이다.
또한, 여기서는 간단하게 2행×2열의 메모리 셀 얼레이로 구성되는 반도체 장치의 동작에 대하여 설명하지만, 개시하는 발명은 이에 한정되지 않는다.
제 1 행의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)에 쓰기를 행하는 경우와, 제 1 행의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)로부터의 읽기를 행하는 경우에 대하여 설명한다. 또한, 이하에서는 메모리 셀(1,1)에 쓰는 데이터를 "1"로 하고, 메모리 셀(1,2)에 쓰는 데이터를 "0"이라고 하는 경우에 대하여 설명한다.
우선, 쓰기에 대하여 설명한다. 먼저, 제 1 행의 신호선(S(1))에 전위(V1)를 부여해, 1번째 행의 제 2 트랜지스터를 온 상태로 한다. 또, 제 2 행의 신호선(S(2))에 전위 0V를 부여해 2번째 행의 제 2 트랜지스터를 오프 상태로 한다.
또, 제 1 열의 비트선(BL(1))에 전위(V2)를 부여하고 2번째 열의 비트선(BL(2))에는 전위 0V를 부여한다.
그 결과, 메모리 셀(1,1)의 노드(FG)에는 전위(V2)가, 메모리 셀(1,2)의 노드(FG)에는 전위 0V가 주어진다. 여기서는, 전위(V2)는 제 1 트랜지스터의 스레숄드값 보다 높은 전위로 한다. 그리고, 제 1 행의 신호선(S(1))의 전위를 0V로 하고, 1번째 행의 제 2 트랜지스터를 오프 상태로 함으로써 쓰기를 종료한다. 또한, 전위(V2)는 전위(V1)와 같은 정도 또는 전위(V1) 이하로 하는 것이 좋다.
또한, 쓰기 동작을 하는 동안, 제 1 행의 워드선(WL(1)) 및 제 2 행의 워드선(WL(2))은 전위 0V로 해 둔다. 또한, 쓰기 종료시에는 제 1 행의 비트선(BL(1))의 전위를 변화시키기 전에 제 1 행의 신호선(S(1))을 전위 0V로 한다. 쓰기 후에, 메모리 셀의 스레숄드값은 데이터 "0"의 경우에는 Vw0, 데이터 "1"의 경우에는 Vw1이 된다. 여기서, 메모리 셀의 스레숄드값이란, 제 1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항 상태가 변화하는, 워드선(WL)에 접속되는 단자의 전압을 말하는 것으로 한다. 또한, 여기서는 Vw0>0>Vw1로 한다.
다음으로, 읽기에 대하여 설명한다. 여기서, 비트선 BL에는 도 11에 나타내는 읽기 회로가 전기적으로 접속되어 있는 것으로 한다.
먼저, 제 1 행의 워드선(WL(1))에 전위 0V를 부여하고 제 2 행의 워드선(WL(2))에는 전위(VL)를 부여한다. 전위(VL)는 스레숄드값(Vw1)보다 낮은 전위로 한다. WL(1)을 전위 0V라 하면 제 1 행에 있어서 데이터 "0"이 유지되고 있는 메모리 셀의 제 1 트랜지스터는 오프 상태, 데이터 "1"이 유지되고 있는 메모리 셀의 제 1 트랜지스터는 온 상태가 된다. 워드선(WL(2))을 전위(VL)라 하면 제 2 행에 있어서 데이터 "0", "1" 중 어느 쪽이 유지되고 있는 메모리 셀이라 하여도, 제 1 트랜지스터는 오프 상태가 된다.
그 결과, 비트선(BL(1))-소스선(SL) 사이는 메모리 셀(1,1)의 제 1 트랜지스터가 온 상태이므로 저저항 상태가 되며, 비트선(BL(2))-소스선(SL) 사이는 메모리 셀(1,2)의 제 1 트랜지스터가 오프 상태이므로 고저항 상태가 된다. 비트선(BL(1)), 비트선(BL(2))에 접속되는 읽기 회로는, 비트선의 저항 상태의 차이로부터 데이터를 읽어내는 것이 가능하다.
또한, 읽기 동작을 하는 동안, 신호선(S(1))에는 전위 0V를, 신호선(S(2))에는 전위(VL)를 부여해, 제 2 트랜지스터를 전부 오프 상태로 해 둔다. 제 1 행의 노드(FG)의 전위는 0V 또는 V2이므로, 신호선(S(1))을 전위 0V로 함으로써 제 2 트랜지스터를 전부 오프 상태로 할 수 있다. 한편, 2 행의 노드(FG)의 전위는 워드선(WL(2))에 전위(VL)가 주어지면, 쓰기 직후의 전위보다 낮은 전위가 되어 버린다. 이에 의해 제 2 트랜지스터가 온 상태가 되는 것을 방지하기 위하여, 신호선(S(2))을 워드선(WL(2))과 같은 저전위(전위(VL))로 한다. 즉, 읽기를 행하지 않는 행에서는 신호선(S)과 워드선(WL)을 같은 저전위(전위(VL))로 한다. 이상에 의하여, 제 2 트랜지스터를 전부 오프 상태로 하는 것이 가능하다.
읽기 회로로서, 도 11에 나타내는 회로를 이용하는 경우의 출력 전위에 대하여 설명한다. 도 11에 나타내는 읽기 회로에서는, 비트선(BL)은 리드 이네이블 신호(RE 신호)에 의하여 제어되는 스위치를 통하여, 클럭드 인버터 및 전위(V1)가 주어진 배선에 다이오드 접속된 트랜지스터에 접속된다. 또, 소스선(SL)에는 정전위(예를 들어 0V)를 부여해 둔다. 비트선(BL(1))-소스선(SL)간은 저저항이므로, 클럭드 인버터에는 저전위가 입력되고, 출력(D(1))는 High가 된다. 비트선(BL(2))-소스선(SL)간은 고저항이므로, 클럭드 인버터에는 고전위가 입력되고, 출력(D(2))는 Low가 된다.
동작 전위는, 예를 들어, V1=2V, V2=1.5V, VH=2V, VL=-2V로 할 수 있다.
다음으로, 상기 쓰기 동작과는 다른 쓰기 동작에 대하여 설명한다. 기록하는 데이터는 상기 쓰기 동작과 같게 한다. 도 12는 이 쓰기 동작 및 읽기 동작의 타이밍 차트의 일례이다.
도 10에 나타내는 타이밍 차트를 이용한 쓰기(1 행의 쓰기)에서는, 기록시의 워드선(WL(2))의 전위를 전위 0V로 하고 있으므로, 예를 들어 메모리 셀(2,1) 또는 메모리 셀(2,2)에 기록되어 있는 데이터가 데이터 "1"인 경우에는, 비트선(BL(1))과 비트선(BL(2)) 간에 정상 전류가 흐르게 된다. 제 1 행의 기록시에는, 제 2 행의 메모리 셀이 가지는 제 1 트랜지스터가 온 상태가 되고, 비트선(BL(1))과 비트선(BL(2))이 소스선을 통하여 저저항으로 접속되기 때문이다. 도 12에 나타내는 쓰기 동작은 이와 같은 정상 전류의 발생을 방지하는 방법이다.
먼저, 제 1 행의 신호선(S(1))에 전위(V1)를 부여해, 1번째 행의 제 2 트랜지스터를 온 상태로 한다. 또, 제 2 행의 신호선(S(2))에 전위 0V를 부여해, 2번째 행의 제 2 트랜지스터를 오프 상태로 한다.
또한, 제 1 열의 비트선(BL(1))에 전위(V2)를 부여하고, 2번째 열의 비트선(BL(2))에는 전위 0V를 부여한다.
그 결과, 메모리 셀(1,1)의 노드(FG)에는 전위(V2)가, 메모리 셀(1,2)의 노드(FG)에는 전위 0V가 주어진다. 여기서는, 전위(V2)는 제 1 트랜지스터의 스레숄드값 보다 높은 전위로 한다. 그리고, 제 1 행의 신호선(S(1))의 전위를 0V로 하여, 1번째 행의 제 2 트랜지스터를 오프 상태로 함으로써 쓰기를 종료한다.
또한, 쓰기 동작을 하는 동안, 제 1 행의 워드선(WL(1))의 전위는 전위 0V로, 제 2 행의 워드선(WL(2))의 전위는 전위(VL)로 해둔다. 제 2 행의 워드선(WL(2))을 전위(VL)로 함으로써, 제 2 행에 있어서 데이터 "0", "1" 중 어느 하나가 유지되고 있는 메모리 셀이어도, 제 1 트랜지스터는 오프 상태가 된다. 또, 쓰기 동작을 하는 동안 소스선(SL)에는 전위(V2)를 부여한다. 기록 데이터가 전부 "0"인 경우에는 소스선에는 전위 0V를 부여하여도 관계없다.
또, 기록 종료시에는, 제 1 열의 비트선(BL(1))의 전위를 변화시키기 전에 제 1 행의 신호선(S(1))을 전위 0V로 한다. 기록 후에서 메모리 셀의 스레숄드값은, 데이터 "0"의 경우에는 Vw0, 데이터 "1"의 경우에는 Vw1이 된다. 여기서는, Vw0>0>Vw1으로 한다.
이 쓰기 동작에 있어서, 쓰기를 행하지 않는 행(이 경우에는 제 2 행)의 메모리 셀의 제 1 트랜지스터는 오프 상태이므로, 비트선과 소스선 간의 정상 전류가 문제가 되는 것은, 쓰기를 행하는 행의 메모리 셀 뿐이다. 쓰기를 행하는 행의 메모리 셀에 데이터 "0"을 기록할 경우에는, 이 메모리 셀이 가지는 제 1 트랜지스터는 오프 상태가 되므로, 정상 전류의 문제는 발생하지 않는다. 한편으로, 쓰기를 행하는 행의 메모리 셀에 데이터 "1"을 써넣을 경우에는, 그 메모리 셀이 가지는 제 1 트랜지스터는 온 상태가 되므로, 소스선(SL)과 비트선(BL)(이 경우에는 비트선(BL(1)))과의 사이에 전위차가 존재하는 경우에는 정상 전류가 발생한다. 그러므로, 소스선(SL)의 전위를 비트선(BL(1))의 전위(V2)와 같게 함으로써, 비트선과 소스선 간의 정상 전류를 방지할 수 있다.
이상과 같이, 이 쓰기 동작에 의하여, 기록시의 정상 전류의 발생을 방지할 수 있는 것을 알 수 있다. 즉, 이 쓰기 동작으로는, 쓰기 동작시의 소비전력을 충분히 억제할 수 있다.
또한, 읽기 동작에 대하여는 상기 읽기 동작과 마찬가지이다.
본 실시형태에 나타낸 반도체 장치에서는, 산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작기 때문에 이를 이용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 극도로 낮게 하는 것이 가능하므로, 소비 전력을 충분히 저감할 수 있다. 또, 전력 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐 기억 내용을 유지할 수 있다.
또, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나 플로팅 게이트로부터 전자를 빼낼 필요가 없기 때문에, 게이트 절연층의 열화라는 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된다. 게다가, 트랜지스터의 온 상태, 오프 상태에 의하여 정보의 쓰기가 행해지므로, 고속 동작도 용이하게 실현할 수 있다.
또, 산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분한 고속 동작이 가능하므로, 이것을 산화물 반도체를 이용한 트랜지스터와 조합하여 이용함으로써 반도체 장치의 동작(예를 들어, 정보의 읽기 동작)의 고속성을 충분히 확보할 수 있다. 또, 산화물 반도체 이외의 재료를 이용한 트랜지스터에 의하여, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 알맞게 실현할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용한 트랜지스터(보다 넓은 의미로는, 충분한 고속 동작이 가능한 트랜지스터)와, 산화물 반도체를 이용한 트랜지스터(보다 넓은 의미로는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써, 이제까지 없던 특징을 가지는 반도체 장치를 실현하는 것이 가능하다.
본 실시형태에 나타내는 반도체 장치에서는, 트랜지스터 구성 요소의 측면(의 일부)을 일치시키는 양태를 채용함으로써, 고도로 집적화된 반도체 장치를 실현할 수 있다. 특히, 트랜지스터를 3차원적으로 집적화한 구조에 있어서는, 이 3차원적 구성의 채용에 의한 고집적화와 맞물려, 한층 현저한 효과를 얻을 수 있다. 이에 의하여, 고도로 집적화된 반도체 장치를 실현하여 메모리 셀의 점유 면적을 저감할 수 있기 때문에, 단위 면적당 기억 용량을 증가시킬 수 있다.
또한, 개시하는 발명에 관한 반도체 장치의 회로 구성은, 도 9에 나타내는 것에 한정되지 않는다. 예를 들어, 메모리 셀(1100)을 구성하는 트랜지스터(162)가 병렬로 접속되는 일 없이, 배선에 대하여 직렬로 접속되는 것과 같은 구성의 회로로 해도 좋으며, 메모리 셀(1100)을 구성하는 트랜지스터(160)가 병렬로 접속되는 일 없이 배선에 대하여 직렬로 접속되는 구성의 회로로 해도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 타 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여 도 13을 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말(휴대형 게임기, 음악 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라, 전자 종이, 텔레비전 장치(TV, 또는 텔레비전 수신기라고도 한다) 등의 전자 기기에 상기 반도체 장치를 적용하는 경우에 대하여 설명한다.
도 13(A)은, 노트형 퍼스널 컴퓨터로, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의하여 구성되어 있다. 하우징(701)과 하우징(702)의 적어도 하나에는 앞의 실시형태에 나타낸 반도체 장치가 형성되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고, 장기간 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 노트형 퍼스널 컴퓨터가 실현된다.
도 13(B)는, 휴대 정보 단말(PDA)로, 본체(711)에는 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등이 형성되어 있다. 또, 휴대 정보 단말을 조작하는 스타일러스(712)를 갖추고 있다. 본체(711)내에는 앞의 실시형태에 나타낸 반도체 장치가 형성되어 있다. 그 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고 장기간 기억 유지가 가능하고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 13(C)는, 전자 종이를 내장한 전자 서적(720)으로, 하우징(721)과 하우징(723)의 두 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 형성되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의하여 접속되어 있으며, 그 축부(737)를 축으로 하여, 개폐 동작을 행할 수 있다. 또, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 갖추고 있다. 하우징(721), 하우징(723)의 적어도 하나에는 앞의 실시형태에 나타낸 반도체 장치가 형성되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고, 장기간 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 13(D)은, 휴대 전화기로, 하우징(740)과 하우징(741)의 두 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드되고, 도 13(D)과 같이 전개되어 있는 상태에서 서로 겹쳐진 상태로 할 수 있으며 휴대하기 적합한 소형화가 가능하다. 또, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 갖추고 있다. 또, 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 갖추고 있다. 또, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741)의 적어도 하나에는 앞의 실시형태에 나타낸 반도체 장치가 형성되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고, 장기간 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 13(E)은, 디지털 카메라로, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의하여 구성되어 있다. 본체(761) 내에는 앞의 실시형태에 나타낸 반도체 장치가 형성되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고, 장기간 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 13(F)은, 텔레비전 장치(770)로, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 하우징(771)이 갖추고 있는 스위치나 리모컨 조작기(780)에 의하여 행할 수 있다. 하우징(771) 및 리모컨 조작기(780)에는 앞의 실시형태에 나타낸 반도체 장치가 탑재되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 정보의 쓰기 및 읽기가 고속이고, 장기간 기억 유지가 가능하며, 또한 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타낸 전자 기기에는 앞의 실시형태에 관한 반도체 장치가 탑재되어 있다. 그렇기 때문에, 그 반도체 장치의 고집적화를 실현하는 것이 가능하며, 또, 소비 전력을 저감한 전자 기기가 실현된다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 6월 4일 일본 특허청에 출원된, 일련 번호가 2010-129349인 일본 특허 출원에 기초한다.
101：기판
103：절연층
105：도전성 재료를 포함하는 층
107：절연층
109：레지스트 마스크
111：게이트 절연층
113：도전성 재료를 포함하는 층
115：절연층
117：절연층
119：절연층
121：소자 분리 절연층
123：레지스트 마스크
124：마스크
125：게이트 전극
126：레지스트 마스크
127：영역
128：불순물 영역
129：절연층
130：불순물 영역
131：절연층
132：채널 형성 영역
133：산화물 반도체층
135：산화물 반도체층
137：도전층
139：도전층
141：산화물 반도체층
142：소스 전극
143：소스 전극
145：드레인 전극
146：게이트 절연층
147：게이트 절연층
149：게이트 전극
151：전극
152：레지스트 마스크
155：영역
157：영역
159：영역
160：트랜지스터
162：트랜지스터
164：용량 소자
701：하우징
702：하우징
703：표시부
704：키보드
711：본체
712：스타일러스
713：표시부
714：조작 버튼
715：외부 인터페이스
720：전자 서적
721：하우징
723：하우징
725：표시부
727：표시부
731：전원
733：조작 키
735：스피커
737：축부
740：하우징
741：하우징
742：표시 패널
743：스피커
744：마이크로폰
745：조작 키
746：포인팅 디바이스
747：카메라용 렌즈
748：외부 접속 단자
749：태양 전지 셀
750：외부 메모리 슬롯
761：본체
763：접안부
764：조작 스위치
765：표시부
766：배터리
767：표시부
770：텔레비전 장치
771：하우징
773：표시부
775：스탠드
780：리모컨 조작기
1100：메모리 셀
1111：구동 회로
1112：구동 회로
1113：구동 회로
1114：구동 회로

Claims (22)

  1. 반도체 장치로서,
    채널 형성 영역을 포함하는 반도체층;
    상기 채널 형성 영역과 전기적으로 접속하는 소스 전극 및 드레인 전극;
    상기 채널 형성 영역과 중첩되는 게이트 전극;
    상기 채널 형성 영역 및 상기 소스 전극 및 상기 드레인 전극을 덮는 게이트 절연층; 및
    상기 게이트 절연층 위에 있고, 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 전극을 포함하고,
    상기 게이트 절연층의 측면의 일부와, 상기 소스 전극 또는 상기 드레인 전극의 측면의 일부는 일치하고,
    상기 전극의 측면의 일부와 상기 게이트 절연층의 상기 측면의 상기 일부는 일치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체층의 측면의 일부와 상기 소스 전극 또는 상기 드레인 전극의 상기 측면의 상기 일부는 일치하는, 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체층의 폭과, 상기 소스 전극 또는 상기 드레인 전극의 폭은 일치하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 절연층의 재료와 상기 소스 전극 또는 상기 드레인 전극의 재료는 같은 공정으로 가공할 수 있는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 게이트 절연층의 상기 측면의 상기 일부는 채널 길이 방향에 수직인, 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체 장치로서,
    제 1 트랜지스터로서,
    기판에 제공된 제 1 채널 형성 영역;
    상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위에 있고, 상기 제 1 채널 형성 영역과 중첩되는 제 1 게이트 전극; 및
    상기 제 1 채널 형성 영역을 사이에 끼우는 제 1 소스 영역 및 제 1 드레인 영역을 포함하는 상기 제 1 트랜지스터,
    제 2 트랜지스터로서,
    제 2 채널 형성 영역을 포함하는 반도체층;
    상기 제 2 채널 형성 영역에 전기적으로 접속된 소스 전극 및 드레인 전극;
    상기 제 2 채널 형성 영역과 중첩되는 제 2 게이트 전극; 및
    상기 제 2 채널 형성 영역 및 상기 소스 전극 및 상기 드레인 전극을 덮는 제 2 게이트 절연층을 포함하는 상기 제 2 트랜지스터와,
    상기 제 2 게이트 절연층 위에 있고, 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 전극을 포함하고,
    상기 제 1 채널 형성 영역과 상기 제 2 채널 형성 영역은 상이한 반도체 재료를 포함하고,
    상기 제 2 게이트 절연층의 측면의 일부와, 상기 소스 전극 또는 상기 드레인 전극의 측면의 일부는 일치하고,
    상기 전극의 측면의 일부와 상기 제 2 게이트 절연층의 상기 측면의 상기 일부는 일치하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체층의 측면의 일부와, 상기 소스 전극 또는 상기 드레인 전극의 상기 측면의 상기 일부는 일치하는, 반도체 장치.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 반도체층의 폭과, 상기 소스 전극 또는 상기 드레인 전극의 폭은 일치하는, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 제 1 채널 형성 영역의 재료, 상기 제 1 게이트 절연층의 재료, 및 상기 제 1 게이트 전극의 재료는 같은 공정으로 가공할 수 있는, 반도체 장치.
  19. 제 13 항에 있어서,
    상기 제 2 게이트 절연층의 재료와 상기 소스 전극 또는 상기 드레인 전극의 재료는 같은 공정으로 가공할 수 있는, 반도체 장치.
  20. 제 13 항에 있어서,
    상기 제 2 게이트 절연층의 상기 측면의 상기 일부는 채널 길이 방향에 수직인, 반도체 장치.
  21. 제 13 항에 있어서,
    상기 제 1 게이트 전극은, 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되는, 반도체 장치.
  22. 제 13 항에 있어서,
    복수의 상기 제 1 트랜지스터와 복수의 상기 제 2 트랜지스터를 더 포함하고,
    복수의 상기 제 1 트랜지스터 중 하나의 소스 영역 또는 드레인 영역은, 복수의 상기 제 1 트랜지스터 중 상기 하나에 인접한 다른 제 1 트랜지스터의 드레인 영역 또는 소스 영역에 전기적으로 접속되고,
    복수의 상기 제 2 트랜지스터 중 하나의 소스 전극 또는 드레인 전극은, 복수의 상기 제 2 트랜지스터 중 상기 하나에 인접한 다른 제 2 트랜지스터의 드레인 전극 또는 소스 전극에 전기적으로 접속되는, 반도체 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343468B1 (en) * 2015-03-26 2016-05-17 Texas Instruments Incorporated Feed-forward bidirectional implanted split-gate flash memory cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100730361B1 (ko) * 2007-01-10 2007-06-19 실리콘 디스플레이 (주) 이미지 센서가 내장된 능동구동 유기발광다이오드
US20090142888A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2010098304A (ja) * 2008-09-19 2010-04-30 Semiconductor Energy Lab Co Ltd 表示装置

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0654782B2 (ja) * 1985-02-08 1994-07-20 セイコー電子工業株式会社 薄膜トランジスタ装置の製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04206775A (ja) * 1990-11-30 1992-07-28 Casio Comput Co Ltd 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06252171A (ja) * 1993-03-02 1994-09-09 Hitachi Ltd アクティブマトリクスパネルの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) * 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH11330076A (ja) * 1998-05-20 1999-11-30 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4823408B2 (ja) 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
DE10248723A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100598737B1 (ko) 2003-05-06 2006-07-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100604870B1 (ko) * 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2399989C2 (ru) 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR101107269B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7528447B2 (en) * 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8748879B2 (en) * 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009076653A (ja) 2007-09-20 2009-04-09 Toshiba Corp 半導体装置及びその製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009090969A1 (en) * 2008-01-15 2009-07-23 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG10201503877UA (en) 2009-10-29 2015-06-29 Semiconductor Energy Lab Semiconductor device
WO2011080999A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100730361B1 (ko) * 2007-01-10 2007-06-19 실리콘 디스플레이 (주) 이미지 센서가 내장된 능동구동 유기발광다이오드
US20090142888A1 (en) * 2007-12-03 2009-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2010098304A (ja) * 2008-09-19 2010-04-30 Semiconductor Energy Lab Co Ltd 表示装置

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