JP5690675B2

JP5690675B2 - 半導体装置

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Publication number: JP5690675B2
Application number: JP2011155488A
Authority: JP
Inventors: 加藤　清; 清加藤; 隆徳松嵜; 修平長塚; 広樹井上
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Priority date: 2010-07-16
Filing date: 2011-07-14
Publication date: 2015-03-25
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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。

開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。

本発明の一態様は、ｍ本（ｍは２以上の整数）の書き込みワード線と、ｍ本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第１乃至第ｍのメモリセルと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート電極、第１のソース電極、第１のドレイン電極および第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極および第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１乃至第ｍのメモリセルのそれぞれにおいて、第１のゲート電極と、第２のソース電極または第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第ｍのメモリセルのノードに生じる寄生容量の値は、第ｉ（ｉは、１以上（ｍ−１）以下の整数）のメモリセルのノードに生じる寄生容量の値の半分以上である半導体装置である。

また、本発明の一態様は、ｍ本（ｍは２以上の整数）の書き込みワード線と、ｍ本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第１乃至第ｍのメモリセルと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート電極、第１のソース電極、第１のドレイン電極および第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極および第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１乃至第ｍのメモリセルのそれぞれにおいて、第１のゲート電極と、第２のソース電極または第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第１乃至第ｍのメモリセルの各ノードに生じる寄生容量は、同等の値である半導体装置である。

また、本発明の一態様は、ｍ本（ｍは２以上の整数）の書き込みワード線と、ｍ本の読み出しワード線と、ビット線と、ソース線と、信号線と、ビット線とソース線との間に直列に接続された第１乃至第ｍのメモリセルと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート電極、第１のソース電極、第１のドレイン電極および第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極および第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第２のトランジスタは、絶縁層を介して、第１のトランジスタの少なくとも一部と重畳して設けられ、第２のソース電極または第２のドレイン電極の一方は、第１のゲート電極上に接して設けられ、第１乃至第ｍの各メモリセルにおいて、第２のソース電極または第２のドレイン電極の一方は、第１のゲート電極と接する第１の領域と、第１のゲート電極よりも第２のチャネル形成領域側に伸長した第２の領域と、第１のゲート電極よりも第２のチャネル形成領域と逆側に伸長した第３の領域と、を有し、第ｍのメモリセルに含まれる、第３の領域と第１のトランジスタとの間に生じる寄生容量と、第ｉ（ｉは、１以上（ｍ−１）以下の整数）のメモリセルに含まれる、第３の領域と第１のトランジスタとの間に生じる寄生容量の値は同等の値である、半導体装置である。

上記の半導体装置において、第１乃至第ｍのメモリセルに各々含まれる、第２のソース電極のチャネル長方向の長さは、同じ長さであるのが好ましい。

また、上記の半導体装置において、第ｍのメモリセルにおいて、第２のソース電極は、第２の領域の一部であって、第２のゲート電極と重畳する第４の領域と、第３の領域の一部であって、ソース線と重畳する第５の領域と、を有していてもよい。第５の領域とソース線との間に生じる寄生容量と、第（ｍ−１）のメモリセルに含まれる第２のソース電極と第ｍのメモリセルに含まれる第２のゲート電極との間に生じる寄生容量の値は、同等の値であるのが好ましい。

また、上記の半導体装置において、第５の領域のチャネル長方向の長さは、第（ｍ−１）のメモリセルに含まれる第２のソース電極と、第ｍのメモリセルに含まれる第２のゲート電極と、が重畳する領域におけるチャネル長方向の長さと、同じ長さであるのが好ましい。

また、上記の半導体装置において、第１のチャネル形成領域は、シリコンを含んで構成されていてもよく、第２のチャネル形成領域は、酸化物半導体を含んで構成されていてもよい。

なお、上記半導体装置において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において、程度を示す「同じ」、「同等」などという用語は、諸条件や数値等が厳密に同一である状態に限らず、合理的な逸脱をその語義の範疇に含むものである。

また、本明細書等において、第１または第２などとして付される序数詞は便宜上用いるものであって、工程順または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。またこれらの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、開示する発明の一形態に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明の一形態に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

半導体装置の断面図および平面図。半導体装置の断面図および平面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の回路図。半導体装置の回路図。半導体装置の回路図。半導体装置を用いた電子機器を説明するための図。半導体装置の断面図。半導体装置の回路図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る回路構成および動作について、図面を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。また、該回路構成を適用した半導体装置の構成およびその作製方法について図面を参照して説明する。

＜基本回路＞
はじめに、基本的な回路構成およびその動作について、図７を参照して説明する。図７（Ａ）に示す半導体装置において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。

なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。

また、図７（Ｃ）に示すように、容量素子１６４を設けない構成とすることも可能である。

図７（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極に電荷Ｑ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極に電荷Ｑ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、電荷Ｑ_Ｈが与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。電荷Ｑ_Ｌが与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を与えればよい。また、トランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

このように、開示する発明の一形態に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。

なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、開示する発明の一形態の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図７（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図７（Ｂ）のように考えることが可能である。つまり、図７（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。

一方、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。

このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。

また、本実施の形態に係る半導体装置は高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち。容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、開示する発明の一形態に係る半導体装置の、より一層の高集積化が可能である。

なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷Ｑ_Ｌ、高電位を与える電荷Ｑ_Ｈに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ^２〜５０Ｆ^２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。

＜応用例＞
次に、図７に示す回路を応用したより具体的な回路構成および動作について、図８および図９を参照して説明する。

図８に示す半導体装置は、ｍ個のメモリセル１７０を有する半導体装置の回路図の一例である。図８中のメモリセル１７０の構成は、図７（Ａ）と同様である。すなわち、図７（Ａ）における第１の配線が図８におけるビット線ＢＬに相当し、図７（Ａ）における第２の配線が図８におけるソース線ＳＬに相当し、図７（Ａ）における第３の配線が図８における信号線Ｓに相当し、図７（Ａ）における第４の配線が図８における書き込みワード線ＷＷＬに相当し、図７（Ａ）における第５の配線が図８における読み出しワード線ＲＷＬに相当する。図８は、メモリセル１７０がビット線ＢＬとソース線ＳＬとの間に直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図である。図８に示す構成において、ビット線ＢＬと、第１行目のメモリセル１７０が有するトランジスタ１６０のドレイン電極とが、選択トランジスタ１８０を介して電気的に接続されている。選択トランジスタ１８０はゲート電極において、選択トランジスタ１８０のオンオフを切り替えるための選択線Ｇと電気的に接続されている。また、第ｍ行目のメモリセル１７０のみがソース線ＳＬと直接接続している。第２行目乃至第（ｍ−１）行目のメモリセル１７０は、同じ列の他のメモリセル１７０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。

図８に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ソース線ＳＬと、ビット線ＢＬと、信号線Ｓと、縦にｍ個（行）配置されたメモリセル１７０と、を有する。なお、図８では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。例えば、ｍ本の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ソース線ＳＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、を有する構成としてもよい。

各メモリセル１７０において、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続されている。また、信号線Ｓとトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、書き込みワード線ＷＷＬと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、読み出しワード線ＲＷＬと、容量素子１６４の電極の他方は電気的に接続されている。

また、メモリセル１７０が有するトランジスタ１６０のソース電極は、隣接するメモリセル１７０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１７０が有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１７０のトランジスタ１６０のソース電極と電気的に接続される。また、メモリセル１７０が有するトランジスタ１６２のソース電極は、隣接するメモリセル１７０のトランジスタ１６２のドレイン電極と電気的に接続され、メモリセル１７０が有するトランジスタ１６２のドレイン電極は、隣接するメモリセル１７０のトランジスタ１６２のソース電極と電気的に接続される。

なお、図８に示す半導体装置において、信号線Ｓとビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、信号線Ｓとビット線ＢＬを同一の配線とする構成としても良い。

図８に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行うことができる。書き込み動作は次のように行われる。

書き込み動作は、行ごとに第ｍ行から順番に行われる。第ｋ行（ｋは１以上ｍ以下の整数）の書き込みを行う場合には、書き込みを行う行（第ｋ行）の書き込みワード線ＷＷＬ＿ｋにトランジスタ１６２＿ｋがオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２＿ｋをオン状態にする。ここで、トランジスタ１６２＿ｋと信号線Ｓとの間にトランジスタ１６２＿１乃至トランジスタ１６２＿（ｋ−１）が存在する場合には、書き込みを行う行までのトランジスタ１６２＿１乃至トランジスタ＿（ｋ−１）もオン状態として、書き込みを行う行（第ｋ行）のメモリセル１７０に信号線Ｓの電位が与えられるようにする。これにより、指定した行のトランジスタ１６０＿ｋのゲート電極に信号線Ｓの電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、書き込みワード線ＷＷＬ＿ｋの電位をＧＮＤに固定すると、トランジスタ１６０＿ｋのゲート電極に与えられた電荷が固定される。このようにして、指定した行（第ｋ行）のメモリセルにデータを書き込むことができる。同様の方法で第（ｋ−１）行より前側の行のメモリセルにデータを書き込むことができる。

なお、図８に示す半導体装置では、各メモリセル１７０を構成するトランジスタ１６２を直列に接続するため、任意の行のデータのみを書き換えることは困難である。図８に示す半導体装置の書き換え方法としては、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルから順番にデータを書き込むとよい。なお、ビット線ＢＬから最も遠い行（第ｍ行）のメモリセルにデータ”０”を書き込むことで、第１行目〜第（ｍ−１）行目のメモリセルにもデータ”０”が書き込まれる。これにより、第１行目〜第ｍ行目のメモリセルからなるブロックの一括消去を行うことも可能である。

また、読み出し動作は次のように行われる。まず、選択線Ｇ＿１に電位を与えることにより、選択トランジスタをオンにする。また、読み出しを行う行（例えば、第ｋ行）以外の読み出しワード線ＲＷＬに、トランジスタ１６０＿ｋのゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬ＿ｋに、トランジスタ１６０＿ｋのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１６０＿ｋのオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０＿１〜１６０＿ｍのうち、読み出しを行う行のトランジスタ１６０＿ｋを除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１６０＿ｋの状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１６０＿ｋのゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１６０＿ｋの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

次に、図８に示す半導体装置などに用いることができる読み出し回路の一例について図９を用いて説明する。

図９（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。

読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、トランジスタに流れる電流が制御される。

読み出し回路の端子Ａに接続される負荷は、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小によって決まる。ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行うメモリセルが有するトランジスタの状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行うメモリセルが有するトランジスタのゲート電極が有する電荷がどのデータに対応するかによって、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小が異なる値をとることになる。

読み出しを行うメモリセルが有するトランジスタがオン状態の場合には、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは大きくなり、端子Ａの電位は参照電位Ｖｒｅｆより低くなる。その結果、センスアンプ回路はＬｏｗの信号を出力する。読み出しを行うメモリセルが有するトランジスタがオフ状態の場合には、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは小さくなり、端子Ａの電位は参照電位Ｖｒｅｆより高くなる。その結果、センスアンプ回路はＨｉｇｈの信号を出力する。

このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。例えば、参照電位Ｖｒｅｆの代わりに参照用のビット線ＢＬが接続される構成としても良い。また、あらかじめビット線ＢＬをプリチャージしておいて、プリチャージした電荷が放電されるかどうかによって決まる端子Ａの電位を読み出しても良い。プリチャージした電荷が放電されるかどうかは、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小によって決まる。この場合、図９（Ａ）に示したトランジスタのような電流源を有さなくてもよい。また、プリチャージ回路を有しても良い。

図９（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の電位の差を増幅する。Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも高ければＶｏｕｔは、Ｈｉｇｈ信号を出力し、Ｖｉｎ（＋）の電位がＶｉｎ（−）の電位よりも低ければＶｏｕｔは、Ｌｏｗ信号を出力する。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。

図９（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源を遮断する。そして、比較を行う電位をＶ１とＶ２にそれぞれ与える。その後、ノードＱ１とノードＱ２を浮遊状態とする。さらに信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして電源を供給する。その結果、Ｖ１の電位がＶ２の電位よりも高ければ、ノードＱ１はＨｉｇｈ、ノードＱ２はＬｏｗとなり、Ｖ１の電位がＶ２の電位よりも低ければ、ノードＱ１はＬｏｗ、ノードＱ２はＨｉｇｈとなる。そして、ノードＱ１もしくはノードＱ２と出力端子とを導通させることで、信号が出力される。当該ラッチ型センスアンプを読み出し回路に用いる場合、例えば、ノードＱ１と端子Ａとをスイッチを介して接続し、ノードＱ２と参照電位Ｖｒｅｆとをスイッチを介して接続する。そして、ノードＱ１と出力端子とをスイッチを介して接続すればよい。

＜半導体装置の断面構成および平面構成＞
次に、図８に示す回路構成を適用した半導体装置の具体的な構成について、図面を参照して説明する。図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ１−Ａ２、Ｂ１−Ｂ２およびＣ１−Ｃ２における断面に相当する。

図１に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

本実施の形態で示す半導体装置は、トランジスタ１６０、トランジスタ１６２および容量素子１６４を含むメモリセル１７０を複数個有している。なお、以下の説明において、ｋ行目（ｋは、１以上ｍ以下の整数）のメモリセルに用いるトランジスタ１６０等を、特に、トランジスタ１６０＿ｋ等と示すことがある。図１においては、ｍ行（ｍは２以上の整数）のメモリセル１７０を有する半導体装置を示し、最後の行のメモリセル１７０に含まれるトランジスタ１６０＿ｍ、トランジスタ１６２＿ｍおよび容量素子１６４＿ｍと、ｉ行目（ｉは１以上（ｍ−１）以下の整数）のメモリセル１７０に含まれるトランジスタ１６０＿ｉ、トランジスタ１６２＿ｉおよび容量素子１６４＿ｉにおける平面図および断面図を示している。

図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。

図１におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極（ドレイン電極）１４２ａと、ドレイン電極（ソース電極）１４２ｂと、ソース電極１４２ａおよびドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極１４２ａ、ドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。この場合、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

なお、図１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。

図１における容量素子１６４は、ソース電極１４２ａ、ゲート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容量素子１６４の他方の電極として機能することになる。

なお、図１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層させる構成の容量素子１６４を採用しても良い。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることも可能である。

なお、トランジスタ１６２および容量素子１６４において、ソース電極１４２ａ、およびドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。

トランジスタ１６２および容量素子１６４の上には、絶縁層１５１が設けられており、絶縁層１５１上には絶縁層１５２が設けられている。そして、絶縁層１５２上には配線１５６（ビット線ＢＬ）が形成される。

図１に示す半導体装置において、トランジスタ１６０は、ソース領域またはドレイン領域として機能する不純物領域１２０および金属化合物領域１２４を共有して、第１行目から第ｍ行目まで直列に接続される。また、トランジスタ１６２は、ソース電極またはドレイン電極を共有して、第１行目から第ｍ行目まで直列に接続される。つまり第ｉ行目（ｉは１以上（ｍ−１）以下の整数）のトランジスタ１６０のソース領域として機能する不純物領域１２０および金属化合物領域１２４は、第（ｉ＋１）行目のトランジスタ１６０のドレイン領域として機能する。また、第ｉ行目のトランジスタ１６２のソース電極１４２ａは、隣接する第（ｉ＋１）行目のトランジスタ１６２の、ドレイン電極１４２ｂとして機能する。このように、メモリセルに含まれるトランジスタ１６０またはトランジスタ１６２を直列に接続することによって、メモリセルの占有面積の低減を図ることができる。

図１に示す半導体装置において、第１行目から第ｍ行目の各メモリセル１７０に含まれるソース電極１４２ａは、ゲート電極１１０上に接して設けられている。また、第ｉ行目におけるトランジスタ１６２＿ｉのソース電極１４２ａは、トランジスタ１６０＿ｉのゲート電極１１０と接する第１の領域２００ａと、該ゲート電極１１０からトランジスタ１６２＿ｉに含まれる酸化物半導体層１４４側に伸長した第２の領域２００ｂと、該ゲート電極１１０から第２の領域２００ｂと逆側（トランジスタ１６２＿（ｉ＋１）に含まれる酸化物半導体層１４４側）に伸長した第３の領域２００ｃと、を有している。また、第ｍ行目のメモリセルおいても同様に、トランジスタ１６２＿ｍのソース電極１４２ａは、トランジスタ１６０＿ｍのゲート電極１１０と接する第１の領域２００ａと、該ゲート電極１１０からトランジスタ１６２＿ｍに含まれる酸化物半導体層１４４側に伸長した第２の領域２００ｂと、ゲート電極１１０から第２の領域２００ｂと逆側に伸長した第３の領域２００ｃと、を有する。

メモリセル１７０において、ソース電極１４２ａとゲート電極１１０とが電気的に接続される部位が、図８に示す回路図におけるノードＦＧに相当する。ここで、第ｉ行目のメモリセルのノードＦＧに生じる寄生容量の値は、第２の領域２００ｂとトランジスタ１６０＿ｉのソース領域（またはドレイン領域）との間の寄生容量と、第３の領域２００ｃとトランジスタ１６０＿ｉのドレイン領域（またはソース領域）との間の寄生容量と、第２の領域２００ｂとトランジスタ１６２＿ｉのゲート電極１４８ａとの間の寄生容量と、第３の領域２００ｃとトランジスタ１６２＿（ｉ＋１）のゲート電極１４８ａとの間の寄生容量の値と、の合計の値となる。

上述したように、トランジスタ１６２＿ｉのソース電極１４２ａは、トランジスタ１６２＿（ｉ＋１）のドレイン電極１４２ｂとしても機能しているが、最終行に含まれるトランジスタ１６２＿ｍのソース電極１４２ａは、隣接する行のトランジスタのドレイン電極として機能することはない。したがって、レイアウト縮小のためには、第ｍ行目のソース電極１４２ａにおける第３の領域２００ｃを省略することが可能である。しかしながら、本実施の形態で示す半導体装置は、第ｍ行目のトランジスタ１６２＿ｍにおいても、ソース電極１４２ａに第３の領域２００ｃを設けることで、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値を、その他の行（第ｉ行目）のメモリセルのノードＦＧに生じる寄生容量の値に近づけることができる。具体的には、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値は、第２の領域２００ｂとトランジスタ１６０＿ｍのソース領域（またはドレイン領域）との間の寄生容量と、第３の領域２００ｃとトランジスタ１６０＿ｍのドレイン領域（またはソース領域）との間の寄生容量と、第２の領域２００ｂとトランジスタ１６２＿ｍのゲート電極１４８ａとの間の寄生容量と、の合計の値となる。これによって、第１乃至第ｍ行目までのメモリセルにおけるノードＦＧの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。

なお、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値を、第ｉ行目のメモリセルのノードＦＧに生じる寄生容量の値と、より近づけるために、第ｍ行目のメモリセルに含まれる第３の領域２００ｃとトランジスタ１６０＿ｍとの間に生じる寄生容量と、第ｉ行目のメモリセルに含まれる第３の領域２００ｃとトランジスタ１６０＿ｉとの間に生じる寄生容量の値は同等の値とするのが好ましい。例えば、トランジスタ１６２＿ｍにおける第３の領域２００ｃのチャネル長方向の長さを、トランジスタ１６２＿ｉにおける第３の領域２００ｃのチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ１６２＿ｍにおける第３の領域２００ｃとトランジスタ１６２＿ｍのソース領域またはドレイン領域とが重畳する面積を、トランジスタ１６２＿ｉにおける第３の領域２００ｃとトランジスタ１６０＿ｉのソース領域またはドレイン領域とが重畳する面積と同じにするのがより好ましい。

また、半導体装置の別の構成例を図２に示す。図２（Ａ）には、半導体装置の断面を、図２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）のＤ１−Ｄ２における断面に相当する。図２（Ａ）および図２（Ｂ）に示される半導体装置は、図１の半導体装置と同様に、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。

図２に示す半導体装置は、第ｍ行目のメモリセルに含まれるトランジスタ１６２＿ｍにおいて、ソース電極１４２ａは、ゲート電極１１０と接する第１の領域２００ａと、ゲート電極１１０よりも酸化物半導体層１４４側に伸長した第２の領域２００ｂと、ゲート電極１１０よりも酸化物半導体層１４４と逆側に伸長した第３の領域２００ｃと、を有している。さらに、第２の領域２００ｂの一部には、ゲート電極１４８ａと重畳する第４の領域２００ｄを含み、第３の領域２００ｃの一部には、配線１３８と重畳する第５の領域２００ｅを含む。図２において、配線１３８は、図８の回路図におけるソース線ＳＬに相当する。あるいは、配線１３８はソース線ＳＬとは別の信号線（図示せず）であっても構わない。

図２に示す半導体装置において、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値は、第２の領域２００ｂとトランジスタ１６０＿ｍのソース領域（またはドレイン領域）との間の寄生容量と、第３の領域２００ｃとトランジスタ１６０＿ｍのドレイン領域（またはソース領域）との間の寄生容量と、第４の領域２００ｄとトランジスタ１６２＿ｍのゲート電極１４８ａとの間の寄生容量と、第５の領域２００ｅと配線１３８との間の寄生容量の値と、の合計の値となる。したがって、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値を、その他の行（第ｉ行目）のメモリセルのノードＦＧに生じる寄生容量の値により近づけることができ、好ましくは同等の値とすることができる。これによって、第１乃至第ｍのメモリセルにおけるノードＦＧの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。

なお、第ｍ行目のメモリセルのノードＦＧに生じる寄生容量の値と、第ｉ行目のメモリセルのノードＦＧに生じる寄生容量の値とをより近づけるために、第ｍ行目のメモリセルに含まれる第３の領域２００ｃとトランジスタ１６０＿ｍとの間に生じる寄生容量と、第ｉ行目のメモリセルに含まれる第３の領域２００ｃとトランジスタ１６０＿ｉとの間に生じる寄生容量の値は同等の値とするのが好ましい。例えば、トランジスタ１６２＿ｍにおける第３の領域２００ｃのチャネル長方向の長さを、トランジスタ１６２＿ｉにおける第３の領域２００ｃのチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ１６２＿ｍにおける第３の領域２００ｃとトランジスタ１６０＿ｍのソース領域またはドレイン領域とが重畳する面積を、トランジスタ１６２＿ｉにおける第３の領域２００ｃとトランジスタ１６０＿ｉのソース領域またはドレイン領域とが重畳する面積と同じにするのがより好ましい。

さらに、第５の領域２００ｅと配線１３８との間に生じる寄生容量の値と、第ｉ行目のメモリセルに含まれる第３の領域２００ｃ（具体的には、第３の領域２００ｃの一部であって、トランジスタ１６２＿（ｉ＋１）のゲート電極１４８ａと重畳する領域）とトランジスタ１６２＿（ｉ＋１）のゲート電極１４８ａとの間の寄生容量の値とを、同等の値とするのが好ましい。例えば、トランジスタ１６２＿ｍにおける第５の領域２００ｅのチャネル長方向の長さを、トランジスタ１６２＿ｉにおける第３の領域２００ｃが、トランジスタ１６２＿（ｉ＋１）のゲート電極１４８ａと重畳する領域のチャネル長方向の長さと同じ長さにするのが好ましい。また、トランジスタ１６２＿ｍにおける第５の領域２００ｅの面積を、トランジスタ１６２＿ｉにおける第３の領域２００ｃとトランジスタ１６２＿（ｉ＋１）のゲート電極１４８ａがと重畳する領域の面積と同じにするのがより好ましい。

なお、図２に示す半導体装置において、配線１３８は、トランジスタ１６０＿ｍのソース領域またはドレイン領域と接続されている。図２に示す半導体装置の構成は、配線１３８および配線１３８と重畳する第５の領域２００ｅを有すること以外は、図１に示す半導体装置と同様の構成のため、詳細な説明は省略する。

図１または図２に示す半導体装置において、第１乃至第ｍ行目のメモリセルは、同様のレイアウトを有するのがより好ましい。例えば、ｍ行目のメモリセルに含まれるトランジスタ１６２＿ｍにおいて、ソース電極１４２ａのチャネル長方向の長さは、第ｉ行目のメモリセルに含まれるトランジスタ１６２＿ｉにおけるソース電極１４２ａのチャネル長方向の長さと略一致しているのが好ましい。

また、第１行目のメモリセル１７０の断面図の例を図１１に示す。本実施の形態において、第１行目のトランジスタ１６０＿１は、選択トランジスタ１８０を介して配線１５６と電気的に接続されている。したがって、第１行目のトランジスタ１６０＿１のドレイン領域として機能する不純物領域１２０および金属化合物領域１２４は、選択トランジスタ１８０のソース領域として機能する。ここで、選択トランジスタ１８０は、トランジスタ１６０と同様の構成とすることができる。つまり、選択トランジスタ１８０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。

なお、選択トランジスタ１８０のゲート電極１１０は、図８に示す回路図における選択線Ｇとして機能する。また、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１などに形成された開口に設けられた電極１５４と、ソース電極１４２ａと同じ層に設けられた電極１４０と、絶縁層１２８に埋め込まれた電極１２６と、を介して配線１５６と選択トランジスタ１８０のドレイン領域として機能する金属化合物領域１２４とが電気的に接続される。ここで、配線１５６は、図８に示す回路における、ビット線ＢＬとして機能する。

図１２に、図８に示すメモリセルのうち、ｉ行目（ｉは１以上（ｍ−１）以下の整数）のメモリセルと、（ｉ＋１）行目のメモリセルの一部を抜粋して、寄生容量を加えた回路モデル図を示す。

図１２において、Ｃｗ（ｉ）は容量素子が有する容量、Ｃｇ１（ｉ）はトランジスタ１６０のゲート容量、Ｃｓ１（ｉ）はノードＦＧとトランジスタ１６０＿ｉのソース領域またはドレイン領域（回路図におけるソース線ＳＬ側）の間の寄生容量、Ｃｂ１（ｉ）はノードＦＧとトランジスタ１６０＿ｉのソース領域またはドレイン領域（回路図におけるビット線ＢＬ側）の間の寄生容量、Ｃｓ２（ｉ）はノードＦＧとトランジスタ１６２＿ｉのゲート電極との間の寄生容量、Ｃｂ２（ｉ＋１）はノードＦＧと、ソース線側に隣接するメモリセルのトランジスタ１６２＿ｉのゲート電極との間の寄生容量、をそれぞれ表す。

ノードＦＧに接続される容量（Ｃｆｇ）は、Ｃｆｇ（ｉ）＝Ｃｗ（ｉ）＋Ｃｇ１（ｉ）＋Ｃｐａｒａ（ｉ）と表される。また、ここで、Ｃｐａｒａは寄生容量であり、上述したモデルにもとづいて、Ｃｐａｒａ（ｉ）＝Ｃｓ１（ｉ）＋Ｃｂ１（ｉ）＋Ｃｓ２（ｉ）＋Ｃｂ２（ｉ＋１）で表される。

寄生容量（Ｃｐａｒａ）が十分小さく、Ｃｗ＋Ｃｇａｔｅ１＞＞Ｃｐａｒａの関係が成り立つ場合には、半導体装置の動作にＣｐａｒａのばらつきが影響を与えることはない。しかしながら、例えば、プロセスが微細化され、ノードＦＧに接続される容量（Ｃｆｇ）が小さくなると、相対的に寄生容量（Ｃｐａｒａ）の割合が大きくなる。その結果、寄生容量（Ｃｐａｒａ）のばらつきは重要になり、動作に影響を及ぼす恐れがある。

また、例えば、メモリセルに記憶させる状態数を、３値以上の多値とした場合には、状態間を区別するために必要なノードＦＧの電位差が小さくなるため、各メモリセルのノードＦＧの電位を精度良く制御する必要がある。その場合においても、寄生容量（Ｃｐａｒａ）のばらつきが、動作に影響を及ぼす恐れがある。

半導体装置の駆動方法によるが、寄生容量（Ｃｐａｒａ）がばらつくと、読み出しを行う際に、メモリセルのノードＦＧの電位がばらつく要因となる。例えば、選択したメモリセルにおいて、書き込み時に読み出しワード線に０Ｖを与え、読み出し時に読み出しワード線にＶＲ（例えば−２Ｖ）を与えるとする。この場合、書き込み時のノードＦＧの電位をＶＦＧ０とすると、読み出し時のノードＦＧの電位は、ＶＦＧ１＝ＶＦＧ０＋ＶＲＬ×Ｃｗ／Ｃｆｇと表される。ここで、ノードＦＧに接続される容量（Ｃｆｇ）には寄生容量（Ｃｐａｒａ）が含まれるために、寄生容量（Ｃｐａｒａ）がばらつくと、読み出し時の読み出しを行うメモリセルのノードＦＧの電位（ＶＦＧ１）がばらつくことがわかる。

図１に示すように、第１乃至第（ｍ−１）行目のメモリセルは、同じレイアウトおよび構造を採用することが可能であるため、ノードＦＧに接続される容量の大きさは同等である。一方、第ｍ行目のメモリセルにおいては、（ｍ＋１）行目のメモリセルが存在しないため、第１乃至（ｍ−１）行目のメモリセルと全く同じレイアウトおよび構造を用いることが出来ない。例えば、第ｍ行目のメモリセルのノードＦＧに接続される容量には、Ｃｂ２（ｍ＋１）の成分は存在しない。したがって、第ｍ行目のメモリセルの寄生容量（Ｃｐａｒａ（ｍ））は、他の行のメモリセルの寄生容量（Ｃｐａｒａ（ｉ））よりも小さくなる。また、仮に、第ｍ行目のメモリセルにおいて、第３の領域２００ｃを設けない場合には、Ｃｓ１（ｍ）は、Ｃｓ１（ｉ）より小さくなるため、第ｍ行目のメモリセルの寄生容量（Ｃｐａｒａ（ｍ））と、他の行のメモリセルの寄生容量（Ｃｐａｒａ（ｉ））との相違がより大きくなる。

このことは、各メモリセルが同じデータを記憶している場合であっても、第ｉ行目のメモリセルの読み出し時のノードＦＧの電位と、第ｍ行目のメモリセルの読み出し時のノードＦＧの電位とが異なることを意味する。その結果、半導体装置の読み出し動作の安定性を低減させてしまう。

一方、本実施の形態で示す半導体装置では、加工精度上は、第ｍ行目のメモリセルをさらに縮小できるにもかかわらず、意図的に、トランジスタ１６２＿ｍに第３の領域２００ｃを設けている。これにより、第ｍ行目のメモリセルの寄生容量Ｃｓ１（ｍ）を他のメモリセルの寄生容量Ｃｓ１（ｉ）に近い値とすることが可能である。ここで、意図的に設けるとは、加工精度上の最小値よりも大きく設計するという意味である。

本発明において、第ｍ行目のメモリセルの第３の領域２００ｃとトランジスタ１６０のソース領域もしくはドレイン領域との間の寄生容量Ｃｓ１（ｍ）は、他の行のメモリセルが有する寄生容量Ｃｓ１（ｉ）に必ずしも一致しなくてよい。寄生容量の値を近づけることで、メモリセル間の寄生容量のばらつきを低減させることができるためである。すなわち、半導体装置の動作を正常に行える程度にばらつきを低減させることができれば、有効といえる。例えば、第ｍ行目のメモリセルの寄生容量Ｃｓ１（ｍ）を、他の行のメモリセルの寄生容量Ｃｓ１（ｉ）の半分以上となるように第３の領域２００ｃ（ｍ）を設けた例は、意図的に第３の領域２００ｃを設けた例ということができ、メモリセル間の寄生容量のばらつきを低減させることができるため、好ましい。

より好ましくは、第ｍ行目のメモリセルの寄生容量Ｃｓ１（ｍ）が他の行のメモリセルの寄生容量Ｃｓ１（ｉ）と同等となるように第３の領域２００ｃを設ける。例えば、第ｍ行目のメモリセルの第３の領域２００ｃのレイアウトパタンを、他の行のメモリセルの第３の領域２００ｃのレイアウトパタンと同じとすることが好ましい。あるいは、第ｍ行目のメモリセルにおける、第３の領域２００ｃとトランジスタ１６０のソース領域もしくはドレイン領域との重なり面積を、他の行のメモリセルにおける、第３の領域２００ｃとトランジスタ１６０のソース領域もしくはドレイン領域との重なり面積と同じとすることが好ましい。なお、実際には、プロセスばらつき（トランジスタの作製工程において生じるばらつき）が存在するから、完全に一致することはなく、プロセスばらつきの範囲で一致することとなる。従って、寄生容量が同等であるとは、プロセスばらつきを許容した範囲で一致することを意味する。したがって、第３の領域２００ｃ（ｍ）の形状と第３の領域２００ｃ（ｉ）の形状がプロセスばらつきを許容した範囲で一致することが好ましい。あるいは、第３の領域２００ｃ（ｍ）とトランジスタ１６０＿ｍのソース領域またはドレイン領域とが重畳する面積と、第３の領域２００ｃ（ｉ）とトランジスタ１６０＿ｉのソース領域またはドレイン領域とが重畳する面積とがプロセスばらつきを許容した範囲で一致することが好ましい。

また、図２に示す半導体装置では、第ｍ行目のメモリセルに第５の領域２００ｅを設けることで、配線１３８と第５の領域２００ｅとの間に寄生容量が生じる。これは、第ｍ行目のメモリセルには存在しなかった、ノードＦＧと、ソース線側に隣接するメモリセルのトランジスタ１６２のゲート電極との間の寄生容量（Ｃｂ２（ｉ＋１））と同等の寄生容量が形成されることを意味する。その結果、第ｍ行目のメモリセルの寄生容量（Ｃｐａｒａ（ｍ））は、その他の行のメモリセルの寄生容量（Ｃｐａｒａ（ｉ））に近い値とすることができる。

なお、第ｍ行目のメモリセルにおいて、第５の領域２００ｅによって形成された寄生容量が、第ｉ行目のメモリセルにおける、ノードＦＧと、ソース線側に隣接するメモリセルのトランジスタ１６２＿（ｉ＋１）のゲート電極との間の寄生容量（Ｃｂ２（ｉ＋１））と同等となるように第５の領域２００ｅを設けることが好ましい。例えば、第ｉ行目のメモリセルのノードＦＧとトランジスタ１６２＿（ｉ＋１）のゲート電極とが重なりを有する場合、第ｍ行目のメモリセルのノードＦＧと配線１３８とも重なりを有するように設けることが好ましく、その重なりの面積を同等とすることがより好ましい。また、第ｉ行目のメモリセルのノードＦＧとトランジスタ１６２＿（ｉ＋１）のゲート電極とが重なりを有さない場合（いわゆるオフセット構造）であっても、配線１３８を設けることは有効である。その場合、第ｍ行目のメモリセルのノードＦＧと配線１３８も重なりを有さないことが好ましく、トランジスタ１６２＿ｍにおけるソース電極１４２ａから、配線１３８までのチャネル長方向の長さと、オフセット幅とを同等とすることがより好ましい。

＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図３および図４を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図５および図６を参照して説明する。

＜下部のトランジスタの作製方法＞

まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。

半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。

基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、基板１００上に絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。

次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図３（Ｃ）参照）。

次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図３（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。

なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図４（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する（図４（Ｂ）参照）。

次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図４（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層は、２層以上の積層構造としても良い。

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図４（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる（図４（Ｄ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

＜上部のトランジスタの作製方法＞
ゲート電極１１０、絶縁層１２８などの上に酸化物半導体層を形成し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層１４４を形成する（図５（Ａ）参照）。なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。

酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体材料、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、単元系金属酸化物であるＩｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いて形成することができる。

中でも、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。

Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。

酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系の材料を用いる場合、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：４（ｘ＝１、ｙ＝２）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。

本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。

また、酸化物半導体としてＩｎ−Ｚｎ系の酸化物材料を用いることもできる。酸化物半導体としてＩｎ−Ｚｎ系の酸化物材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。

酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。

酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。

酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚のばらつきも小さくなるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。

その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

いずれにしても、第１の熱処理によって不純物を低減し、酸素を補填することでｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。

ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、ゲート電極１１０、絶縁層１２８、酸化物半導体層１４４などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図５（Ｂ）参照）。

導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜、アルミニウム膜、チタン膜が順に積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

次に、酸化物半導体層１４４の一部、ソース電極１４２ａ、およびドレイン電極１４２ｂに接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し、ゲート電極１１０、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する（図５（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_ｘ（ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_ｘ（ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ｘＡｌ_２−ｘＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。

ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。

次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５１および絶縁層１５２を形成する（図６（Ａ）参照）。絶縁層１５１および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。

なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。

なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。

なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。

次に、ゲート絶縁層１４６、絶縁層１５１、絶縁層１５２に、ドレイン電極１４２ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、上記開口に電極（図示せず）を形成し、絶縁層１５２上に該電極に接する配線１５６を形成する（図６（Ｂ）参照）。

電極は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。

配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極１４２ａなどと同様である。

以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する。

本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。

このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

また、本実施の形態に示す半導体装置は、最終行（第ｍ行目）のメモリセルに含まれるトランジスタ１６２＿ｍにおいて、ソース電極１４２ａは、ゲート電極１１０よりも酸化物半導体層１４４と逆側（ソース線ＳＬ側）に伸長した第３の領域２００ｃを有している。これによって、第１乃至第ｍのメモリセルにおいて、ソース電極１４２ａとゲート電極１１０とが電気的に接続される部位（ノードＦＧ）に生じる寄生容量の値を近づける、好ましくは同等の値とすることができる。したがって、第１乃至第ｍのメモリセルにおけるノードＦＧの電位のばらつきを抑制することができ、安定した動作が可能な半導体装置とすることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ、消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された携帯情報端末が実現される。

図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された電子書籍が実現される。

図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減された携帯電話機が実現される。

図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減されたデジタルカメラが実現される。

図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。

１００基板
１０２保護層
１０４半導体領域
１０６素子分離絶縁層
１０８ゲート絶縁層
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２２金属層
１２４金属化合物領域
１２６電極
１２８絶縁層
１３８配線
１４０電極
１４２ａソース電極
１４２ｂドレイン電極
１４４酸化物半導体層
１４６ゲート絶縁層
１４８ａゲート電極
１４８ｂ電極
１５０絶縁層
１５１絶縁層
１５２絶縁層
１５４電極
１５６配線
１６０トランジスタ
１６２トランジスタ
１６４容量素子
１７０メモリセル
１８０選択トランジスタ
２００ａ第１の領域
２００ｂ第２の領域
２００ｃ第３の領域
２００ｄ第４の領域
２００ｅ第５の領域
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５外部インターフェイス
７２０電子書籍
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４５操作キー
７４６ポインティングデバイス
７４７カメラ用レンズ
７４８外部接続端子
７４９太陽電池セル
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７０テレビジョン装置
７７１筐体
７７３表示部
７７５スタンド
７８０リモコン操作機

Claims

第１のトランジスタの第１のチャネル形成領域と、第２のトランジスタの第２のチャネル形成領域と、第３のトランジスタの第３のチャネル形成領域と、第４のトランジスタの第４のチャネル形成領域と、第１乃至第３の不純物領域と、第１乃至第９の導電層と、を有し、
前記第３のチャネル形成領域は、酸化物半導体を有し、
前記第４のチャネル形成領域は、酸化物半導体を有し、
前記第１の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第２の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の他方を有し、
前記第２の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第３の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の他方を有し、
前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有し、
前記第２の導電層は、前記第２のトランジスタのゲート電極として機能する領域を有し、
前記第３の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第４の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
前記第４の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第４の導電層は、第１の容量素子の一方の電極として機能する領域を有し、
前記第４の導電層は、前記第１の導電層と電気的に接続され、
前記第５の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
前記第５の導電層は、第２の容量素子の一方の電極として機能する領域を有し、
前記第５の導電層は、前記第２の導電層と電気的に接続され、
前記第６の導電層は、前記第３のトランジスタのゲート電極として機能する領域を有し、
前記第７の導電層は、前記第４のトランジスタのゲート電極として機能する領域を有し、
前記第８の導電層は、第１の容量素子の他方の電極として機能する領域を有し、
前記第９の導電層は、第２の容量素子の他方の電極として機能する領域を有し、
前記第４の導電層と前記第１の不純物領域とは、互いに重なっており、
前記第４の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第４の導電層と前記第６の導電層とは、互いに重なっており、
前記第４の導電層と前記第７の導電層とは、互いに重なっており、
前記第５の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第５の導電層と前記第３の不純物領域とは、互いに重なっており、
前記第５の導電層と前記第７の導電層とは、互いに重なっており、
前記第３の不純物領域は、第１の配線と電気的に接続されることを特徴とする半導体装置。
第１のトランジスタの第１のチャネル形成領域と、第２のトランジスタの第２のチャネル形成領域と、第３のトランジスタの第３のチャネル形成領域と、第４のトランジスタの第４のチャネル形成領域と、第１乃至第３の不純物領域と、第１乃至第１０の導電層と、を有し、
前記第３のチャネル形成領域は、酸化物半導体を有し、
前記第４のチャネル形成領域は、酸化物半導体を有し、
前記第１の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第２の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の他方を有し、
前記第２の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第３の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の他方を有し、
前記第１の導電層は、前記第１のトランジスタのゲート電極として機能する領域を有し、
前記第２の導電層は、前記第２のトランジスタのゲート電極として機能する領域を有し、
前記第３の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第４の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
前記第４の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第４の導電層は、第１の容量素子の一方の電極として機能する領域を有し、
前記第４の導電層は、前記第１の導電層と電気的に接続され、
前記第５の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
前記第５の導電層は、第２の容量素子の一方の電極として機能する領域を有し、
前記第５の導電層は、前記第２の導電層と電気的に接続され、
前記第６の導電層は、前記第３のトランジスタのゲート電極として機能する領域を有し、
前記第７の導電層は、前記第４のトランジスタのゲート電極として機能する領域を有し、
前記第８の導電層は、第１の容量素子の他方の電極として機能する領域を有し、
前記第９の導電層は、第２の容量素子の他方の電極として機能する領域を有し、
前記第１０の導電層は、第１の配線として機能する領域を有し、
前記第４の導電層と前記第１の不純物領域とは、互いに重なっており、
前記第４の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第４の導電層と前記第６の導電層とは、互いに重なっており、
前記第４の導電層と前記第７の導電層とは、互いに重なっており、
前記第５の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第５の導電層と前記第３の不純物領域とは、互いに重なっており、
前記第５の導電層と前記第７の導電層とは、互いに重なっており、
前記第５の導電層と前記第１０の導電層とは、互いに重なっており、
前記第３の不純物領域は、前記第１０の導電層と電気的に接続されることを特徴とする半導体装置。
第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２のトランジスタのソース領域又はドレイン領域の一方と電気的に接続され、
前記第２のトランジスタのソース領域又はドレイン領域の他方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第４のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２の容量素子の一方の電極と電気的に接続され、
第１の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の他方を有し、
第２の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第２の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の一方を有し、
第３の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の他方を有し、
第１の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
第２の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
第３の導電層は、前記第３のトランジスタのゲート電極として機能する領域を有し、
第４の導電層は、前記第４のトランジスタのゲート電極として機能する領域を有し、
前記第１の導電層と前記第１の不純物領域とは、互いに重なっており、
前記第１の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第１の導電層と前記第３の導電層とは、互いに重なっており、
前記第１の導電層と前記第４の導電層とは、互いに重なっており、
前記第２の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第２の導電層と前記第３の不純物領域とは、互いに重なっており、
前記第２の導電層と前記第４の導電層とは、互いに重なっていることを特徴とする半導体装置。
第１乃至第４のトランジスタと、第１及び第２の容量素子と、を有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第４のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのソース領域又はドレイン領域の一方は、前記第２のトランジスタのソース領域又はドレイン領域の一方と電気的に接続され、
前記第２のトランジスタのソース領域又はドレイン領域の他方は、第１の配線と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第４のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記第３のトランジスタのソース電極又はドレイン電極の一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２のトランジスタのゲート電極と電気的に接続され、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第２の容量素子の一方の電極と電気的に接続され、
第１の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の他方を有し、
第２の不純物領域は、前記第１のトランジスタのソース領域又はドレイン領域の一方を有し、
前記第２の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の一方を有し、
第３の不純物領域は、前記第２のトランジスタのソース領域又はドレイン領域の他方を有し、
第１の導電層は、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
前記第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し、
第２の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有し、
第３の導電層は、前記第３のトランジスタのゲート電極として機能する領域を有し、
第４の導電層は、前記第４のトランジスタのゲート電極として機能する領域を有し、
第５の導電層は、前記第１の配線として機能する領域を有し、
前記第１の導電層と前記第１の不純物領域とは、互いに重なっており、
前記第１の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第１の導電層と前記第３の導電層とは、互いに重なっており、
前記第１の導電層と前記第４の導電層とは、互いに重なっており、
前記第２の導電層と前記第２の不純物領域とは、互いに重なっており、
前記第２の導電層と前記第３の不純物領域とは、互いに重なっており、
前記第２の導電層と前記第４の導電層とは、互いに重なっており、
前記第２の導電層と前記第５の導電層とは、互いに重なっていることを特徴とする半導体装置。