JP2011216175A - 半導体装置 - Google Patents
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Abstract
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。
【選択図】図2
Description
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図3を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1(A−1)に示す半導体装置において、第1の配線(1st Line)とトランジスタ160のドレイン電極(またはソース電極)とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のソース電極(またはドレイン電極)とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成(例えば、15F2〜50F2など:Fは最小加工寸法)を採用しても十分な記憶容量を確保することができる。
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2および図3を参照して説明する。
次に、図2に示す回路構成とは異なる回路構成について、図5を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。
図9は、半導体装置の構成の一例である。図9(A)には、半導体装置の断面を、図9(B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A)は、図9(B)のA1−A2およびB1−B2における断面に相当する。図9(A)および図9(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図12および図13を参照して説明する。
まず、半導体材料を含む基板100を用意する(図10(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する(図12(A)参照)。
本実施の形態では、図2や図5とは異なる構成の半導体装置について、図25乃至図27を参照して説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
122 金属層
124 金属化合物領域
128 絶縁層
130 絶縁層
142a ソース電極またはドレイン電極
142b ソース電極またはドレイン電極
143a 絶縁層
143b 絶縁層
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
150 絶縁層
152 絶縁層
154 電極
156 配線
156a 配線
156b 配線
160 トランジスタ
162 トランジスタ
164 容量素子
170 メモリセル
180 電位変換回路
190 第1の駆動回路
192 第2の駆動回路
195 配線
211 読み出し回路
212 制御回路
213 遅延回路
214 バッファ回路
221 デコーダ回路
222 制御回路
223 バッファ回路
224 バッファ回路
225 レベルシフト回路
231 スイッチ
232 スイッチ
233 信号生成回路
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 測定系
802 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ
1200 p型トランジスタ
1210 p型トランジスタ
1220 n型トランジスタ
1230 p型トランジスタ
1240 p型トランジスタ
1250 n型トランジスタ
1260 p型トランジスタ
1270 n型トランジスタ
1280 p型トランジスタ
1290 n型トランジスタ
1300 トランジスタ
1310 トランジスタ
1320 トランジスタ
1330 トランジスタ
1340 トランジスタ
1350 容量素子
1360 容量素子
1370 容量素子
1380 容量素子
1390 トランジスタ
Claims (8)
- 書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第2のチャネル形成領域は酸化物半導体を含み、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続され,
前記容量素子は前記第2のトランジスタがオフすることにより前記容量素子の電極間の電圧を保持するように構成され、
前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、
前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、
前記第2の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置。 - 書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、遅延回路と、を有し、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、
前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、
前記遅延回路は前記信号線と電気的に接続された半導体装置。 - 書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、
前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、
前記信号線には第1のバッファ回路が接続され、前記書き込みワード線には第2のバッファ回路が接続され、
前記第1のバッファ回路を構成するトランジスタのチャネル長は、前記第2のバッファ回路を構成するトランジスタのチャネル長より大きい半導体装置。 - 前記半導体装置は、前記第2の駆動回路に電源電位より高い電位を出力する電位変換回路を有する請求項1乃至請求項3のいずれか一に記載の半導体装置。
- 前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが直列に接続された請求項1乃至請求項4のいずれか一に記載の半導体装置。
- 前記ビット線および前記信号線と出力端子との接続を制御するスイッチと、
前記ビット線および前記信号線と入力端子との接続を制御するスイッチと、を有し、
前記ビット線と前記信号線とは電気的に接続された請求項5に記載の半導体装置。 - 前記第1のトランジスタの前記第1のチャネル形成領域は、シリコンを含んで構成される請求項1乃至請求項6のいずれか一に記載の半導体装置。
- 前記第2の駆動回路は、前記電位変換回路、および、前記書き込みワード線または前記読み出しワード線と電気的に接続されたレベルシフト回路を有する請求項1乃至請求項7のいずれか一に記載の半導体装置。
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