JP2017103479A

JP2017103479A - 記憶装置及びその作製方法

Info

Publication number: JP2017103479A
Application number: JP2017020959A
Authority: JP
Inventors: 一徳渡邉; Kazunori Watanabe
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2017-02-08
Filing date: 2017-02-08
Publication date: 2017-06-08

Abstract

【課題】消費電力が低減された、選択トランジスタを備える半導体装置を提供する。また、電源電位を増やすことなく高速動作が可能な半導体装置を提供する。【解決手段】ゲート線に接続するバッファ回路に、単一の高電源電位からより高い電位を生成する機能を持たせると共に、選択信号に応じて当該電位を出力可能な構成とすればよい。具体的には、バッファ回路内の最も出力側のインバータに入力する高電源電位を、ブートストラップ回路により昇圧する。また選択信号が入力された時点で昇圧を行い、非選択時には昇圧を行わない構成とすればよい。【選択図】図１

Description

本発明は、半導体装置に関する。本発明は画像表示装置に関する。本発明は記憶装置に
関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装
置および電子機器などは全て半導体装置の一態様である。

選択トランジスタを含む複数の機能回路を備える半導体装置が知られている。例えば、
液晶素子や有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子、電気泳動素子
を備える画像表示装置、またはＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）素子、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍ
ｏｒｙ）素子などといった記憶素子を備える記憶装置などに応用されている。

例えば、選択トランジスタが適用された表示装置として、特許文献１には有機ＥＬ媒体
を用いた表示パネルが開示されている。

また、上記選択トランジスタには、ｎチャネル型のトランジスタが用いられることが多
い。ｎチャネル型のトランジスタは、移動度の高い電子をキャリアとするため高速動作が
可能である点、また比較的小さいサイズのトランジスタであっても大きな電流を流すこと
ができるため微細化に適していること、などがその理由に挙げられる。

一方、近年では携帯電話やタブレット端末といった、小型の携帯機器の開発が進められ
ている。このような機器はバッテリーによって駆動するため、低消費電力化が望まれてい
る。また機器の小型化を実現するため、機器を構成する回路素子や、これらをつなぐ配線
の数をできるだけ低減することが望まれている。

また、半導体装置の駆動周波数を高めることが望まれている。例えば画像表示装置にお
いては表示品位の向上のため、画素数を増大させる、また２倍速、４倍速といった高速表
示を行うことが検討されている。また例えば記憶装置においては、データの書き込みや読
み出し動作の高速化が求められている。

特開平８−２３４６８３号公報

上述のように、機能回路に含まれる選択トランジスタにはｎチャネル型のトランジスタ
が多く用いられる。しかしながら、選択トランジスタを介して機能素子に所望の電位を書
き込む際、選択トランジスタを確実にオン状態とするため、当該選択トランジスタのゲー
トには、書き込む電位よりも十分高い電位を入力する必要があった。

例えば、選択トランジスタのゲートに入力する電位と、書き込むための電位に同じ電位
を用いる場合には、選択トランジスタのオン抵抗が十分に低減できずに遅延が生じ、駆動
周波数を高速化できない。さらにこのとき、選択トランジスタを介して書き込まれた電位
は、当該選択トランジスタのしきい値電圧分低下してしまう場合もある。

そのため、当該ゲートに入力する電位を生成する電源回路や、電源回路から当該電位を
供給する配線を別途設ける必要があり、電子機器の低消費電力化や小型化を阻害する要因
の一つとなっていた。

本発明は、このような技術的背景のもとでなされたものである。したがって本発明は、
消費電力が低減された、選択トランジスタを備える半導体装置を提供することを課題の一
とする。また、電源電位を増やすことなく高速動作が可能な半導体装置を提供することを
課題の一とする。

本発明の一態様は、上記課題の少なくとも一を解決するものである。

上記課題を達成するために、本発明は、選択トランジスタのゲートに接続されるゲート
線に接続する、バッファ回路の構成に着眼した。当該バッファ回路に、単一の高電源電位
からより高い電位を生成する機能を持たせると共に、選択信号に応じて当該電位を出力可
能な構成とすればよい。

すなわち、本発明の一態様の半導体装置は、選択トランジスタを備える機能回路と、選
択トランジスタのゲートと第１の信号線を介して電気的に接続されるバッファ回路と、を
有する。また、バッファ回路は、順に直列接続された第１〜第ｎのインバータと、ブート
ストラップ回路と、を備える。また第１のインバータの入力端子は、選択信号が入力され
る入力信号線が電気的に接続され、第ｎのインバータの出力端子は、第１の信号線と電気
的に接続される。さらに第１〜第ｎ―１のインバータのそれぞれの高電位入力端子は、第
１の電位が入力される第２の信号線と電気的に接続され、第１〜第ｎのインバータのそれ
ぞれの低電位入力端子は、第１の電位よりも低い第２の電位が入力される第３の信号線と
電気的に接続される。またブートストラップ回路は、選択信号に応じて、第ｎのインバー
タの高電位入力端子に第１の電位よりも高い第３の電位を出力することを特徴とする。

このような構成の半導体装置は、バッファ回路を構成する複数のインバータのうち、最
も出力側のインバータに入力する高電源電位を、ブートストラップ回路により昇圧するこ
とを特徴としている。また当該ブートストラップ回路は、選択信号が入力された時点で昇
圧を行い、非選択時には昇圧を行わないため、バッファ回路内の非選択時における消費電
力の増大を抑制できる。

このようなバッファ回路を用いることにより、単一の高電源電位よりも高い電位をゲー
ト線に入力できる。すなわち、機能回路に選択トランジスタを介して入力する書き込み電
位よりも常に高い電位を、選択トランジスタのゲートに入力できる。そのため高速な書き
込み動作を実現できる。

なお、上記機能回路は、ソース又はドレインの一方に書き込み電位が入力される信号線
（ソース線）が電気的に接続される選択トランジスタと、当該選択トランジスタのソース
又はドレインの他方に電気的に接続される機能素子とを有する。当該機能素子は、選択ト
ランジスタを介してソース線から入力される電位によって様々な機能を発現する回路であ
る。

例えば機能回路としては、発光素子や液晶素子が適用された画像表示装置における画素
や、ＤＲＡＭやＳＲＡＭなどの記憶装置におけるメモリセルに相当する。また、機能素子
としては、上記機能回路の選択トランジスタを除いた部分に相当し、例えば発光素子が適
用された画像表示装置における、発光素子、保持容量素子、及び電流制御用トランジスタ
などからなる回路であり、また記憶装置においては、例えばＤＲＡＭにおける容量素子、
ＳＲＡＭにおけるフリップフロップ回路に相当する。

また、本発明の他の一態様の半導体装置は、上記半導体装置おけるブートストラップ回
路が、ダイオードと、容量素子と、第ｎ＋１のインバータと、を備える。またダイオード
は、入力端子が第２の信号線と電気的に接続され、且つ出力端子が第ｎのインバータの高
電位入力端子に電気的に接続される。また第ｎ＋１のインバータは、入力端子が第ｎ−１
のインバータの出力端子と電気的に接続され、且つ高電位入力端子が第２の信号線と電気
的に接続され、且つ低電位入力端子が第３の信号線と電気的に接続される。また容量素子
は、一方の端子が第ｎ＋１のインバータの出力端子と電気的に接続され、且つ他方の端子
が第ｎのインバータの高電位入力端子と電気的に接続されることを特徴とする。

バッファ回路内のブートストラップ回路をこのような構成とすることにより、ブートス
トラップ回路内のインバータに入力される信号がローレベル電位の時、すなわちゲート線
が非選択状態である期間に、容量素子を充電しておくことができる。さらに、当該信号が
ハイレベル電位に推移する、すなわちゲート線が選択状態に推移すると同時に、バッファ
回路の最も出力側のインバータに入力する高電源電位を昇圧できるため、急速にゲート線
に電源電位よりも高い電位を入力できる。

ここで例えば、バッファ回路の出力端子の電位をブートストラップ回路によって昇圧す
る構成とすることもできるが、その場合、選択信号が入力された直後から、少なくともブ
ートストラップ回路内の容量素子、及びゲート線に接続される選択トランジスタのゲート
容量を充電する必要があるため、ゲート線の電位は低い電位から徐々に上昇し、その電位
が安定するまでに長い期間を要する。一方、上記構成とすることにより、ゲート線に高い
電位を直接入力できるため、極めて短い期間で書き込み動作を開始でき、駆動周波数が向
上する。

また、本発明の他の一態様の半導体装置は、上記半導体装置においてインバータは、Ｃ
ＭＯＳ回路で構成されることを特徴とする。

また、本発明の他の一態様の半導体装置は、上記半導体装置においてインバータは、ｎ
チャネル型のトランジスタで構成されることを特徴とする。

バッファ回路を構成するインバータをＣＭＯＳ回路で構成すると、消費電力を低減でき
る。また半導体装置を構成する他のトランジスタと同時にインバータを形成できるため、
容易に作製でき好ましい。また特に、インバータをｎチャネル型のトランジスタで構成さ
れたＮＭＯＳ回路で構成する場合は、選択トランジスタと同時に形成できるため工程を簡
略化できる。

また、本発明の一態様の画像表示装置は、上記半導体装置において、機能回路が発光素
子を備えることを特徴とする。

また、本発明の他の一態様の画像表示装置は、上記半導体装置において、機能回路が液
晶素子を備えることを特徴とする。

上述したバッファ回路を、有機ＥＬ素子などの発光素子が適用された画像表示装置や、
液晶素子が適用された液晶表示装置に適用できる。そのため、低消費電力で且つ駆動周波
数が高められた画像表示装置とできる。したがって画素数を増大させられると共に、高速
表示に適した画像表示装置を実現できる。

また、本発明の一態様の記憶装置は、上記半導体装置において、機能回路が記憶素子を
備えることを特徴とする。

上述したバッファ回路は選択トランジスタを備える記憶装置に適用できる。したがって
低消費電力で、且つ高速動作が実現された記憶装置を実現できる。記憶素子としては、Ｄ
ＲＡＭやＳＲＡＭなどの揮発性の記憶素子や、フラッシュメモリなどの不揮発性の記憶素
子などが挙げられる。

また、本発明の一態様の電子機器は、上記画像表示装置、並びに上記記憶装置のうちの
少なくとも一と、バッテリーと、を備えることを特徴とする。

また、上述したバッファ回路が適用された画像表示装置や記憶装置を、バッテリーによ
って電力が供給される携帯機器に適用することにより、駆動期間を延長できるため好まし
い。また、電源回路や配線を低減できるため機器の小型化を実現できる。

本発明によれば、消費電力が低減された、選択トランジスタを備える半導体装置を提供
できる。また、電源電位を増やすことなく高速動作が可能な半導体装置を提供できる。

本発明の一態様の、表示装置の構成例を説明する図。本発明の一態様の、バッファ回路の構成例を説明する図。本発明の一態様の、バッファ回路の構成例を説明する図。本発明の一態様の、表示装置の駆動例を説明する図。本発明の一態様の、表示装置の駆動例を説明する図。本発明の一態様の、画素の構成例を説明する図。本発明の一態様の、メモリセルの構成例を説明する図。本発明の一態様の、メモリセルの構成例を説明する図。本発明の一態様の、電子機器の構成例を説明する図。実施例に係る回路を説明する図。実施例に係る入出力特性を説明する図。実施例に係る入出力特性を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成におい
て、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い
、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現できる。本明細書におけるトランジスタは、ＩＧＦＥ
Ｔ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ
）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。

また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のこ
とを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがあ
る。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。

なお、本明細書等において、ダイオードの２つの電極をそれぞれ「第１の電極」、「第
２の電極」や、「第１電極」、「第２電極」、または「第１端子」、「第２端子」などと
呼ぶことがある。ここで、第１電極から第２電極に向かって電流が流れる向きをダイオー
ドの順方向、その逆を逆方向とする。また、これらの電極の一つを単純に「端子」や「一
端」、「一方」などと呼ぶこともある。

なお、本明細書等において、インバータの入力側の電極を「入力端子」または「第１端
子」などと呼び、出力側の電極を、「出力端子」または「第２端子」などと呼ぶことがあ
る。また、これらの電極の一つを単純に「端子」や「一端」、「一方」などと呼ぶことも
ある。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素
子などが含まれる。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とす
る素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは
、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途
中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、イン
ダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせ
れば同じノードであるとする。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例として、発光素子が適用された
画像表示装置の構成例とその動作例について、図面を参照して説明する。

［構成例］
図１（Ａ）は、表示装置１００の概略図を示している。

表示装置１００は、マトリクス配置された複数の画素１０２と、第１の駆動回路１０３
と、第２の駆動回路１０４を備える。

また画素１０２のそれぞれは、少なくとも選択トランジスタ１２１と、選択トランジス
タの第２電極に接続され、且つ少なくとも発光素子を備える機能素子１２３と、を有する
。

複数の画素１０２のうち、行に沿って隣接する複数の画素１０２のそれぞれの選択トラ
ンジスタ１２１のゲートは、ゲート線ＧＬと電気的に接続されている。また、複数のゲー
ト線ＧＬは、それぞれバッファ回路１０１に接続されている。それぞれのバッファ回路は
、第１の駆動回路１０３と電気的に接続される。

また、複数の画素１０２のうち、列に沿って隣接する複数の画素１０２のそれぞれの選
択トランジスタ１２１の第１電極（ソース電極またはドレイン電極の一方）は、ソース線
ＳＬと電気的に接続されている。また、複数のソース線ＳＬのそれぞれは、第２の駆動回
路１０４と電気的に接続されている。

第１の駆動回路１０３は、複数のバッファ回路１０１に対して選択信号を送信する。選
択信号が入力されたバッファ回路１０１に接続されるゲート線ＧＬが選択されることによ
り、行に沿って隣接する複数の画素１０２が選択され、当該画素１０２の選択トランジス
タ１２１がオン状態となる。

また第２の駆動回路１０４は、複数のソース線ＳＬに対して選択的に書き込み信号を送
信する。ここで第１の駆動回路１０３によって選択されたゲート線ＧＬに電気的に接続さ
れた複数の画素１０２に対して、当該書き込み信号に応じて書き込みを行うことができる
。

図１（Ｂ）は、バッファ回路１０１と、これに電気的に接続される一つの画素１０２を
抜き出した回路図である。

バッファ回路１０１には、高電源電位ＶＤＤと、低電源電位ＶＳＳが入力される。また
バッファ回路１０１の入力側には、第１の駆動回路１０３から出力された選択信号ＩＮが
入力される。また、バッファ回路１０１の出力側には、ゲート線ＧＬが電気的に接続され
る。

バッファ回路１０１は、選択信号ＩＮに応じて、高電源電位ＶＤＤよりも高い電位を生
成し、当該電位をゲート線ＧＬに出力できる。

バッファ回路は、少なくとも２つの直列接続されたインバータ（インバータ１３１及び
インバータ１３３）と、ブートストラップ回路１１１を備える。

インバータ１３３は、入力端子に選択信号ＩＮが入力され、高電位入力端子に高電源電
位ＶＤＤが入力され、低電位入力端子に低電源電位ＶＳＳが入力される。また出力端子は
ブートストラップ回路１１１、及びインバータ１３１の入力端子と電気的に接続される。

また、インバータ１３１は、出力端子がゲート線ＧＬと電気的に接続され、高電位入力
端子がブートストラップ回路１１１に電気的に接続され、低電位入力端子に低電源電位Ｖ
ＳＳが入力される。

ブートストラップ回路１１１には、高電源電位ＶＤＤ及び低電源電位ＶＳＳが入力され
る。

ここで、ブートストラップ回路１１１は、インバータ１３３から入力される信号に応じ
て、インバータ１３１の高電位入力端子に接続されるノード（ノードＮ１）に高電源電位
ＶＤＤよりも高い電位を出力できる。

ブートストラップ回路１１１は、ダイオード１１３と、インバータ１１４と、容量素子
１１５と、を有する。

ダイオード１１３は、第１端子に高電源電位ＶＤＤが入力され、第２端子が容量素子１
１５の一方の電極、及びインバータ１３１の高電位入力端子に電気的に接続する。またイ
ンバータ１１４は、入力端子がインバータ１３３の出力端子に電気的に接続され、出力端
子が容量素子１１５の他方の電極に電気的に接続され、高電位入力端子に高電源電位ＶＤ
Ｄが入力され、低電位入力端子に低電源電位ＶＳＳが入力される。

ここで、図１（Ｂ）にはバッファ回路１０１として、２つの直列接続されたインバータ
とブートストラップ回路１１１を備える構成としたが、３つ以上のインバータが直列接続
された構成としてもよい。

図２には、インバータ１３３とブートストラップ回路１１１との間に、ｍ個のインバー
タ（インバータ１３５（１）〜インバータ１３５（ｍ））が直列接続された構成を示して
いる。ここで、直列接続された（ｍ＋２）個のインバータの個数が偶数になるように設定
することが好ましい。

また、直列接続された複数のインバータは、入力側から出力側にかけて、すなわちイン
バータ１３３からインバータ１３５に向かって、段階的に電流供給能力が高くなるように
することが好ましい。

バッファ回路１０１の動作については、後に詳細に説明する。

図１（Ｂ）には、画素１０２の一例を示している。

画素１０２は、選択トランジスタ１２１と、機能素子１２３を備える。機能素子１２３
は、発光素子１４１と、容量素子１４２と、トランジスタ１４３を備える。また画素１０
２には、ゲート線ＧＬ、ソース線ＳＬ、アノード線ＡＬ、及びカソード線ＣＬがそれぞれ
電気的に接続されている。

選択トランジスタ１２１は、ゲートがゲート線ＧＬと電気的に接続され、第１電極がソ
ース線ＳＬと電気的に接続され、第２電極が容量素子１４２の一方の電極、及びトランジ
スタ１４３のゲートに電気的に接続される。容量素子１４２は、他方の電極がアノード線
ＡＬと電気的に接続される。トランジスタ１４３は、第１電極が発光素子１４１の一方の
電極に電気的に接続され、第２電極がアノード線ＡＬと電気的に接続される。発光素子１
４１は、他方の電極がカソード線ＣＬと電気的に接続される。

ここで、選択トランジスタ１２１の第２電極と、容量素子１４２の一方の電極と、トラ
ンジスタ１４３のゲートに接続されるノードをノードＮ２とする。

アノード線ＡＬには、カソード線ＣＬに入力される電位よりも高い電位が入力される。
具体的には、発光素子１４１を発光させる電位差が生じるように、アノード線ＡＬ及びカ
ソード線ＣＬの電位を設定する。例えば、アノード線ＡＬには高電源電位ＶＤＤが、また
カソード線ＣＬには、低電源電位ＶＳＳまたはこれよりも低い電位が入力される。

トランジスタ１４３はｐチャネル型のトランジスタである。トランジスタ１４３は、発
光素子に流れる電流を制御するために設けられる。

容量素子１４２は、選択トランジスタ１２１を介してノードＮ２に書き込まれた電位を
保持するために設けられる。ノードＮ２に保持された電位によりトランジスタ１４３の流
すことのできる電流が制御され、発光素子１４１の発光が制御される。

発光素子１４１は、一対の電極間に電圧を印加することにより発光する素子である。代
表的には、一対の電極間に発光性の有機化合物を含む層が挟持された有機ＥＬ素子を用い
ることができる。また、一対の電極間に発光性の無機化合物を含む層が挟持された無機Ｅ
Ｌ素子や、ＬＥＤ素子などの種々の発光素子を用いることができる。

なお、本実施の形態では画素１０２として、２つのトランジスタと１つの容量素子と、
１つの発光素子を組み合わせた構成を例示したが、この構成に限られることなく、様々な
構成を採ることができる。例えばトランジスタの特性変動に対する補正回路などを設ける
構成としてもよい。また、本構成ではｐチャネル型のトランジスタを用いたが、選択トラ
ンジスタ１２１と同様のｎチャネル型のトランジスタのみで構成してもよい。

ここで、バッファ回路１０１を、トランジスタを用いて構成する例について説明する。

図３（Ａ）に、バッファ回路１０１を構成するインバータ（インバータ１３１、インバ
ータ１３３、及びインバータ１１４）として、ｎチャネル型のトランジスタとｐチャネル
型のトランジスタとを組み合わせたＣＭＯＳ回路を適用した例を示す。

ダイオード１１３は、ＰＮ接合ダイオードなどの種々のダイオード特性を示す素子を用
いることができるが、ここではダイオード１１３として、ゲートとソース又はドレインの
一方が電気的に接続されたｎチャネル型のトランジスタを適用している。

このように、バッファ回路１０１をトランジスタで構成することにより、第１の駆動回
路１０３や第２の駆動回路１０４、または画素１０２を構成するトランジスタと同様の構
成を用いることができ、作製工程を共通化できるため好ましい。

また、インバータにＣＭＯＳ回路を適用することにより、インバータのリーク電流を低
減でき、低消費電力なバッファ回路とすることができる。

図３（Ｂ）、及び図３（Ｃ）には、バッファ回路１０１をｎチャネル型のトランジスタ
のみで構成した例を示す。

図３（Ｂ）に示す構成では、インバータとして、２つのｎチャネル型のトランジスタを
組み合わせた構成を適用している。このような構成とすることにより、バッファ回路１０
１の構成を簡略化できるため好ましい。

また、図３（Ｃ）に示す構成では、インバータとして、４つのｎチャネル型のトランジ
スタ、及び一つの容量素子を組み合わせた構成を適用している。このようなインバータの
構成は、出力電位が安定するためこのましい。

このように、単極性のトランジスタのみでバッファ回路を構成することにより、作製工
程を簡略化できるため好ましい。特に、酸化物半導体を半導体層としたトランジスタが適
用された画像表示装置においては、このような構成とすると、同一基板上に同時に画素部
とバッファ回路を形成できるため好ましい。

以上が、表示装置１００の構成例についての説明である。

［動作例］
以下では、表示装置１００の動作の一例について説明する。

ここでは、上述のＣＭＯＳ回路が適用された、図４（Ａ）に示すバッファ回路１０１と
、バッファ回路１０１とゲート線ＧＬを介して電気的に接続された一つの画素１０２を例
に挙げて、その動作について説明する。ここで、図４（Ａ）に示すバッファ回路１０１は
、図３（Ａ）に示したバッファ回路１０１と同様の構成であり、また画素１０２は、図１
（Ｂ）に示した画素１０２と同様の構成である。

図４（Ｂ）は、図４（Ａ）中の選択信号ＩＮ、ノードＮ１、ゲート線ＧＬ、ソース線Ｓ
Ｌ、及びノードＮ２における電位の時間変化を示すタイミングチャートである。

図４（Ｂ）中の期間Ｔ０、期間Ｔ２、及び期間Ｔ４は、選択信号ＩＮとしてローレベル
電位が入力される期間、すなわちゲート線ＧＬが非選択状態である期間である。一方、期
間Ｔ１及び期間Ｔ３は、選択信号ＩＮとしてハイレベル電位が入力される期間、すなわち
ゲート線ＧＬが選択状態である期間である。

まず、非選択状態である期間Ｔ０における動作について、図４（Ｂ）及び図５（Ａ）を
用いて説明する。

期間Ｔ０では、選択信号ＩＮとしてハイレベル電位がインバータ１３３に入力される。
したがって、インバータ１３３の出力に接続されたインバータ１１４及びインバータ１３
１には高電源電位ＶＤＤが入力される。

ここで、ブートストラップ回路１１１内の容量素子１１５の一方の電極の電位、すなわ
ちノードＮ１の電位は、ダイオード１１３を介して入力された高電源電位ＶＤＤに近い電
位となる。より具体的には、高電源電位ＶＤＤよりもダイオード１１３のしきい値電圧分
だけ低い電位となる。

一方、容量素子１１５の他方の電極には、インバータ１１４を介して低電源電位ＶＳＳ
が入力される。

したがって、非選択状態である期間Ｔ０において、容量素子１１５には当該電位差に応
じ充電された状態で保持される。

また期間Ｔ０では、インバータ１３１の出力に接続されるゲート線ＧＬには、低電源電
位ＶＳＳが入力される。したがって、ゲート線ＧＬに接続される各々の画素１０２の選択
トランジスタ１２１はオフ状態となるため、ソース線ＳＬの電位によらず、ノードＮ２の
電位は変化しない。

続いて、期間Ｔ０から選択状態である期間Ｔ１に移行した際の動作について、図４（Ｂ
）及び図５（Ｂ）を用いて説明する。

期間Ｔ１に移行すると、選択信号ＩＮとしてハイレベル電位がインバータ１３３に入力
される。したがって、インバータ１３３の出力に接続されたインバータ１１４及びインバ
ータ１３１には、低電源電位ＶＳＳが入力される。

したがって、インバータ１１４の出力が反転することにより、極めて短い期間で容量素
子１１５の他方の電極の電位が低電源電位ＶＳＳから高電源電位ＶＤＤに変化する。

ここで、期間Ｔ０では容量素子１１５の両電極間に電位差が生じている状態であったた
め、容量素子１１５の他方の電極の電位の上昇に伴い、一方の電極の電位、すなわちノー
ドＮ１の電位が高電源電位ＶＤＤよりも高い電位に上昇する。

したがって、インバータ１３１を介してゲート線ＧＬに出力される電位は、高電源電位
ＶＤＤよりも高い電位となる。

ここで、期間Ｔ１ではソース線ＳＬに入力される書き込み信号として、高電源電位ＶＤ
Ｄと等しい電位が入力されたとする。

選択トランジスタ１２１のゲートには、高電源電位ＶＤＤよりも十分高い電位が入力さ
れるため、極めてオン抵抗が低い状態であり、ソース線ＳＬに入力される電位に極めて近
い電位をノードＮ２に書き込むことができる。また、選択トランジスタ１２１を介してソ
ース線ＳＬから容量素子１４２に流れる電流を大きくできるため、容量素子１４２を充電
する時間、すなわち書き込みに要する時間を極めて短くできる。

続いて、期間Ｔ１から非選択状態である期間Ｔ２に移行する際の動作について説明する
。

期間Ｔ２に移行すると、選択信号ＩＮとして再度ローレベル電位がインバータ１３３に
入力される。インバータ１３３の出力の反転に伴ってインバータ１１４及びインバータ１
３１の出力が反転し、それぞれ低電源電位ＶＳＳが出力される。

ここで、期間Ｔ１において、容量素子１１５に蓄積されていた電荷の一部がゲート線Ｇ
Ｌに流れる電流として失われるため、期間Ｔ２に移行した直後ではノードＮ１の電位が期
間Ｔ１に移行する直前の電位よりも低下した状態となる。

期間Ｔ２に移行した直後から、容量素子１１５の充電が再度開始され、ノードＮ１の電
位が上昇する。ここで、非選択状態である期間Ｔ２では、他のゲート線ＧＬに接続される
画素１０２に対して順を追って書き込み動作が行われている。したがって、ある一つのゲ
ート線ＧＬが選択状態となる期間Ｔ１の長さに比べて、非選択状態である期間Ｔ２の長さ
は十分に長いものとなる。したがってバッファ回路１０１は、この非選択状態である期間
に容量素子１１５の充電を完了しておくことができ、昇圧のための期間を別途設ける必要
が無いため効率的に動作させることができる。

続いて、期間Ｔ２から再度選択状態である期間Ｔ３に移行する。

ここで、期間Ｔ３ではソース線ＳＬに入力される書き込み信号として、低電源電位ＶＳ
Ｓと等しい電位が入力されたとする。

この場合においても、選択トランジスタ１２１のゲートには高電源電位ＶＤＤよりも高
い電位が入力され、そのオン抵抗が低減されているため、選択トランジスタ１２１を介し
てノードＮ２からソース線ＳＬへの放電に要する時間を極めて短くすることができる。

その後、期間Ｔ３から再度非選択状態である期間Ｔ４に移行する。

このようにして、画素１０２に対する書き込み動作が行われる。

以上が表示装置１００の動作例についての説明である。

なお、ここでは表示装置１００の一例として、発光素子を備える表示装置を説明したが
、液晶素子を備える表示装置にも、本実施の形態を適用することができる。図６に液晶素
子を備えた表示装置のための画素１０２の構成例を示す。

図６に示す画素１０２は、選択トランジスタ１２１、容量素子１４５、及び液晶素子１
４６を備える。また、画素１０２にはゲート線ＧＬ、ソース線ＳＬ、及びカソード線ＣＬ
がそれぞれ電気的に接続されている。なおここでは、容量素子１４５、及び液晶素子１４
６を含む構成が、機能素子１２３に相当する。

選択トランジスタ１２１の第２電極は、容量素子１４５の一方の電極、及び液晶素子１
４６の一方の電極と電気的に接続される。また容量素子１４５の他方の電極、及び液晶素
子１４６の他方の電極は、カソード線ＣＬと電気的に接続される。

液晶素子１４６は、一対の電極間に液晶材料が挟持された素子である。

このような液晶素子１４６が適用された画素１０２においても上記と同様に、選択トラ
ンジスタ１２１が選択されオン状態の期間に、ソース線ＳＬから液晶素子１４６の一方の
電極に所定の電位が書き込まれることにより、所定の階調で表示を行うことができる。

なおここで、液晶素子１４６に換えて電気泳動素子やツイストボールなどを用いた場合
においても同様の構成とすることができる。

以上が液晶素子を備える表示装置についての説明である。

このようなバッファ回路１０１を備える半導体装置は、その書き込みを開始するまでの
期間を含め、書き込みに要する期間を極めて短くすることができるため、駆動周波数が高
められた半導体装置とすることができる。また、バッファ回路１０１に接続するゲート線
ＧＬの電位に対して、選択状態の期間でのみ昇圧動作を行い、非選択状態である期間では
昇圧動作を行わないため、消費電力が低減された半導体装置とすることができる。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて
実施することができる。

（実施の形態２）
本発明の一態様は、ＤＲＡＭやＳＲＡＭなどといった種々の記憶装置にも適用すること
ができる。本実施の形態では、本発明の一態様である記憶装置の構成例について、図面を
参照して説明する。

本発明の一態様の記憶装置は、実施の形態１で例示した選択トランジスタを備える画素
を、データを記憶可能なメモリセルに置き換えたものである。以下では、本発明の一態様
の記憶装置に適用可能なメモリセルの構成について説明する。

なお、通例では同様の作用をもたらす配線などの一部の構成要素の呼称が、表示装置と
記憶装置とで異なる場合があるが、ここでは実施の形態１に倣い共通の呼称を用いる。

［構成例１］
本構成例では、ＤＲＡＭ素子を備える記憶装置について説明する。

図７（Ａ）に、ＤＲＡＭ素子が適用されたメモリセル１５１の構成を示す。メモリセル
１５１は、選択トランジスタ１２１と、容量素子１５２を備える。ここで、容量素子１５
２を含む構成が機能素子１２３に相当する。

選択トランジスタ１２１の第２電極は、容量素子１５２の一方の電極と電気的に接続さ
れる。また容量素子１５２の他方の電極は、カソード線ＣＬと電気的に接続される。

メモリセル１５１は、容量素子１５２の一方の電極に選択トランジスタ１２１を介して
書き込まれた電位を保持することにより、情報を記憶することができる。

メモリセル１５１に記憶されたデータを読み出すには、選択トランジスタ１２１をオン
状態としたときの、ソース線ＳＬの電位の変化をセンスアンプ等で検出することによりデ
ータを読み出すことができる。なお、ＤＲＡＭでは読み出しの際に保持されていたデータ
が消失してしまうため、読み出した後に同一または異なるメモリセルに再度データを書き
込むことが好ましい。

また、選択トランジスタ１２１のチャネルが形成される半導体には、単結晶半導体、多
結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては
、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリ
ウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分
な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つ
まり、半導体装置の高速動作が実現される。

この様な構成とすることにより、配線数を低減できるため回路を簡略化することができ
る。さらに、メモリセルもトランジスタと容量素子を一つずつ備えた構成とすることがで
きるため、メモリセルのサイズを縮小することができる。

ここで、選択トランジスタ１２１のチャネルが形成される半導体に酸化物半導体を用い
ることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化
物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソース
とドレイン間のリーク電流（オフ電流）を極めて低いものとすることができる。このため
、消費電力の小さい半導体装置を実現することができる。

また、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚ
ｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）、
ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、
ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））
から選ばれた一種、または複数種が含まれていることが好ましい。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣ
ｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒ
ｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダ
リーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子
移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。

酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成
する方法としては、三つ挙げられる。

一つめは、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行うこ
とで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の
法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処
理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱
処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含ま
れる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に
揃った結晶部を形成する方法である。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

さらに、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物
半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、
脱水化処理（脱水素化処理）によって同時に減少してしまった酸素を酸化物半導体に加え
る、または過剰な酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。ま
た、本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、また
は過酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、電気的にｉ型（真性
）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半
導体膜中には、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度
は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは
１×１０^１１／ｃｍ^３未満、より好ましくは１．４５×１０^１０／ｃｍ^３未満となる。

またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により
酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備え
るトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）で
のオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（
１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下
となる。また、８５℃では、１００ｚＡ／μｍ（１×１０^−１９）Ａ／μｍ）以下、望ま
しくは１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下となる。このように、ｉ型（真性
）化または実質的にｉ型化された酸化物半導体層を用いることで、極めて優れたオフ電流
特性のトランジスタを得ることができる。

このような酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
から、選択トランジスタ１２１をオフ状態とすることで、容量素子１５２に保持される電
位を極めて長時間にわたって保持することが可能である。従って、従来のＤＲＡＭとくら
べて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くするこ
とが可能となる。

以上が、ＤＲＡＭ素子が適用された記憶装置の説明である。

［構成例２］
本構成例では、ＳＲＡＭ素子を備える記憶装置について説明する。

図７（Ｂ）に、ＳＲＡＭ素子が適用されたメモリセル１６１の構成を示す。メモリセル
１６１は、２つの選択トランジスタ（選択トランジスタ１２１ａ、選択トランジスタ１２
１ｂ）と、２つのインバータ（インバータ１６２、インバータ１６３）を備える。また、
メモリセル１６１には、ゲート線ＧＬ、２本のソース線（ソース線ＳＬ１、ソース線ＳＬ
２）アノード線ＡＬ、カソード線ＣＬが電気的に接続される。ここで、２つのインバータ
を含む構成が機能素子１２３に相当する。

選択トランジスタ１２１ａは、ゲートがゲート線ＧＬに電気的に接続し、第１の電極が
ソース線ＳＬ１に電気的に接続し、第２の電極がインバータ１６２の入力端子、及びイン
バータ１６３の出力端子に電気的に接続する。選択トランジスタ１２１ｂは、第２の電極
がソース線ＳＬ２と電気的に接続し、第１の電極がインバータ１６２の出力端子、及びイ
ンバータ１６３の入力端子に接続する。また、インバータ１６２とインバータ１６３のそ
れぞれは、高電位入力端子がアノード線ＡＬに、低電位入力端子がカソード線ＣＬに電気
的に接続する。さらにインバータ１６２とインバータ１６３は、一方の出力端子が他方の
入力端子に接続する、いわゆるインバータループを構成している。

データの書き込みは、ソース線ＳＬ１とソース線ＳＬ２から、これと接続される選択ト
ランジスタ１２１ａ及び選択トランジスタ１２１ｂを介して書き込み信号を入力すること
により行われる。このとき、ソース線ＳＬ１とソース線ＳＬ２からは論理反転した信号が
入力される。

例えば、選択トランジスタ１２１ａ及び選択トランジスタ１２１ｂをオン状態とし、選
択トランジスタ１２１ａを介してソース線ＳＬ１からハイレベル電位を、また選択トラン
ジスタ１２１ｂを介してソース線ＳＬ２からローレベル電位を入力することにより、デー
タが書き込まれる。このとき、インバータ１６２の入力端子に接続されるノードの電位が
ハイレベル電位に推移すると共に、インバータ１６２の出力端子に接続されるノードの電
位がローレベル電位に推移する。この状態が保持されることにより、データを記憶するこ
とができる。

またデータの読み出しは、ソース線ＳＬ１及びソース線ＳＬ２の他方に、これらと接続
される選択トランジスタ１２１ａ又は選択トランジスタ１２１ｂを介して出力される電位
を検出することにより行われる。

例えば、選択トランジスタ１２１ａ及び選択トランジスタ１２１ｂをオン状態としたと
きに、選択トランジスタ１２１ａを介してソース線ＳＬ１に出力される電位と、選択トラ
ンジスタ１２１ｂを介してソース線ＳＬ２に出力される電位を検出することにより、デー
タが読み出される。

このような構成とすることにより、メモリセル内に容量素子を用いないため、書込み、
読出し動作を極めて高速で行うことが可能となる。

以上が、ＳＲＡＭ素子が適用された記憶装置の説明である。

［構成例３］
本構成例では、上記構成例とは異なる構成の記憶装置について説明する。

図８（Ａ）には、本構成例で例示するメモリセル１７１の構成を示す。メモリセル１７
１は、選択トランジスタ１２１、容量素子１７２、及びトランジスタ１７３を備える。ま
たメモリセル１７１には、ゲート線ＧＬ、ソース線ＳＬ、カソード線ＣＬに加え、読み出
しデータを出力するデータ線ＤＬ、及び読み出すメモリセルを選択するための読み出し線
ＲＬを有する。ここで、容量素子１７２及びトランジスタ１７３を含む構成が機能素子１
２３に相当する。

選択トランジスタ１２１は、ゲートがゲート線ＧＬに電気的に接続し、第１の電極がソ
ース線ＳＬと電気的に接続し、第２の電極が容量素子１７２の一方の電極、及びトランジ
スタ１７３のゲートに電気的に接続する。また、容量素子１７２は、他方の電極が読み出
し線ＲＬに電気的に接続する。また、トランジスタ１７３は、第１の電極がカソード線Ｃ
Ｌと電気的に接続し、第２の電極がデータ線ＤＬと電気的に接続する。

データの書き込みは、ソース線ＳＬから、選択トランジスタ１２１を介して容量素子１
７２の第１の電極に接続されるノードに電位を入力することにより行われる。

データの読み出しは、データ線ＤＬの電位をセンスアンプなどにより検出することによ
り行われる。例えば、読み出し動作を行う前に、データ線ＤＬの電位をハイレベル電位に
プリチャージしておくことが好ましい。ここで、上記ノードにハイレベル電位が書き込ま
れている場合には、トランジスタ１７３がオン状態となり、カソード線ＣＬの電位に近い
電位がデータ線ＤＬに出力される。一方、上記ノードにローレベル電位が書き込まれてい
る場合には、トランジスタ１７３がオフ状態となるため、データ線ＤＬの電位はハイレベ
ル電位のまま変化しない。

ここで、一つのデータ線ＤＬに接続された複数のメモリセル１７１のうち、読み出しを
行わないメモリセル１７１では、読み出し線ＲＬにローレベル電位よりもさらに低い電位
（例えば負の電源電位）を与える。したがって、読み出しを行わないメモリセル１７１で
は、容量素子１７２の第１の電極に接続されるノードに書き込まれた電位によらず、常に
トランジスタ１７３がオフ状態となる。そのため読み出しを行わないメモリセル１７１は
非選択状態となるため、目的のメモリセルのみのデータを読み出すことができる。

ここで、図８（Ｂ）に示すように、トランジスタ１７３としてｐチャネル型のトランジ
スタを用いる構成とすると、負の電源電位を用いることなく読み出しを行うことができる
。

図８に示すメモリセル１８１は、トランジスタ１７３に換えてｐチャネル型のトランジ
スタ１８３が適用されている点、またカソード線ＣＬに換えてアノード線ＡＬを用いてい
る点で、上記メモリセル１７１の構成と相違している。

データの読み出しは、まず読み出し動作を行う前にデータ線ＤＬの電位をローレベル電
位としておく。容量素子１７２の第１の電極に接続されるノードに、ハイレベル電位が書
き込まれている場合には、トランジスタ１８３がオフ状態となり、データ線ＤＬの電位は
ローレベル電位のまま変化しない。一方、当該ノードにローレベル電位が書き込まれてい
る場合には、トランジスタ１８３がオン状態となり、アノード線ＡＬの電位に近い電位が
データ線ＤＬに出力される。

一方、読み出しを行わない他のメモリセル１８１においては、読み出し線ＲＬにハイレ
ベル電位を与える。したがって、上記ノードに書き込まれた電位によらず、常にトランジ
スタ１８３がオフ状態となるため、当該メモリセル１８１を非選択状態とすることができ
る。

このような構成とすることにより、電源電位を増やすことがないため、回路構成を簡略
化できる。

ここで、選択トランジスタ１２１として、構成例１で例示したような極めてオフ電流が
低減されたトランジスタを用いることができる。したがって、データの保持期間を極めて
長くできるため、不揮発性の記憶装置として用いることができる。

以上が本構成例で例示する記憶装置についての説明である。

本実施の形態で例示した記憶装置には、実施の形態１で例示したバッファ回路が適用さ
れている。したがって、選択トランジスタのオン抵抗を低く抑えることができるため、書
き込みに要する時間が低減され、且つ書き込まれる電位の損失を抑制することができる。
さらに、その書き込みを開始するまでの期間を含め、書き込みに要する期間を極めて短く
でき、駆動周波数が高められた半導体装置とすることができる。また、バッファ回路に接
続するゲート線ＧＬの電位に対して、選択状態の期間でのみ昇圧動作を行い、非選択状態
である期間では昇圧動作を行わないため、消費電力が低減された半導体装置とすることが
できる。

（実施の形態３）
上記実施の形態で例示した表示装置や記憶装置は、様々な電子機器に適用することがで
きる。本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する
場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（
携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置など
も含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（
テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適
用する場合について説明する。

図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で
、且つ高速動作が実現されたノート型のパーソナルコンピュータが実現される。

図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、イ
ンターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を
操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示
す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された携
帯情報端末が実現される。

図９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている
。そのため、低消費電力で、且つ高速動作が実現された電子書籍が実現される。

図９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図９（Ｄ）のように展開してい
る状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また
、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポイン
ティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている
。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロッ
ト７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４
０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられてい
る。そのため、低消費電力で、且つ高速動作が実現された携帯電話機が実現される。

図９（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費
電力で、且つ高速動作が実現されたデジタルカメラが実現される。

図９（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、低消
費電力で、且つ高速動作が実現されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置
が搭載されている。このため、低消費電力で、且つ高速動作が実現された電子機器が実現
される。また、電源回路や配線数を低減できるため、小型化された電子機器が実現される
。さらに、バッテリーによって電力が供給される形態とする場合には特に、駆動期間を延
長できるために好ましい。

本実施例では、本発明の一態様の半導体装置について、その入出力特性について計算し
た結果について示す。

［回路構成］
まず、計算に用いた回路の構成について図１０を用いて説明する。図１０に本実施例で
用いた回路構成を示す。

回路は、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３、トランジス
タ２１１、トランジスタ２１２、トランジスタ２１３、トランジスタ２１４、容量素子２
２１、容量素子２２２を有する。また回路は、入力信号ＩＮが与えられる端子２３１、高
電源電位ＶＤＤが入力される端子２３２、及び低電源電位ＶＳＳが入力される端子２３３
を有する。

ここで、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３はｐチャネル
型のトランジスタであり、トランジスタ２１１、トランジスタ２１２、トランジスタ２１
３、トランジスタ２１４はｎチャネル型のトランジスタである。

トランジスタ２０１は、ゲートが端子２３１及びトランジスタ２１１のゲートと接続し
、第１電極が端子２３２と接続し、第２電極がトランジスタ２１１の第１電極、並びにト
ランジスタ２０２、トランジスタ２１２、トランジスタ２０３、トランジスタ２１３の各
々のゲートと接続する。トランジスタ２０２は、第１電極が端子２３２と接続し、第２電
極がトランジスタ２１２の第１電極、容量素子２２１の他方の電極と接続する。トランジ
スタ２０３は、第１電極がトランジスタ２１４の第２電極、容量素子２２１の一方の電極
と接続し、第２電極がトランジスタ２１３の第１電極、及び容量素子２２２の一方の電極
と接続する。トランジスタ２１１は、第２電極が端子２３３に接続する。トランジスタ２
１２は、第２電極が端子２３３に接続する。トランジスタ２１３は、第２電極が端子２３
３に接続する。トランジスタ２１４は、ゲート及び第１電極が端子２３２に接続する。容
量素子２２２は、他方の電極が端子２３３に接続する。

ここで、本実施例の計算に用いたトランジスタ特性には、ガラス基板上に転写した単結
晶シリコン膜を半導体層に用いた薄膜トランジスタを作製し、その実測から見積もったト
ランジスタの各種特性値を用いた。

トランジスタのしきい値電圧としては、ｎチャネル型のトランジスタのしきい値電圧を
０．４５Ｖとし、ｐチャネル型のトランジスタのしきい値電圧を−０．８２Ｖとして計算
を行った。

また、トランジスタのサイズ（Ｗ／Ｌ：チャネル長（Ｌ）に対するチャネル幅（Ｗ）の
比）としては、ｐチャネル型のトランジスタでは、トランジスタ２０１を基準としたとき
に、トランジスタ２０２はその１／８のサイズとし、トランジスタ２０３はその２倍のサ
イズとした。一方、ｎチャネル型のトランジスタでは、トランジスタ２１１を基準とした
ときに、トランジスタ２１２及びトランジスタ２１４はその１／８のサイズとし、トラン
ジスタ２１３はその２倍のサイズとした。

また、回路内の容量素子の容量の大きさとしては、容量素子２２１は６．０ｐＦとし、
容量素子２２２は３．０ｐＦとした。

また、回路に入力する電位として、高電源電位ＶＤＤを３Ｖとし、低電源電位ＶＳＳを
０Ｖとした。また、入力信号ＩＮとしては、ハイレベル電位が３Ｖ、ローレベル電位が０
Ｖであるパルス信号を用いた。

［入出力特性］
続いて、図１０に示す回路を用いて計算した入出力特性について説明する。本実施例で
は、端子２３１にパルス幅が１１．５４μｓｅｃ．であるパルス信号を入力したときの、
トランジスタ２０３の第１電極が接続されるノード（ノードＮ１）と、トランジスタ２０
３の第２電極が接続されるノード（ノードＮ２、ゲート線ＧＬに相当）における電位の時
間変化について計算を行った。

図１１（Ａ）は、端子２３１に入力した入力信号ＩＮの電位の時間変化である。入力信
号ＩＮは、１０μｓｅｃ．から２１．５４μｓｅｃ．の間で３Ｖの電位が維持されている
。

図１１（Ｂ）は、ノードＮ１の電位の時間推移である。ノードＮ１の電位は、入力信号
ＩＮが立ち上がる直前まで、約２．９Ｖの電位が保持されている。また入力信号ＩＮの立
ち上がりと共に、急速に約４．０Ｖまで電位が上昇し、保持されている。

図１１（Ｃ）は、ノードＮ２の電位の時間推移である。ノードＮ２の電位は、入力信号
ＩＮの立ち上がりと共に急速に０Ｖから約４．０Ｖまで電位が上昇し、保持されている。

図１２（Ａ）〜（Ｃ）は、それぞれ図１１（Ａ）〜（Ｃ）における横軸を拡大した図で
ある。

入力信号ＩＮの立ち上がりに応じて、ノードＮ１、及びノードＮ２の電位はいずれも、
約０．１μｓｅｃ．程度の極めて短い時間で到達電位まで上昇することが分かった。

以上の結果から、本発明の一態様の半導体装置は、入力信号が入力された後に極めて短
い時間でゲート線ＧＬの電位を高電源電位ＶＤＤよりも高い電位に上昇させ、且つこれを
維持できることが分かった。したがって、本発明の一態様の半導体装置を用いることによ
り、低消費電力で、且つ電源電位を増やすことなく高速に書き込み可能な半導体装置を実
現できる。

本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することが
できる。

１００表示装置
１０１バッファ回路
１０２画素
１０３第１の駆動回路
１０４第２の駆動回路
１１１ブートストラップ回路
１１３ダイオード
１１４インバータ
１１５容量素子
１２１選択トランジスタ
１２３機能素子
１３１インバータ
１３３インバータ
１３５インバータ
１４１発光素子
１４２容量素子
１４３トランジスタ
１４５容量素子
１４６液晶素子
１５１メモリセル
１５２容量素子
１６１メモリセル
１６２インバータ
１６３インバータ
１７１メモリセル
１７２容量素子
１７３トランジスタ
１８１メモリセル
１８３トランジスタ
２０１トランジスタ
２０２トランジスタ
２０３トランジスタ
２１１トランジスタ
２１２トランジスタ
２１３トランジスタ
２１４トランジスタ
２２１容量素子
２２２容量素子
２３１端子
２３２端子
２３３端子
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５インターフェイス
７２０電子書籍
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４６ポインティングデバイス
７４７カメラ用レンズ
７４８外部接続端子
７４９太陽電池セル
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７０テレビジョン装置
７７１筐体
７７３表示部
７７５スタンド
７８０リモコン操作機

Claims

メモリセルと、駆動回路と、バッファ回路と、を有し、
前記メモリセルは、第１及び第２のトランジスタと、第１の容量素子と、を有し、
前記バッファ回路は、第３乃至第９のトランジスタと、第２の容量素子と、を有し、
前記第３のトランジスタのゲートは、第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのゲートは、前記駆動回路の出力端子に電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第１の電極に電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第１の電極に電気的に接続され、
前記第７のトランジスタのゲートは、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の電極に電気的に接続され、
前記第８のトランジスタのゲートは、前記第２の容量素子の第２の電極に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第２の容量素子の第２の電極に電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、

前記第９のトランジスタのゲートは、前記第６のトランジスタのゲートに電気的に接続され、
前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線に電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第１のトランジスタのゲートは、前記第３の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第４の配線に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第１の電極に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第１の配線は、第１の電源電位を前記バッファ回路に供給する機能を有し、
前記第２の配線は、前記第１の電源電位よりも低い第２の電源電位を前記バッファ回路に供給する機能を有し、
前記第４の配線は、データを前記メモリセルに供給する機能を有し、
前記第１乃至第９のトランジスタは、半導体層にチャネルが形成され、
前記半導体層は、酸化物半導体を含み、
前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを含み、
前記メモリセルと、前記バッファ回路とは、同一の基板上に位置する記憶装置。
前記半導体層は、水分又は水素を除去した後に、酸素を供給することで酸素欠損を低減する工程を経て形成されたものである、請求項１に記載の記憶装置の作製方法。
前記半導体層は、結晶部を有し、
前記結晶部は、前記基板に対して垂直な方向に沿うようにｃ軸を有する、請求項１に記載の記憶装置の作製方法。