JP2002117670A - 半導体記憶装置 - Google Patents

半導体記憶装置

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洋一 飛田
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Abstract

(57)【要約】 【課題】 リフレッシュと通常アクセスとが競合して
も、アクセス時間が増大することのない半導体記憶装置
を提供する。 【解決手段】 正規ビット線（ＢＬ，／ＢＬ）とリフレ
ッシュビット線（ＲＢＬ，／ＲＢＬ）それぞれに列選択
ゲート（ＣＳＧ，ＲＣＳＧ）を設ける。リフレッシュ要
求とデータアクセス指示が同一行に対して行なわれると
き、リフレッシュおよびデータアクセスのいずれが早く
指示されたかを判断し、その判断結果にしたがって、正
規ビット線対およびリフレッシュビット線対の一方を内
部データ線（ＩＯＬ，／ＩＯＬ）に接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、低消費電流で高速動作する大記憶容量の
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の１つとして、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）が知ら
れている。このＤＲＡＭは、キャパシタに電荷の形態で
情報を記憶し、このキャパシタの蓄積電荷をアクセスト
ランジスタを介して対応のビット線に読出した後、セン
スアンプ回路で増幅してデータを読出す。
【０００３】このようなＤＲＡＭにおいては、メモリセ
ルは、１トランジスタ／１キャパシタで構成されるた
め、その占有面積が小さく、大記憶容量のメモリを、小
占有面積で実現することができる。
【０００４】一方、近年の半導体記憶装置の高速動作、
消費電流の低減および処理システムの小型化などの目的
のために、この半導体記憶装置の素子の微細化が行われ
る。この素子の微細化に従ってメモリセルキャパシタの
面積も小さくなり、応じて容量値が小さくなる。メモリ
セルキャパシタの容量値が小さくなると、キャパシタに
対し同一電圧レベルのデータを書込んでも、保持電荷量
が低減される。このような保持電荷量の低減を補償する
ために、周期的にリフレッシュ動作が実行される。この
リフレッシュ動作において、メモリセルキャパシタに格
納されたデータをビット線に読出した後センスアンプで
増幅し、この増幅データを元のキャパシタに再書込す
る。
【０００５】したがって、微細化された素子において、
データ保持特性が劣化した場合、このようなデータ保持
特性の劣化を補償するためには、リフレッシュ周期を短
くする必要がある。しかしながら、リフレッシュ周期を
短くした場合、リフレッシュ動作の間、外部の処理装置
はこのＤＲＡＭにアクセスすることができず、処理シス
テムの性能が低下する。
【０００６】また、リフレッシュ間隔が短くなった場
合、リフレッシュ動作のための消費電流が増加する。特
に、バッテリ駆動型携帯機器などのデータ保持モード
（たとえばスリープモード）において要求される低スタ
ンバイ電流条件を満たすことができず、このような低消
費電流が要求されるバッテリ駆動型の携帯機器などの用
途に適用することができなくなる。
【０００７】このようなＤＲＡＭのリフレッシュの問題
を解消する方法の１つとして、ＤＲＡＭをＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）のように動
作させる擬似ＳＲＡＭ（ＰＳＲＡＭ）が知られている。
このＰＳＲＡＭにおいては、メモリアクセスサイクルの
１つのサイクル内で、通常のデータの書込／読出を行な
うサイクルとリフレッシュを行なうリフレッシュサイク
ルとが連続して行われる。１つのアクセスサイクル時に
リフレッシュが実行されるため、外部アクセスに対しリ
フレッシュを隠すことができ、ＤＲＡＭを見かけ上ＳＲ
ＡＭとして動作させることができる。
【０００８】しかしながら、ＰＳＲＡＭの場合、１アク
セスサイクル内で２つのサイクルを実行する必要があ
り、サイクル時間を短くすることができなくなるという
問題が生じる。特に、現在の０．１８μｍレベルの製造
技術においては、ＳＲＡＭに必要とされる７０から８０
ナノ秒（ｎｓ）の動作サイクルを実現することは困難で
ある。
【０００９】このようなリフレッシュを、外部アクセス
と独立に行なうための構成が、たとえば特開平２−２１
４８８号公報、特開昭６１−１１９９３号公報および特
開昭５５−１５３１９４号公報などに示されている。
【００１０】図５０は、従来のダイナミック型半導体記
憶装置のアレイ部の構成を概略的に示す図である。図５
０において、メモリセルＭＣの各行に対応して正規ワー
ド線ＷＬおよびリフレッシュワード線ＲＷＬが配置され
る。図５０においては、２行の正規ワード線ＷＬ０およ
びＷＬ１と、２行のリフレッシュワード線ＲＷＬ０およ
びＲＷＬ１を示し、または２つのメモリセルＭＣ０およ
びＭＣ１を代表的に示す。これらのメモリセル列に対応
して正規ビット線ＢＬおよび／ＢＬと、リフレッシュビ
ット線ＲＢＬおよび／ＲＢＬが配置される。
【００１１】メモリセルＭＣ（ＭＣ０，ＭＣ１）は、デ
ータアクセス用のトランジスタＴｒ１と、リフレッシュ
用のアクセストランジスタＴｒ２と、情報を記憶するキ
ャパシタＣを含む。このキャパシタＣの主電極ノード
（ストレージノード）ＳＮが、アクセストランジスタＴ
ｒ１およびＴｒ２に共通に結合される。メモリセルＭＣ
０においては、アクセストランジスタＴｒ１が正規ワー
ド線ＷＬ０上の信号に応答してストレージノードＳＮを
正規ビット線ＢＬに結合し、リフレッシュアクセストラ
ンジスタＴｒ２がリフレッシュワード線ＲＷＬ０の信号
に応答してストレージノードＳＮをリフレッシュビット
線ＲＢＬに接続する。
【００１２】メモリセルＭＣ１においては、通常アクセ
ストランジスタＴｒ１が、正規ワード線ＷＬ１上の信号
に応答してストレージノードＳＮをビット線／ＢＬに結
合し、リフレッシュ用のアクセストランジスタＴｒ２
が、リフレッシュワード線ＲＷＬ１上の信号に応答して
ストレージノードＳＮを、リフレッシュビット線／ＲＢ
Ｌに結合する。
【００１３】リフレッシュビット線ＲＢＬおよび／ＲＢ
Ｌに対しては、リフレッシュセンスアンプ活性化信号φ
ＲＳに応答して活性化されるリフレッシュセンスアンプ
ＲＳＡが配置され、正規ビット線ＢＬおよび／ＢＬに
は、センスアンプ活性化信号φＳの活性化に応答して活
性化されるセンスアンプＳＡが接続される。正規ビット
線ＢＬおよび／ＢＬは、列選択信号Ｙに応答する列選択
ゲートＣＳＧを介して内部データ線対ＩＯＰに結合され
る。
【００１４】この図５０に示す構成において、通常のデ
ータアクセス時においては、正規ワード線ＷＬ（ＷＬ
０，ＷＬ１）を選択状態へ駆動する。この場合には、メ
モリセルＭＣ（ＭＣ０，ＭＣ１）の記憶データがビット
線ＢＬまたは／ＢＬに読出される。次いでこの正規ビッ
ト線ＢＬおよび／ＢＬ上に読出されたデータを（正規）
センスアンプＳＡで差動増幅する。この後、列選択信号
Ｙにより、列選択ゲートＣＳＧを導通状態として、正規
ビット線ＢＬおよび／ＢＬを内部データ線対ＩＯＰに結
合し、データの書込／読出が実行される。
【００１５】このデータアクセス動作と非同期でリフレ
ッシュワード線ＲＷＬ（ＲＷＬ０，ＲＷＬ１）を選択状
態へ駆動する。この場合、メモリセルＭＣ（ＭＣ０，Ｍ
Ｃ１）の記憶データが、リフレッシュビット線ＲＢＬお
よび／ＲＢＬに読出され、リフレッシュセンスアンプＲ
ＳＡによりメモリセルデータが差動増幅されてラッチさ
れ、再びこの元のメモリセルに再書込される。
【００１６】したがって、リフレッシュ動作を、データ
アクセス動作と非同期で内部で実行することができ、応
じて外部に対しては、この半導体記憶装置内のリフレッ
シュ動作を隠すことができ、内部でのリフレッシュ周期
にかかわらず、この半導体記憶装置へアクセスすること
ができる。
【００１７】
【発明が解決しようとする課題】図５０に示すように、
データアクセスを行なうための正規ビット線対ＢＬおよ
び／ＢＬとリフレッシュを行なうためのリフレッシュビ
ット線ＲＢＬおよび／ＲＢＬを別々に設けることによ
り、データアクセスとリフレッシュとを非同期で行なう
ことができる。
【００１８】しかしながら、この同一のメモリセルに対
しセンス動作前に、リフレッシュおよびデータアクセス
が同時に行なわれた場合、以下の問題が生じる。すなわ
ち、たとえば正規ワード線ＷＬ０およびリフレッシュワ
ード線ＲＷＬ０が同時に選択状態へ駆動された場合、ア
クセストランジスタＴｒ１およびＴｒ２により、キャパ
シタＣが、ビット線ＢＬおよびＲＢＬに結合される。こ
れらのビット線ＢＬおよびＲＢＬは、ほぼ同じ寄生容量
を有している。したがって、このキャパシタＣに蓄積さ
れた電荷が、ビット線ＢＬおよびＲＢＬに分散して伝達
される。すなわち、ビット線ＢＬの電圧変化は、この場
合、１／２倍となる。センスアンプＳＡは、図５１に示
すように、ビット線ＢＬおよび／ＢＬの電圧差（読出電
圧）ΔＶを増幅している。したがって、このセンスアン
プＳＡが動作する前に、キャパシタＣがビット線ＢＬお
よびＲＢＬに接続された場合、図５１において破線で示
すように、読出電圧は、ΔＶ／２となる。したがって、
センスアンプＳＡの動作マージンが小さくなり、正確な
データの増幅を行なうことができなくなるという問題が
生じる。
【００１９】また、センスアンプＳＡおよびＲＳＡが同
時に活性化される場合、これらのセンスアンプＳＡおよ
びＲＳＡは、メモリセルＭＣ０のアクセストランジスタ
Ｔｒ１およびＴｒ２を介して共通に結合されるため、こ
れらのセンスアンプＳＡおよびＲＳＡの動作特性に応じ
て、逆方向に、メモリセルデータの読出が行なわれた場
合（読出電圧が小さいため）、データの誤読出が生じ
る。
【００２０】このようなデータアクセス動作とリフレッ
シュ動作の競合を防止するために、特開平２−２１４８
８号公報においては、データアクセス時において、リフ
レッシュ動作を停止させる構成が示されている。すなわ
ち、図５２に示すように、正規ワード線ＷＬが選択され
ると、正規ビット線ＢＬおよび／ＢＬのセンス動作が完
了するまでの期間、リフレッシュイネーブル信号／ＲＥ
Ｎを非活性状態として、この間リフレッシュ動作を禁止
している。
【００２１】したがって、この場合、データアクセスが
リフレッシュよりも先に行われる場合には、データの競
合を防止して、データアクセスを行なうことができる。
しかしながら、リフレッシュが先に行なわれたときにデ
ータアクセスが続いて行われる場合については、この先
行技術は何ら考慮していない。したがって、この場合、
リフレッシュが先に行なわれ、データアクセスが続いて
行われる場合、データの競合を回避することができず、
読出電圧が小さくなり、正確なデータの読出およびリフ
レッシュを行なうことができなくなるという問題が生じ
る。
【００２２】それゆえ、この発明の目的は、サイクル時
間をデータ保持特性を低下させることなく短縮すること
のできる半導体記憶装置を提供することである。
【００２３】この発明の他の目的は、リフレッシュおよ
び正規行選択が同時に行われる場合においても、正確に
アクセス時間を増大させることなくデータのアクセスを
行なうことのできる半導体記憶装置を提供することであ
る。
【００２４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、メ
モリセルの列に対応して配置され、各々に対応の列のメ
モリセルが接続されかつ各々が第１の正規ビット線と第
２の正規ビット線とを有する複数の正規ビット線対と、
メモリセルの列に対応して配置され、各々に対応の列の
メモリセルが接続されかつ各々が第１のリフレッシュビ
ット線と第２のリフレッシュビット線対と備える。これ
ら複数のメモリセルの各々は、対応の正規ビット線対の
第１および第２の正規ビット線の一方と記憶ノードの間
に配置される第１のトランジスタと、記憶ノードと対応
の列の第１および第２のリフレッシュビット線の一方と
の間に接続される第２のトランジスタとを含む。
【００２５】この発明に係る半導体記憶装置は、さら
に、メモリセルの行に対応して配置され、各々に対応の
行のメモリセルの第１のトランジスタが接続する複数の
正規ワード線と、メモリセルの行に対応して配置され、
各々に対応の行のメモリセルの第２のトランジスタが接
続される複数のリフレッシュワード線と、リフレッシュ
アドレスに従って複数のリフレッシュワード線のアドレ
ス指定されたリフレッシュワード線を選択するためのリ
フレッシュ行選択回路と、外部アドレスに従って、複数
の正規ワード線からアドレス指定された正規ワード線を
選択するための正規行選択回路と、リフレッシュアドレ
スと外部アドレスとの一致／不一致を判定するための判
定回路と、リフレッシュ要求信号とメモリセル選択サイ
クル開始指示信号の活性化タイミングを比較するための
比較回路と、判定回路が一致を検出しかつ比較回路がリ
フレッシュ要求信号の活性化が早いことを示すとき、リ
フレッシュビット線対を介してデータのアクセスをする
ためのアクセス手段を含む。
【００２６】このアクセス手段は、好ましくは、複数の
リフレッシュビット線対に対応して設けられ、各々が導
通時対応のリフレッシュビット線対を内部データバスに
結合するための複数のリフレッシュ列選択ゲートと、複
数の正規ビット線対に対応して設けられ、各々が導通時
対応の正規ビット線対を内部データバスに結合するため
の複数の正規列選択ゲートと、判定回路からの一致検出
信号と比較回路からのリフレッシュ要求信号の活性化が
早いことの指示とに応答して、列アドレスに従って生成
された列選択信号をリフレッシュ列選択ゲートへ与える
列選択回路とを含む。
【００２７】好ましくは、メモリセル選択サイクル開始
指示信号は、外部から与えられるメモリセル選択指示信
号である。
【００２８】また、これに代えて、好ましくは、メモリ
セル選択サイクル開始指示信号は、外部アドレスの変化
により与えられる。
【００２９】また、好ましくは、このアドレスの変化を
検出し、該変化に応答してメモリセル選択サイクル開始
指示信号を発生するアドレス変化検出回路が設けられ
る。
【００３０】検出回路は、好ましくは、アドレス変化に
応答して所定時間活性化されて正規行選択回路を非活性
化するためのリセット信号をメモリセル選択サイクル開
始指示信号として発生し、かつリセット信号の非活性化
後メモリセル選択指示信号を活性化して正規行選択回路
を活性化する。
【００３１】また、好ましくは、さらに、リフレッシュ
要求信号とメモリセル選択サイクル開始指示信号とに応
答して、リフレッシュ行選択回路と正規行選択回路の行
選択動作を仲裁するための仲裁回路が設けられる。
【００３２】この仲裁回路は、好ましくは、メモリセル
選択サイクル開始指示信号とリフレッシュ要求信号とを
受け、該受けたリフレッシュ要求信号がメモリセル選択
サイクル開始指示信号よりも早いタイミングで活性化さ
れたとき、リフレッシュ行選択回路を活性化し、次いで
所定時間経過後正規行選択回路を活性化する。
【００３３】また、好ましくは、複数のリフレッシュビ
ット線対に対応して、活性化時対応のリフレッシュビッ
ト線対の電圧を差動増幅する複数のリフレッシュセンス
アンプが設けられる。仲裁回路は、好ましくは、このリ
フレッシュ要求信号の活性化が早いとき、リフレッシュ
センスアンプの活性化に応答して正規行選択回路を活性
化する。
【００３４】また、好ましくは、さらに、活性化時正規
行選択回路を活性化するための正規行選択回路と、活性
化時リフレッシュ行選択回路を活性化するためのリフレ
ッシュ行選択制御回路と、メモリセル選択サイクル開始
指示信号とリフレッシュ要求信号に対応するリフレッシ
ュ指示信号とに応答して正規行選択制御回路およびリフ
レッシュ行選択制御回路を選択的に活性化するための裁
定回路が設けられる。この裁定回路は、メモリセル選択
サイクル開始指示信号とリフレッシュ指示信号のうち早
いタイミングで活性化された信号に対応する行選択制御
回路に対する選択動作指示信号を活性化し、他方の行選
択制御回路に対する選択動作指示信号を非活性状態に維
持する。
【００３５】この場合、好ましくは、複数の正規ビット
線対に対応して配置され、活性化時対応の正規ビット線
対の電圧を差動増幅する複数の正規センスアンプと、複
数のリフレッシュビット線対に対応して配置され、活性
化時対応のリフレッシュビット線対の電圧を差動増幅す
る複数のリフレッシュセンスアンプとが設けられる。行
選択制御回路は、裁定回路からの正規行選択動作指示信
号とメモリセル選択開始指示信号の活性化またはリフレ
ッシュ行選択制御回路からのリフレッシュセンスアンプ
活性化信号の活性化に応答して正規行選択回路を活性化
する。メモリセル選択指示信号は、メモリセル選択サイ
クル開始指示信号の活性化に応答して活性化される信号
およびメモリセル選択サイクル開始指示信号に対応する
信号のいずれかの信号である。
【００３６】また、好ましくは、リフレッシュ行選択制
御回路は、裁定回路からのリフレッシュ行選択動作指示
信号とリフレッシュ指示信号の活性化またはリフレッシ
ュ指示信号と正規行選択制御回路からの正規センスアン
プ活性化信号の活性化に応答してリフレッシュ行選択回
路を活性化する。このリフレッシュ指示信号は、リフレ
ッシュ要求信号に応答して活性化される。
【００３７】また、好ましくは、第１および第２の正規
ビット線は行方向に整列して配置され、かつ第１および
第２のリフレッシュビット線は行方向に整列して配置さ
れる。
【００３８】また、これに代えて、好ましくは、正規ビ
ット線対の第１および第２の正規ビット線は列方向に整
列して配置され、かつ各リフレッシュビット線対の第１
および第２のリフレッシュビット線は、列方向に整列し
て配置される。
【００３９】この構成において、さらに、好ましくは、
複数の正規ビット線対に対応して配置され、かつ対応の
正規ビット線対の第１および第２の正規ビット線の間に
配置され、活性化時対応の正規ビット線対の電圧を差動
増幅する複数の正規センスアンプと、複数のリフレッシ
ュビット線対に対応して配置され、かつ対応のリフレッ
シュビット線対の第１および第２のリフレッシュビット
線の間に配置され、活性化時対応のリフレッシュビット
線対の電圧を差動増幅する複数のリフレッシュセンスア
ンプが設けられる。リフレッシュセンスアンプと正規セ
ンスアンプは、リフレッシュビット線対および正規ビッ
ト線対に関して対向して配置される。
【００４０】また、これに代えて、好ましくは、第１の
正規ビット線と第１のリフレッシュビット線とは行方向
に交互に配列され、かつ第２の正規ビット線と第２のリ
フレッシュビット線とは行方向に沿って交互に配置され
る。
【００４１】この構成において、複数のメモリセルはキ
ャパシタと定電圧源との電気的接続のためのコンタクト
が行方向に整列して配置される。メモリセルの各々は、
正規ビット線と電気的接続をとるための第１のコンタク
トと対応のリフレッシュビット線との電気的接続をとる
ためのリフレッシュコンタクトがキャパシタコンタクト
に関して対向して配置される。またキャパシタは、記憶
ノードと定電圧源との間に並列に接続される第１および
第２の容量素子を含む。これら第１および第２の容量素
子は、記憶ノードを介して第１および第２のトランジス
タに電気的に接続される。
【００４２】また、好ましくは、これら第１および第２
のトランジスタは、記憶ノードを介して電気的に接続さ
れる。
【００４３】また、好ましくは、複数のメモリセルは、
正規ワード線の選択時、この選択正規ワード線と交差す
る第１および第２の正規ビット線にメモリセルデータが
読出され、リフレッシュワード線の選択時、選択リフレ
ッシュワード線と交差する第１および第２のリフレッシ
ュビット線にメモリセルデータが読出されるように配置
される。
【００４４】また、好ましくは、各メモリセルにおい
て、第１および第２のトランジスタは不純物領域を介し
て相互接続される。
【００４５】好ましくは、リフレッシュビット線と正規
ビット線とは異なる配線層に形成される。
【００４６】また、好ましくは、第１の正規ビット線お
よび第２のリフレッシュビット線と第２の正規ビット線
および第２のリフレッシュビット線とは対応のメモリセ
ルを形成する活性領域に関して対向して配置される。
【００４７】また、好ましくは、リフレッシュビット線
対の間に正規ビット線が配置されかつ正規ビット線対の
間にリフレッシュビット線が配置されるように、正規ビ
ット線とリフレッシュビット線とは交互に配置される。
【００４８】また、好ましくは、正規ビット線対および
リフレッシュビット線対の一方が、対応のメモリセルを
形成する活性領域の外部領域上に配置され、かつ他方
は、該対応のメモリセルを形成する活性領域上に配置さ
れる。
【００４９】また、これに代えて好ましくは、正規ビッ
ト線対およびリフレッシュビット線対は、対応のメモリ
セルを形成する活性領域の外部領域上に配置され、第１
および第２の正規ビット線と第１および第２のリフレッ
シュビット線とは、正規ビット線対の間にリフレッシュ
ビット線が配置されかつリフレッシュビット線対の間に
正規ビット線が配置されるように交互に配置される。
【００５０】また、好ましくは、第１および第２のトラ
ンジスタは、記憶ノードに接続する不純物領域を共有す
る。キャパシタは、この不純物領域に接続するストレー
ジ電極ノードを有する第１の容量素子と、この第１の容
量素子と不純物領域を介して接続されかつ第１の容量素
子と別に形成されるストレージ電極ノードを有する第２
の容量素子とを含む。
【００５１】また、好ましくは、この構成において、第
１および第２の容量素子のストレージ電極ノードを接続
する導電層がさらに設けられる。
【００５２】また、これに代えて好ましくは、キャパシ
タは、第１のトランジスタの第１の不純物領域に接続す
る主電極を有する第１の容量素子と、第２のトランジス
タの第２の不純物領域に接続する主電極を有する第２の
容量素子と、これら第１および第２の容量素子の主電極
を接続する導電層とを含む。第１および第２の不純物領
域は、互いに物理的に分離して形成される。
【００５３】また、好ましくは、さらに、テストモード
指示信号に応答して外部アドレス信号とリフレッシュア
ドレス発生回路からのリフレッシュアドレス信号の一方
を選択して内部リフレッシュアドレス信号を生成するア
ドレス変換回路が設けられる。
【００５４】また、好ましくは、さらに、テストモード
指示信号に応答して正規行選択回路およびリフレッシュ
行選択回路の少なくとも一方を活性化するためのテスト
制御回路が設けられる。
【００５５】また、好ましくは、さらに、テストモード
指示信号に応答してリフレッシュ要求信号とメモリセル
選択サイクル開始指示信号の一方を選択して内部リフレ
ッシュ要求信号を生成するモード変換回路が設けられ
る。
【００５６】また、さらに、好ましくは、テストモード
指示信号に応答して仲裁回路の仲裁動作を禁止する回路
が設けられる。
【００５７】リフレッシュアドレスと、外部アドレスと
が同一行を指定しているときには、リフレッシュ要求が
早く発生された場合、リフレッシュビット線対を介して
データアクセスをすることにより、仮にリフレッシュ動
作とデータアクセス動作の仲裁が行われる場合において
も、データアクセスを待合せる必要がなく、高速でデー
タアクセス（データの書込／読出）を行なうことができ
る。
【００５８】また、内部で、リフレッシュ動作が、外部
アクセスと非同期で実行されるため、外部装置は、この
リフレッシュ動作を考慮することなく高速でデータアク
セスを行なうことができ、高速の処理システムを構築す
ることができる。
【００５９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を示す図である。図１においては、１つのメモリセル
列に対応して配置されるビット線対に対応する部分の構
成を示す。ここで、以下の説明において「メモリセル
列」は、１つの列選択信号ＹおよびＹＲにより選択され
るメモリセル列を示す。
【００６０】図１において、メモリセルＭＣ１−ＭＣｎ
が、ｎ行に配置される。メモリセルＭＣ１−ＭＣｎに共
通に、正規ビット線対ＢＬおよび／ＢＬとリフレッシュ
ビット線対ＲＢＬおよび／ＲＢＬが配置される。また、
メモリセルの行に対応して、リフレッシュワード線ＲＷ
Ｌ１−ＲＷＬｎと正規ワード線ＷＬ１−ＷＬｎが配置さ
れる。メモリセルの１行に、したがって、リフレッシュ
ワード線ＷＬおよび正規ワード線ＷＬが配置される。
【００６１】メモリセルＭＣ１−ＭＣｎの各々は、情報
を記憶するためのキャパシタＣｓと、アクセス用のトラ
ンジスタＮＱおよびＲＱを含む。キャパシタＣｓは、ス
トレージノードＳＮとセルプレートノードＣＰの間に接
続される。このセルプレートノードＣＰには、たとえば
アレイ電源電圧の１／２倍の中間電圧が印加される。
【００６２】正規アクセストランジスタＮＱは、対応の
正規ワード線ＷＬ（ＷＬ１−ＷＬｎ間と上の信号線選択
信号φＷＬ（φＷＬ１−φＷＬｎ）に応答してストレー
ジノードＳＮを対応の正規ビット線ＢＬ（または／Ｂ
Ｌ）に結合する。リフレッシュアクセストランジスタＲ
Ｑは、対応のリフレッシュワード線ＲＷＬ（ＲＷＬ１−
ＲＷＬｎ）上のリフレッシュワード線駆動信号φＲＷＬ
（φＲＷＬ１−φＲＷＬｎ）に応答してストレージノー
ドを対応のリフレッシュビット線ＲＢＬ（または／ＲＢ
Ｌ）に結合する。メモリセルＭＣ１−ＭＣｎは、ビット
線ＢＬおよびＲＢＬとワード線ＷＬおよびＲＷＬの交差
部またはビット線／ＢＬおよび／ＲＢＬとワード線ＷＬ
およびＲＷＬの交差部に対応して配置される。
【００６３】正規ビット線ＢＬおよび／ＢＬに対して
は、センスアンプＳＡが設けられ、リフレッシュビット
線ＲＢＬおよび／ＲＢＬにはリフレッシュセンスアンプ
ＲＳＡが配置される。これらのセンスアンプＳＡおよび
リフレッシュセンスアンプＲＳＡは、それぞれ、センス
アンプ活性化信号φＳ，／φＳおよびリフレッシュセン
スアンプ活性化信号φＲＳ，／φＲＳに従って活性化さ
れ、活性化時対応のビット線対の電圧を差動増幅しかつ
ラッチする。
【００６４】正規ビット線ＢＬおよび／ＢＬに、さら
に、プリチャージ指示信号φＰＲおよびイコライズ指示
信号φＥＱに従って活性化され、正規ビット線ＢＬおよ
び／ＢＬを所定のプリチャージ電圧ＶＢＬにプリチャー
ジしかつイコライズする正規ビット線プリチャージ／イ
コライズ回路ＰＥＱが設けられ、リフレッシュビット線
ＲＢＬおよび／ＲＢＬに、リフレッシュプリチャージ指
示信号φＲＰＲおよびリフレッシュイコライズ指示信号
φＲＥＱに従って活性化され、活性化時リフレッシュビ
ット線ＲＢＬおよび／ＲＢＬをビット線プリチャージ電
圧ＶＢＬにプリチャージしかつイコライズするリフレッ
シュビット線プリチャージ／イコライズ回路ＲＰＥＱが
設けられる。
【００６５】ビット線プリチャージ／イコライズ回路Ｐ
ＥＱは、プリチャージ指示信号φＰＲの活性化に応答し
て導通し、正規ビット線ＢＬおよび／ＢＬにプリチャー
ジ電圧ＶＢＬを伝達するプリチャージ用ＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）Ｔ２および
Ｔ３と、イコライズ指示信号φＥＱに応答して導通し、
ビット線ＢＬおよび／ＢＬを電気的に短絡するイコライ
ズ用ＭＯＳトランジスタＴ１を含む。
【００６６】リフレッシュビット線プリチャージ／イコ
ライズ回路ＲＰＥＱは、リフレッシュイコライズ指示信
号φＲＥＱに応答して導通し、リフレッシュビット線Ｒ
ＢＬおよび／ＲＢＬを電気的に短絡するイコライズ用Ｍ
ＯＳトランジスタＲＴ１と、リフレッシュプリチャージ
指示信号φＲＰＲの活性化に応答して導通し、リフレッ
シュビット線ＲＢＬおよび／ＲＢＬにプリチャージ電圧
ＶＢＬを伝達するプリチャージ用ＭＯＳトランジスタＲ
Ｔ２およびＲＴ３を含む。
【００６７】正規ビット線ＢＬおよび／ＢＬに対しさら
に、（正規）列選択信号Ｙに応答して導通し、正規ビッ
ト線ＢＬおよび／ＢＬを内部データ線ＩＯＬおよび／Ｉ
ＯＬに接続する列選択ゲートＣＳＧが設けられる。リフ
レッシュビット線ＲＢＬおよび／ＲＢＬに対し、リフレ
ッシュ列選択信号ＲＹに従ってリフレッシュビット線Ｒ
ＢＬおよび／ＲＢＬを内部データ線ＩＯＬおよび／ＩＯ
Ｌに結合するリフレッシュ列選択ゲートＲＣＳＧが設け
られる。
【００６８】これらの列選択ゲートＣＳＧおよびリフレ
ッシュ列選択ゲートＲＣＳＧは、それぞれ、ビット線対
ＢＬおよび／ＢＬとリフレッシュビット線対ＲＢＬおよ
び／ＲＢＬに対応して設けられる。
【００６９】この図１に示す構成において、正規ワード
線ＷＬ（たとえばＷＬ１）が選択された場合には、正規
ワード線駆動信号φＷＬ１がＨレベルへ駆動され、メモ
リセルＭＣ１の正規アクセストランジスタＮＱが導通
し、そのストレージノードＳＮが正規ビット線ＢＬに結
合され、キャパシタＣｓの蓄積電荷が正規ビット線ＢＬ
に伝達される。この後、センスアンプＳＡが、センスア
ンプ活性化信号φＳ，／φＳの活性化に従って活性化さ
れてビット線ＢＬおよび／ＢＬの電圧を差動増幅する。
補のビット線／ＢＬにはメモリセルは接続されていない
ため、ビット線／ＢＬはプリチャージ電圧ＶＢＬレベル
である。
【００７０】一方、リフレッシュワード線ＲＷＬ（たと
えばＲＷＬ１）が選択された場合には、リフレッシュワ
ード線駆動信号φＲＷ１が選択状態へ駆動され、メモリ
セルＭＣ１のリフレッシュアクセストランジスタＲＱが
オン状態となり、メモリセルキャパシタＣｓの蓄積電荷
が、リフレッシュビット線ＲＢＬに読出される。次い
で、リフレッシュセンスアンプ活性化信号φＲＳ，／φ
ＲＳが活性化され、リフレッシュセンスアンプＲＳＡが
活性化されてリフレッシュビット線ＲＢＬおよび／ＲＢ
Ｌの電圧を差動増幅する。
【００７１】異なる行が選択されている場合、たとえ
ば、正規ワード線ＷＬ１とリフレッシュワード線ＲＷＬ
２が選択されている場合には、メモリセルＭＣ１の記憶
データは、ビット線ＢＬおよび／ＢＬに読出されてセン
スアンプＳＡにより増幅されてラッチされる。メモリセ
ルＭＣ２の記憶データは、リフレッシュビット線ＲＢＬ
および／ＲＢＬに読出されて、リフレッシュセンスアン
プＲＳＡにより増幅されてラッチされる。したがって、
異なる行に対して同時にまたは並行してデータアクセス
とリフレッシュが行われる場合には、これらのリフレッ
シュビット線ＲＢＬおよび／ＲＢＬと正規ビット線Ｂお
よび／ＢＬは別々に設けられているため、データの衝突
は生じず、外部からアクセスを行なうことができる。こ
の場合には、正規列選択信号Ｙが選択状態へ駆動され、
正規ビット線ＢＬおよび／ＢＬが内部データ線ＩＯＬお
よび／ＩＯＬに結合される。
【００７２】一方、同一行にアクセスした場合にはセン
ス動作が衝突しないように行選択動作を仲裁する必要が
ある。この仲裁動作において、リフレッシュ動作が先に
行われるかまたは通常のデータアクセスが先に行われ
る。リフレッシュ要求が先に発行された場合には、リフ
レッシュ列選択信号ＲＹを選択状態へ駆動し、リフレッ
シュビット線ＲＢＬおよび／ＲＢＬを、内部データ線Ｉ
ＯＬおよび／ＩＯＬに結合する。したがって、この仲裁
動作が行われている場合においても、この仲裁期間を待
合せて列選択を行なう必要がなく、高速アクセスを実現
することができる。
【００７３】図２は、この発明の実施の形態１に従う半
導体記憶装置の全体の構成を概略的に示す図である。図
２において、半導体記憶装置は、行列状に配列される複
数のメモリセルを有するメモリセルアレイ１と、外部か
らのアドレス信号（外部アドレス）ＡＤＤに従ってメモ
リセルアレイ１のアドレス指定された行に対応する正規
ワード線を選択するための正規行系回路２と、メモリセ
ルアレイ１のリフレッシュ行に対応するリフレッシュワ
ード線をリフレッシュアドレスＲＦＡＤＤに従って選択
するためのリフレッシュ行系回路３と、外部からのチッ
プイネーブル信号（メモリセル選択サイクル開始指示信
号）／ＣＥｅｘを受けて内部チップイネーブル信号（メ
モリセル選択指示信号）ＣＥを生成する入力バッファ回
路１０と、所定の時間間隔でリフレッシュ要求信号φＲ
ＥＱを発行するリフレッシュタイマ５と、リフレッシュ
要求信号φＲＥＱの活性化に応答してリフレッシュ指示
信号ＲＲＥＱを生成するリフレッシュ指示信号発生回路
１１と、内部チップイネーブルＣＥとリフレッシュ指示
信号ＲＲＥＱとに従って正規行系制御回路１３およびリ
フレッシュ行系制御回路１４の一方を先に活性化するた
めの裁定回路１２を含む。
【００７４】この裁定回路１２は、内部チップイネーブ
ル信号ＣＥおよびリフレッシュ指示信号ＲＲＥＱのいず
れが早いタイミングで活性化されたかに応じて、正規行
系制御回路１３およびリフレッシュ行系制御回路１４に
対する行選択動作指示信号（活性化信号）ＮＯＲおよび
ＲＥＦの一方を活性化する。内部チップイネーブル信号
ＣＥが早いタイミングで活性化された場合には、この裁
定回路１２は、正規行活性化信号ＮＯＲを活性化して正
規行系制御回路１３へ与える。リフレッシュ指示信号Ｒ
ＲＥＱが早いタイミングで活性化された場合には、裁定
回路１２は、リフレッシュ活性化信号ＲＥＦを活性化し
てリフレッシュ行系制御回路１４へ与える。リフレッシ
ュ指示信号ＲＲＥＱは、リフレッシュ要求信号φＲＥＱ
の発行に応答して活性化され、リフレッシュ行系制御回
路１４においてリフレッシュ動作が完了すると非活性化
される。
【００７５】正規行系制御回路１３およびリフレッシュ
行系制御回路１４は、リフレッシュ動作と正規ロウアク
セス（行選択）とが重なるとき、それぞれセンス動作完
了後相手方をイネーブルする。正規行系制御回路１３
は、内部チップイネーブル信号ＣＥの活性化時イネーブ
ルされ、裁定回路１２の制御の下に選択的に活性化され
て正規行系制御信号を発生して正規行系回路２へ与え
る。リフレッシュ行系制御回路１４は、リフレッシュ指
示信号ＲＲＥＱの活性化時イネーブルされ、裁定回路１
２の制御の下に選択的に活性化される。
【００７６】また、正規行系制御回路１３は、内部チッ
プイネーブル信号ＣＥが活性状態にあり、かつ正規行活
性化信号ＮＯＲが非活性状態のときには、リフレッシュ
行系制御回路１４からのリフレッシュセンスアンプ活性
化信号の活性化に応答して活性化されて正規行系制御信
号を活性化する。一方、リフレッシュ行系制御回路１４
は、リフレッシュ指示信号ＲＲＥＱが活性化され、リフ
レッシュ活性化信号ＲＥＦが非活性状態の場合には、正
規行系制御１３からの正規センスアンプ活性化信号の活
性化に応答してリフレッシュ行系制御信号を活性化す
る。
【００７７】この半導体記憶装置は、さらに、メモリセ
ルアレイ１の各列（正規ビット線対およびリフレッシュ
ビット線対）に対応して設けられる正規列選択ゲートお
よびリフレッシュ列選択ゲートを含む列選択回路４と、
リフレッシュアドレス信号ＲＦＡＤＤおよび外部からの
アドレス信号ＡＤＤの一致／不一致と裁定回路１２から
の正規行活性化信号ＮＯＲおよびリフレッシュ活性化信
号ＲＥＦに従って選択的に正規列選択信号Ｙおよびリフ
レッシュ列選択信号ＲＹの一方を生成して列選択回路４
へ与える列選択制御回路１５を含む。
【００７８】列選択制御回路１５は、外部アドレスＡＤ
Ｄに含まれる列アドレスをデコードするコラムデコーダ
を含む。通常のデータアクセスとリフレッシュ動作とが
並行して行なわれかつ同一行に対してこれらのリフレッ
シュおよび正規行選択が行われる場合、列選択制御回路
１５は、この正規行選択活性化信号およびリフレッシュ
活性化信号ＲＥＦに従って、早く指示が行なわれた動作
に対する列選択信号ＹまたはＲＹを活性化する。したが
って、リフレッシュが先に行われている場合で同一行が
選択されている場合には、リフレッシュ列選択ゲートに
対するリフレッシュ列選択信号ＲＹが外部アドレスＡＤ
Ｄに従って生成される。逆の場合には、列選択信号Ｙ
が、外部アドレスＡＤＤに従って生成されて列選択回路
４へ与えられる。
【００７９】次に、各部の構成および動作について説明
する。まず、データアクセスおよびリフレッシュの裁定
を行なう回路の動作および構成について説明する。
【００８０】図３は、通常データアクセス動作時の信号
波形を示す図である。図３において、通常アクセス動作
時においては、リフレッシュ指示信号ＲＲＥＱは、非活
性状態のＬレベルに保持される。外部からのチップイネ
ーブル信号／ＣＥｅｘがＬレベルとなると、入力バッフ
ァ回路１０が内部チップイネーブル信号ＣＥをＨレベル
に立上げる。裁定回路１２は内部チップイネーブル信号
の活性化に従って正規行活性化信号ＮＯＲを活性化す
る。正規行制御回路１３は内部チップイネーブル信号Ｃ
Ｅと正規行活性化信号ＮＯＲとに従ってワード線駆動タ
イミング信号φＷＬＸおよびセンスアンプ活性化信号φ
Ｓを順次活性化して正規行系回路２へ与える。正規行系
回路２が、このワード線駆動タイミング信号φＷＬＸに
従って、アドレス信号ＡＤにより指定されたワード線を
選択状態へ駆動し、選択ワード線に接続されるメモリセ
ルのデータが読出される。次いでセンスアンプ活性化信
号φＳ（および／φＳ）の活性化に従ってセンスアンプ
が活性化され、ビット線ＢＬおよび／ＢＬの電圧が差動
増幅される。
【００８１】列選択制御回路１５は、正規行活性化信号
ＮＯＲが活性状態にあり、リフレッシュ活性化信号ＲＥ
Ｆが非活性状態にあるため、このアドレス信号ＡＤＤに
含まれる列アドレスをデコードし、正規列選択信号Ｙを
生成して列選択回路４へ与える。正規ビット線対が選択
されて内部データ線に接続され、選択列に対し、データ
の書込または読出が行われる。
【００８２】外部からのチップイネーブル信号／ＣＥｅ
ｘがＨレベルとなると、１つのアクセスサイクルが完了
し、内部チップイネーブル信号ＣＥが非活性化されて、
応じて裁定回路１２は、正規行活性化信号ＮＯＲをＬレ
ベルの非活性状態へ駆動する。この正規行活性化信号Ｎ
ＯＲの非活性化に応じて、ワード線駆動タイミング信号
φＷＬＸおよびセンスアンプ活性化信号φＳが非活性化
され、正規ビット線ＢＬおよび／ＢＬは、再び元のプリ
チャージ状態に復帰する。
【００８３】この半導体記憶装置において、外部からの
チップイネーブル信号／ＣＥｅｘが用いられてメモリセ
ルへのデータのアクセスが制御される。すなわち、この
半導体記憶装置は、擬似ＳＲＡＭとして用いられ、この
外部からのチップイネーブル信号／ＣＥｅｘに従ってア
ドレス信号をラッチして、内部で行アドレスおよび列ア
ドレスに従って行選択および列選択を順次行なってデー
タアクセスを実行する。
【００８４】図４は、スタンバイ状態（データ保持モー
ドまたは通常動作モード時のスタンバイサイクル）時に
おけるリフレッシュ動作を示す信号波形図である。この
スタンバイ状態時においては、内部チップイネーブル信
号ＣＥは、Ｌレベルの非活性状態にある。したがって、
外部からのデータアクセスは行なわれない。リフレッシ
ュタイマ５が、所定の時間間隔（たとえば１６μｓ）ご
とにリフレッシュ要求信号φＲＥＱを活性化する。この
リフレッシュ要求信号φＲＥＱに従って、リフレッシュ
指示信号発生回路１１はリフレッシュ指示信号ＲＲＥＱ
を活性化する。裁定回路１２は、内部チップイネーブル
ＣＥが非活性状態にあるため、リフレッシュ指示信号Ｒ
ＲＥＱの活性化に応答してリフレッシュ活性化信号ＲＥ
Ｆを活性化してリフレッシュ行系制御回路１４へ与え
る。
【００８５】リフレッシュ行系制御回路１４は、リフレ
ッシュ指示信号ＲＲＥＱとリフレッシュ活性化信号ＲＥ
Ｆの活性化とに従ってリフレッシュワード線駆動タイミ
ング信号φＲＷＬＸおよびリフレッシュセンスアンプ活
性化信号φＲＳを順次活性化する。応じて、リフレッシ
ュビット線ＲＢＬおよび／ＲＢＬにメモリセルデータが
読出され、次いで増幅されてデータの再書込が行われ
る。リフレッシュ指示信号ＲＲＥＱは、このリフレッシ
ュセンスアンプ活性化信号φＲＳが活性化されてから所
定時間経過後にＬレベルとなる。応じて、リフレッシュ
活性化信号ＲＥＦが非活性化され、リフレッシュワード
線駆動タイミング信号φＲＷＬＸおよびリフレッシュセ
ンスアンプ活性化信号φＲＳが非活性化されて、リフレ
ッシュビット線ＲＢＬおよび／ＲＢＬが元の中間電圧レ
ベルに復帰する。
【００８６】リフレッシュ動作時においては、データア
クセスは行なわれないため、列選択信号ＹおよびＹＲ
は、非選択状態にある。すなわち、列選択制御回路１５
は、非活性状態に維持される。
【００８７】裁定回路１２は、このリフレッシュ動作と
外部からのデータアクセス動作（ロウアクセス動作）と
が競合するときに裁定動作を行ない、正規行系制御回路
１３に対する正規行活性化信号ＮＯＲおよびリフレッシ
ュ行系制御回路１４に対するリフレッシュ活性化信号Ｒ
ＥＦの一方を活性化する。この裁定動作により、以下の
利点が与えられる。
【００８８】今、図５に示すように、外部からのデータ
アクセスが始まり、続いてリフレッシュ動作が行われる
状態を考える。この場合、まず時刻ｔａにおいて、正規
ワード線駆動タイミング信号φＷＬＸが選択状態へ駆動
され、正規ビット線ＢＬおよび／ＢＬにメモリセルの記
憶データが伝達される。今、この正規ビット線ＢＬおよ
び／ＢＬの電圧差（読出電圧）をΔＶとする。
【００８９】続いて時刻ｔｂにおいて、リフレッシュワ
ード線選択駆動タイミング信号φＲＷＬＸが活性状態へ
駆動される。リフレッシュアドレスが、データアクセス
のロウアドレスと同一の場合、同一行のメモリセルが選
択されるため、このメモリセルキャパシタＣの蓄積電荷
が、リフレッシュビット線ＲＢＬおよび／ＲＢＬに伝達
される。このメモリセルのキャパシタＣに蓄積された電
荷は、既に正規ビット線ＢＬおよび／ＢＬに伝達されて
おり、この電荷が再移動する。結果的に、メモリセルキ
ャパシタＣの蓄積電荷が、ビット線ＲＢＬおよびＢＬ
（または／ＢＬおよび／ＲＢＬ）に伝達される。したが
って、正規ビット線ＢＬおよび／ＢＬの電圧差は、１／
２倍のΔＶ／２となり、またリフレッシュビット線ＲＢ
Ｌおよび／ＲＢＬの電圧差も、ΔＶ／２となる。
【００９０】時刻ｔｃにおいて、正規センスアンプ活性
化信号φＳが活性化されるとき、この読出電圧ΔＶ／２
を差動増幅する。したがって、この読出電圧ΔＶ／２が
センスマージン以下の場合、センスアンプが誤動作し、
図５に示すように、ＨレベルデータおよびＬレベルデー
タを反転してセンス動作を行なう。この正規センスアン
プのセンス動作時においては、正規アクセストランジス
タＮＱおよびリフレッシュアクセストランジスタＲＱに
より、正規ビット線ＢＬおよびリフレッシュビット線Ｒ
ＢＬが相互接続され、この正規センスアンプＳＡが、正
規ビット線ＢＬおよびリフレッシュビット線ＲＢＬを同
時に駆動する必要が生じ、センス動作が遅くなる。この
場合、正規センスアンプの一方のセンスノードには、補
のビット線／ＢＬが接続するだけであり、センスノード
の負荷が不平衡となり、正確なセンス動作を行なうこと
ができなくなる。この正規センスアンプのセンス動作に
より、またメモリセルが接続するリフレッシュビット線
へ電荷が流入し、リフレッシュビット線の電圧レベルも
変化する。
【００９１】次いで時刻ｔｄにおいて、リフレッシュセ
ンスアンプ活性化信号φＲＳが活性化され、リフレッシ
ュセンスアンプがセンス動作を行なう。したがって、こ
の場合、正規センスアンプによって誤読出が行われてお
り、リフレッシュセンスアンプも、誤ったデータの増幅
動作を行なう。
【００９２】したがって、この通常のデータアクセスお
よびリフレッシュ動作が、センス動作が行われる前に並
行して行われた場合、ビット線に読出される読出電圧が
１／２倍となり、正確にセンス動作を行なうことができ
なくなる。このようなセンスアンプの誤動作を防止する
ために、裁定回路１２による裁定動作を行ない、早いタ
イミングで活性化された動作モードに対応するワード線
（正規ワード線またはリフレッシュワード線）を選択状
態へ駆動して、そのセンス動作が完了後に、他方のワー
ド線の選択動作を実行する。これにより、メモリセルか
ら読出された読出電圧が、リフレッシュビット線および
正規ビット線に分散されるのを防止することができ、正
確なセンス動作を行なうことができる。
【００９３】これにより、通常のデータアクセスおよび
リフレッシュ動作が、並行して行われ、かつ同一行が選
択された場合においても、正確に読出電圧をΔＶとし
て、センス動作を行なうことができる。
【００９４】図６は、図２に示す裁定回路１２の動作を
示す信号波形図である。図６において、内部チップイネ
ーブル信号ＣＥがリフレッシュ指示信号ＲＲＥＱよりも
早いタイミングで活性化された場合には、裁定回路１２
は、正規行活性化信号ＮＯＲを活性化し、リフレッシュ
活性化信号ＲＥＦをリフレッシュ指示信号ＲＲＥＱが活
性化されても非活性状態に維持する。この場合には、行
系制御回路１３が活性化され、正規行系回路２により、
行選択およびセンス動作を実行させる。
【００９５】一方、リフレッシュ指示信号ＲＲＥＱが、
内部チップイネーブルＣＥよりも早いタイミングで活性
化された場合には、裁定回路１２は、リフレッシュ活性
化信号ＲＥＦをリフレッシュ指示信号ＲＲＥＱに従って
活性化する。内部チップイネーブルＣＥが活性化されて
も、裁定回路１２は、正規行活性化信号ＮＯＲを非活性
状態に維持する。したがって、リフレッシュ行系制御回
路１４が活性化されて、リフレッシュ行系回路３により
リフレッシュ動作を実行する。
【００９６】すなわち、裁定回路１２は、内部チップイ
ネーブル信号ＣＥとリフレッシュ指示信号ＲＲＥＱのタ
イミング関係に従って、正規行活性化信号ＮＯＲとリフ
レッシュ活性化信号ＲＥＦの一方を活性化する。正規行
系制御回路１３は、内部チップイネーブルＣＥが活性状
態にありかつ正規行活性化信号ＮＯＲが活性状態のとき
には、所定のタイミングで正規ワード線の選択およびセ
ンス動作を実行する。一方、正規行系制御回路１３は、
内部チップイネーブル信号ＣＥが活性状態にありかつ正
規行活性化信号ＮＯＲが非活性状態のときには、リフレ
ッシュ行系制御回路１４からのリフレッシュセンスアン
プ活性化信号の活性化に応答して正規行選択動作を実行
する。
【００９７】同様、リフレッシュ行系制御回路１４は、
リフレッシュ指示信号ＲＲＥＱが活性状態にありかつリ
フレッシュ活性化信号ＲＥＦが活性状態のときには、こ
の所定のシーケンスで、リフレッシュ行選択およびリフ
レッシュセンスアンプの活性化を実行する。一方、リフ
レッシュ行系制御回路１４は、リフレッシュ指示信号Ｒ
ＲＥＱが活性状態にありかつリフレッシュ指示信号ＲＥ
Ｆが非活性状態のときには、正規行系制御回路１３から
の正規センスアンプ活性化信号の活性化に応答してリフ
レッシュ行の選択を実行する。裁定回路の裁定動作時に
おいては、リフレッシュアドレスおよび通常のデータア
クセスのための外部ロウアドレスの一致／不一致の判定
は行なわれない。この判定動作のために、行選択開始タ
イミングが遅れるのを避けるためである。次に、各回路
の構成について説明する。
【００９８】［リフレッシュタイマの構成］図７は、図
２に示すリフレッシュタイマ５の構成を概略的に示す図
である。図７において、リフレッシュタイマ５は、電源
電圧ＶＣＣが投入されると発振動作を行ない、発振信号
ＯＳＣを生成するリングオシレータ５ａと、リングオシ
レータ５ａからの発振信号ＯＳＣをカウントするカウン
タ５ｂと、カウンタ５ｂからのカウントアップ信号φＵ
Ｐに従ってワンショットのパルス信号を発生するワンシ
ョットパルス発生回路５ｃを含む。このワンショットパ
ルス発生回路５ｃから、リフレッシュ要求信号φＲＥＱ
が発生される。
【００９９】カウンタ５ｂは、リングオシレータ５ａか
らの発振信号ＯＳＣをカウントし、このリングオシレー
タ５ａの発振周期により決定される所定数だけ発振信号
ＯＳＣの数をカウントすると（たとえば１６μｓの期間
に対応する数をカウントすると）、カウントアップ信号
φＵＰを活性化する。ワンショットパルス発生回路５ｃ
は、このカウントアップ信号φＵＰに従ってリフレッシ
ュ要求信号φＲＥＱを生成する。したがって、リフレッ
シュ要求信号φＲＥＱは、カウンタ５ｂのカウントアッ
プ時に発生される。
【０１００】なお、カウンタ５ｂにおいてリングオシレ
ータ５ａからの発振信号ＯＳＣを分周する分周回路が設
けられていてもよい。また、カウンタ５ｂは、その最大
カウント値から初期値にカウント値が復帰するときにカ
ウントアップ信号φＵＰを発生してもよく、またカウン
タ５ｂのカウント可能範囲内の中間値でカウント値が所
定値に到達したときにカウントアップ信号φＵＰを生成
し、そのカウント値がカウントアップ信号φＵＰに従っ
て初期値にリセットされる構成であってもよい。
【０１０１】［リフレッシュ指示信号発生回路の構成］
図８は、図２に示すリフレッシュ指示信号発生回路１１
の構成を概略的に示す図である。図８において、リフレ
ッシュ指示信号発生回路１１は、リフレッシュ要求信号
φＲＥＱの活性化に応答してワンショットのパルス信号
を発生するワンショットパルス発生回路１１ａを含む。
このワンショットパルス発生回路１１ａからリフレッシ
ュ指示信号ＲＲＥＱが出力される。リフレッシュ指示信
号ＲＲＥＱは、リフレッシュ要求が与えられてリフレッ
シュセンスアンプ回路が動作し、メモリセルデータのリ
フレッシュ（再書込）が完了するまでの時間幅を有す
る。
【０１０２】［リフレッシュ指示信号発生回路の変更
例］図９は、図２に示すリフレッシュ指示信号発生回路
１１の変更例の構成を示す図である。図９において、リ
フレッシュ指示信号発生回路１１は、リフレッシュセン
スアンプ活性化信号φＲＳを所定時間遅延する遅延回路
１１ｂと、リフレッシュ要求信号φＲＥＱの活性化に応
答してセットされかつ遅延回路１１ｂの出力信号に応答
してリセットされ、その出力Ｑからリフレッシュ指示信
号ＲＲＥＱを発生するセット／リセットフリップフロッ
プ１１ｃを含む。
【０１０３】この図９に示す構成においては、リフレッ
シュセンスアンプが動作し、メモリセルデータのリフレ
ッシュが行なわれた後に、リフレッシュ指示信号ＲＲＥ
Ｑが非活性状態へ駆動される。これにより、製造パラメ
ータのばらつきなどが生じ、センスアンプ活性化タイミ
ングがずれても、正確に、メモリセルデータのリフレッ
シュが完了した後に、リフレッシュ指示信号ＲＲＥＱを
リセットすることができる。
【０１０４】なお、図２に示す裁定回路１２において
は、リフレッシュ要求信号と内部チップイネーブル信号
が並行して活性化された場合、いずれか早い方の行系制
御回路をまず活性化し、次いで他方の行系制御回路を活
性化する。すなわち、通常アクセスおよびリフレッシュ
のうちの早く指示された動作が行なわれた後に、次いで
遅い方の指示に従う動作が実行される。したがって、リ
フレッシュ活性化信号ＲＥＦおよび正規行活性化信号Ｎ
ＯＲの一方が非活性状態に保持されても、リフレッシュ
要求が与えられた場合には、リフレッシュが実行され
る。リフレッシュセンスアンプ活性化信号φＲＳは、し
たがって、通常アクセスとリフレッシュ動作が重なり合
った場合にでも活性化されるため、このリフレッシュ要
求信号φＲＥＱに従ってリフレッシュ指示信号ＲＲＥＱ
を活性化し、リフレッシュ完了後リフレッシュ指示信号
ＲＲＥＱを非活性化することができる。これにより、裁
定回路により、リフレッシュが遅く行なわれる場合にお
いても、確実にリフレッシュを行なうことができ、１リ
フレッシュ期間リフレッシュが行なわれなくなるのを防
止することができ、確実にメモリセルデータを保持する
ことができる。
【０１０５】［裁定回路の構成］図１０は、図２に示す
裁定回路１２の構成を概略的に示す図である。図１０に
おいて、裁定回路１２は、リフレッシュ指示信号ＲＲＥ
Ｑと内部チップイネーブル信号ＣＥとを受けるゲート回
路１２ａと、リフレッシュ指示信号ＲＲＥＱの立上がり
に応答してワンショットのパルス信号φＲＲＥＱを発生
するワンショットパルス発生回路１２ｇと、ワンショッ
トパルス信号φＲＲＥＱに応答してゲート回路１２ａの
出力信号を通過させるトランスファーゲート１２ｈと、
トランスファーゲート１２ｈからの信号の立上がりに応
答してセットされかつリフレッシュ指示信号ＲＲＥＱの
立下がりに応答してリセットされるセット／リセットフ
リップフロップ１２ｂと、リフレッシュ指示信号ＲＲＥ
Ｑと内部チップイネーブル信号ＣＥとを受けるゲート回
路１２ｃと、内部チップイネーブル信号ＣＥの立上がり
に応答してワンショットのパルス信号φＣＥを生成する
ワンショットパルス発生回路１２ｅと、ワンショットパ
ルス信号φＣＥに応答してゲート回路１２ｃの出力信号
を通過させるトランスファーゲート１２ｆと、トランス
ファーゲート１２ｆからの信号の立上がりに応答してセ
ットされかつ内部チップイネーブル信号ＣＥの立下がり
に応答してリセットされるセット／リセットフリップフ
ロップ１２ｄを含む。
【０１０６】ゲート回路１２ａは、リフレッシュ指示信
号ＲＲＥＱがＨレベルであり、かつ内部チップイネーブ
ル信号ＣＥがＬレベルのときにＨレベルの信号を出力す
る。ゲート回路１２ｃは、リフレッシュ指示信号ＲＲＥ
ＱがＬレベルであり、かつ内部チップイネーブル信号Ｃ
ＥがＨレベルのときにＨレベルの信号を出力する。フリ
ップフロップ１２ｂからリフレッシュ活性化信号ＲＥＦ
が出力され、セット／リセットフリップフロップ１２ｄ
から正規行活性化信号ＮＯＲが出力される。
【０１０７】ゲート回路１２ａは、リフレッシュ指示信
号ＲＲＥＱが内部チップイネーブル信号ＣＥよりも早い
タイミングで活性化されたことを検出し、ゲート回路１
２ｃは、リフレッシュ指示信号ＲＲＥＱよりも内部チッ
プイネーブル信号ＣＥが早いタイミングで活性化された
ことを検出する。トランスファーゲート１２ｈの導通
時、ゲート回路１２ａの出力信号がＬレベルの場合に
は、セット／リセットフリップフロップ１２ｄはリセッ
ト状態を維持する。トランスファーゲート１２ｆの導通
時、ゲート回路１２ｃの出力信号がＬレベルの場合に
は、セット／リセットフリップフロップ１２ｄはリセッ
ト状態を維持する。
【０１０８】したがって、この裁定回路１２において
は、内部チップイネーブル信号ＣＥが早いタイミングで
活性化されたときには、ゲート回路１２ａがディスエー
ブル状態とされ、リフレッシュ指示信号ＲＲＥＱが発生
されても、リフレッシュ活性化信号ＲＥＦはＬレベルに
維持される。一方、リフレッシュ指示信号ＲＲＥＱが早
いタイミングで活性化された場合には、ゲート回路１２
ｃがディスエーブルされ、内部チップイネーブル信号Ｃ
Ｅが発生されても、正規行活性化信号ＮＯＲは非活性状
態を維持する。
【０１０９】この裁定回路１２により、早いタイミング
で活性化された行選択動作が指示された行系回路に対し
動作活性化信号を与えることができる。後に詳細に説明
するように、遅いタイミングで行選択が指示された行系
回路においては、この早いタイミングで活性化された行
系回路によるセンス動作の完了後、行選択動作が活性化
される。
【０１１０】［行系制御回路の構成］図１１は、図２に
示す行系制御回路１３および１４の構成を概略的に示す
図である。図１１において、正規行系制御回路１３は、
内部チップイネーブル信号ＣＥを所定時間τ１遅延する
遅延回路１３ａと、正規行活性化信号ＮＯＲと遅延回路
１３ａの出力信号とを受けるＡＮＤ回路１３ｂと、リフ
レッシュ行系制御回路１４からのリフレッシュセンスア
ンプ活性化信号φＲＳと遅延回路１３ａの出力信号を受
けるＡＮＤ回路１３ｃと、ＡＮＤ回路１３ｂおよび１３
ｃの出力信号を受けるＯＲ回路１３ｄと、ＯＲ回路１３
ｄの出力信号の立上がりに応答してセットされて正規ワ
ード線駆動タイミング信号φＷＬＸを生成するセット／
リセットフリップフロップ１３ｅと、セット／リセット
フリップフロップ１３ｅの出力するワード線駆動タイミ
ング信号φＷＬＸを所定時間τ２遅延する遅延回路１３
ｆと、遅延回路１３ｆの出力信号の活性化に応答してセ
ットされて出力Ｑからセンスアンプ活性化信号φＳを出
力するセット／リセットフリップフロップ１３ｇを含
む。ワード線駆動タイミング信号φＷＬＸは、正規ロウ
デコーダへ与えられ、ワード線デコード信号と論理がと
られて、選択正規ワード線上に伝達される。
【０１１１】リフレッシュ行系制御回路１４ａは、リフ
レッシュ指示信号ＲＲＥＱを所定時間τ１遅延する遅延
回路１４ａと、遅延回路１４ａの出力信号とリフレッシ
ュ活性化信号ＲＥＦを受けるＡＮＤ回路１４ｂと、正規
行系制御回路１３からのセンスアンプ活性化信号φＳと
遅延回路１４ａの出力信号とを受けるＡＮＤ回路１４ｃ
と、ＡＮＤ回路１４ｂおよび１４ｃの出力信号を受ける
ＯＲ回路１４ｄと、ＯＲ回路１４ｄの出力信号の立上が
りに応答してセットされてリフレッシュワード線駆動タ
イミング信号φＲＷＬＸを活性化するセット／リセット
フリップフロップ１４ｅと、リフレッシュワード線駆動
タイミング信号φＲＷＬＸを所定時間τ２遅延する遅延
回路１４ｆと、遅延回路１４ｆの出力信号の立上がりに
応答してセットされてリフレッシュセンスアンプ活性化
信号φＲＳを活性化するセット／リセットフリップフロ
ップ１４ｇを含む。
【０１１２】裁定回路１２においては、先の図１０に示
す構成に加えて、リフレッシュ指示信号ＲＲＥＱと内部
チップイネーブル信号ＣＥを受けてリセット信号ＲＳＴ
を活性化するＮＯＲ回路１２ｅが設けられる。このリセ
ット信号ＲＳＴが活性化されると、セット／リセットフ
リップフロップ１３ｅ、１３ｇ、１４ｅおよび１４ｇが
リセットされ、行系制御回路１３および１４が非活性化
される。次に、この図１１に示す行系制御回路の動作
を、図１２に示す信号波形図を参照して説明する。
【０１１３】図１２を参照して、リフレッシュ指示信号
ＲＲＥＱが内部チップイネーブル信号ＣＥよりも早いタ
イミングで与えられた場合の動作について説明する。こ
の場合、上で説明したように、リフレッシュ活性化信号
ＲＥＦがリフレッシュ指示信号ＲＲＥＱの活性化に従っ
て活性化される。一方、正規行活性化信号ＮＯＲは、Ｌ
レベルを維持する。リフレッシュ行系制御回路１４にお
いては、遅延回路１４ａからの遅延リフレッシュ指示信
号ＲＲＥＱＤがＨレベルに立上がると、リフレッシュ活
性化信号ＲＥＦがＨレベルにあるため、ＡＮＤ回路１４
ｂの出力信号がＨレベルとなり、応じてＯＲ回路１４ｄ
の出力信号がＨレベルへ駆動される。このＯＲ回路１４
ｄの出力信号の立上がりに応答して、セット／リセット
フリップフロップ１４ｅがセットされ、リフレッシュワ
ード線駆動タイミング信号φＲＷＬＸがＨレベルへ駆動
され、リフレッシュワード線の選択が行なわれる。
【０１１４】リフレッシュワード線駆動タイミング信号
φＲＷＬＸが活性状態へ駆動された後、遅延回路１４ｆ
が有する遅延時間τ２が経過した後、セット／リセット
フリップフロップ１４ｇがセットされ、リフレッシュセ
ンスアンプ活性化信号φＲＳが活性化される。
【０１１５】一方、正規行系制御回路１３においては、
内部チップイネーブル信号ＣＥが活性状態となり、時間
τ１経過後遅延内部チップイネーブル信号ＣＥＤが活性
化されても、正規行活性化信号ＮＯＲはＬレベルであ
り、ＡＮＤ回路１３ｂの出力信号はＬレベルである。し
たがって、リフレッシュセンスアンプ活性化信号φＲＳ
が活性状態となるまで、このＡＮＤ回路１３ｃの出力信
号はＬレベルを維持し、応じてＯＲ回路１３ｄの出力信
号もＬレベルを維持するため、正規行選択動作は停止さ
れる。
【０１１６】リフレッシュセンスアンプ活性化信号φＲ
Ｓが活性化されると、ＡＮＤ回路１３ｃの出力信号がＨ
レベルとなり、応じてＯＲ回路１３ｄの出力信号によ
り、セット／リセットフリップフロップ１３ｅがセット
される。したがって、正規ワード線駆動タイミング信号
φＲＷＬＸが、リフレッシュセンスアンプ活性化信号φ
ＲＳが活性化された後に活性化される。
【０１１７】したがって、正規ワード線とリフレッシュ
ワード線とがセンス動作開始前にともに選択されるワー
ド線多重選択の問題を防止することができる。すなわ
ち、リフレッシュセンスアンプ活性化信号φＲＳにより
リフレッシュ動作が行なわれ、メモリセルキャパシタに
電源電圧ＶＣＣおよび接地電圧ＶＳＳレベルの電圧が書
込まれた後に、同一行アドレスの正規ワード線が選択状
態へ駆動される。この場合、メモリセルキャパシタの記
憶データが、正規ビット線へ伝達されるだけであり、こ
のとき、リフレッシュセンスアンプから正規ビット線へ
電流が流れ、正規ビット線の電圧レベル（読出電圧）が
メモリセルデータに応じて大きく変化する。次いで、遅
延回路１３ｆの出力信号がＨレベルに立上がると、セン
スアンプ活性化信号φＳが活性化され、正規ビット線の
電圧の差動増幅が行なわれる。
【０１１８】リフレッシュセンスアンプ活性化信号φＲ
Ｓが活性化された後、リフレッシュ指示信号ＲＲＥＱが
非活性化され、応じてリフレッシュ活性化信号ＲＥＦが
リセットされる。しかしながら、リフレッシュ動作が完
了しても、内部チップイネーブル信号ＣＥはＨレベルに
あり、ＮＯＲ回路１２ｅからのリセット信号ＲＳＴはＬ
レベルを維持し、リフレッシュ系の制御信号φＲＷＬＸ
およびφＲＳのリセットは行なわれない。
【０１１９】ここで、リフレッシュ指示信号ＲＲＥＱ
は、先に図８および図９において示したように、ワンシ
ョットパルスの形で発生されてもよく、またリフレッシ
ュセンスアンプ活性化信号φＲＳの活性化後所定時間経
過後にリセットされてもよい。ワンショットパルスの形
で発生される場合においても、このリフレッシュ指示信
号ＲＲＥＱのパルス幅は、遅延時間τ１およびτ２の和
よりも十分長ければ（τ１＋τ２＋τ３の時間幅）、リ
フレッシュ導通時アクセス競合時の裁定動作時にリフレ
ッシュが遅れて行なわれる場合にも、正確にリフレッシ
ュを行なうことができる。
【０１２０】データアクセスが完了し、内部チップイネ
ーブル信号ＣＥがＬレベルに立下がると、ＮＯＲ回路１
２ｅからのリセット信号ＲＳＴがＨレベルとなり、セッ
ト／リセットフリップフロップ１３ｅ、１３ｇ、１４ｅ
および１４ｇがリセットされ、正規行系制御回路１３お
よびリフレッシュ行系制御回路１４が初期状態へ復帰す
る。
【０１２１】このリフレッシュ動作時にデータアクセス
をする場合、内部チップイネーブル信号ＣＥがＨレベル
となってから正規ワード線が選択されるまでに、時間τ
１＋Δｔが必要である。この時間Δｔは、遅延回路１３
ａの出力信号ＣＥＤがＨレベルとなってから、正規ワー
ド線駆動タイミング信号φＷＬＸが活性状態に駆動され
るまでに必要とされる期間である。この時間Δｔが最大
となるのは、リフレッシュ指示信号ＲＲＥＱと内部チッ
プイネーブル信号ＣＥがほぼ同時に与えられるときであ
り、最大時間Δｔｍは、時間τ２となる。
【０１２２】通常のデータアクセスが単独で行なわれる
場合、遅延回路１３ａからの遅延チップイネーブル信号
ＣＥＤと正規行活性化信号ＮＯＲがともに活性状態とな
ったときに、正規ワード線駆動タイミング信号φＷＬＸ
が活性化される。したがって、この時間Δｔだけ、内部
動作が通常の動作時よりも遅れる。このワード線選択か
らセンスアンプ活性化までに要する時間は、通常、１０
ｎｓから１５ｎｓの間の時間である。内部チップイネー
ブル信号ＣＥが正規に入力されたときの通常のアクセス
時間は３０ｎｓから４０ｎｓである。したがってこれら
を考慮すると、サイクル時間は、４０ｎｓから５５ｎｓ
となり、プリチャージ時間の１０ｎｓを含めても、サイ
クル時間を７０ｎｓ以内に収めることができる。このよ
うに、高速動作しかつ正確にデータのアクセスを行なう
ことのできる半導体記憶装置を実現することができる。
【０１２３】特に、リフレッシュが先に行なわれる場
合、リフレッシュビット線対に先にデータが読出され
る。したがって、このリフレッシュビット線対を選択す
ることにより、この裁定のために必要とされる時間Δｔ
の影響を受けることなく、通常アクセス時のタイミング
で列選択を行なってデータアクセスを行なうことができ
る。したがって、この場合、サイクル時間は、通常のア
クセス時間と変わることがなく、裁定動作の影響を受け
ることなく、高速動作しかつ正確にデータのアクセスを
行なうことのできる半導体記憶装置を実現することがで
きる。
【０１２４】なお、内部チップイネーブル信号ＣＥが先
に活性化され、リフレッシュ指示信号ＲＲＥＱが次に活
性化される場合には、図１２におけるリフレッシュ用の
信号と正規ワード線選択用の信号とを入替えることによ
り、その動作波形が得られる。
【０１２５】［列選択制御回路１５の構成］図１３は、
図２に示す列選択制御回路１５の構成を概略的に示す図
である。図１３においては、内部アドレス発生部の構成
も併せて示す。内部アドレス発生部は、外部からのロウ
アドレス信号ＸＡＤを内部チップイネーブル信号ＣＥに
従って取込みラッチするＸアドレス入力バッファ２２
と、外部からのコラムアドレス信号ＹＡＤを内部チップ
イネーブル信号ＣＥに従って取込みラッチするＹアドレ
ス入力バッファ２４と、リフレッシュ指示信号ＲＲＥＱ
に従ってリフレッシュアドレス信号を生成するリフレッ
シュアドレスカウンタ２０と、リフレッシュアドレスラ
ッチ指示信号ＲＡＬに従ってリフレッシュアドレスカウ
ンタ２０からのリフレッシュアドレス信号を取込みラッ
チして内部リフレッシュアドレス信号ＲＡを生成するリ
フレッシュアドレス入力バッファ２１を含む。Ｘアドレ
ス入力バッファ２２からの内部ロウアドレス信号ＸＡ
が、正規行系回路に含まれる正規Ｘデコーダへ与えられ
る。リフレッシュアドレス入力バッファ２１からの内部
リフレッシュアドレス信号ＲＡは、リフレッシュ行系回
路に含まれるリフレッシュＸデコーダへ与えられる。
【０１２６】列選択制御回路１５は、Ｘアドレス入力バ
ッファ２２からの内部ロウアドレス信号ＸＡとリフレッ
シュアドレス入力バッファ２１からの内部リフレッシュ
アドレス信号ＲＡの一致を検出する一致検出回路２３
と、Ｙアドレス入力バッファ２４からの内部コラムアド
レス信号をデコードし、コラムデコード信号ＹＦを生成
するＹデコーダ２５と、裁定回路１２からの正規行活性
化信号ＮＯＲおよびリフレッシュ活性化信号ＲＥＦと一
致検出回路２３の出力信号とに従って、Ｙデコーダ２５
からの列デコード信号ＹＦに従って、正規列選択信号Ｙ
およびリフレッシュ列選択信号ＹＲの一方を活性化する
切換回路２７を含む。
【０１２７】この切換回路２７により、同一行に対しリ
フレッシュとデータアクセスとが行なわれる場合、早い
タイミングで行なわれた動作に対応する列選択ゲートを
列デコード信号ＹＦに従って選択する。これにより、早
いタイミングでデータアクセスを行なうことができ、先
の図１２に示す遅延時間Δｔの時間を待ち合わせる必要
がなく、高速アクセスが実現される。
【０１２８】図１４は、図１３に示す一致検出回路２３
の構成の一例を示す図である。図１４において、一致検
出回路２３は、内部リフレッシュアドレス信号ＲＡおよ
び内部Ｘアドレス信号ＸＡの対応のビットの対ＸＡ０−
ＸＡｋおよびＲＡ０−ＲＡｋをそれぞれ受けるＥＸＯＲ
回路３０−１〜３０−ｋと、これらのＥＸＯＲ回路３０
−１〜３０−ｋの出力信号を受けるＮＯＲ回路３１と、
ＮＯＲ回路３１の出力信号を受けるインバータ回路３２
を含む。
【０１２９】ＥＸＯＲ回路３０−ｉは、アドレスビット
ＸＡｉおよびＲＡｉを受ける。これらのビットの論理値
が一致している場合には、ＥＸＯＲ回路３０−ｉは、Ｌ
レベルの信号を出力する。したがって、リフレッシュア
ドレスＲＡとＸアドレスＸＡが一致している場合には、
これらのＥＸＯＲ回路３０−１〜３０−ｋの出力信号は
すべてＬレベルとなる。ＮＯＲ回路３１が、入力信号が
すべてＬレベルのときにＨレベルの信号を出力する。
【０１３０】したがって、ＮＯＲ回路３１からの一致検
出信号ＲＣがＨレベルとなると、リフレッシュ行とデー
タアクセス行とが同じであることが示される。インバー
タ回路３２は、一致検出信号ＲＣの反転信号／ＲＣを生
成しており、リフレッシュ行および通常データアクセス
行が不一致の場合には、このインバータ回路３２からの
不一致検出信号／ＲＣがＨレベルとなる。
【０１３１】図１５は、図１３に示す切換回路２７の構
成の一例を示す図である。図１５において、切換回路２
７は、リフレッシュ活性化信号ＲＥＦと不一致検出信号
／ＲＣを受けるＡＮＤ回路２７ａと、ＡＮＤ回路２７ａ
の出力信号と補のリフレッシュ活性化信号／ＲＥＦ（ま
たは正規行活性化信号ＮＯＲ）を受けるＯＲ回路２７ｂ
と、リフレッシュ活性化信号ＲＥＦと一致検出信号ＲＣ
と列選択活性化信号φＹＦを受けるＡＮＤ回路２７ｃ
と、ＯＲ回路２７ｂの出力信号と列選択活性化信号φＹ
Ｆを受けるＡＮＤ回路２７ｄを含む。リフレッシュ動作
時においては、列選択動作は行なわれない。したがっ
て、リフレッシュ列選択信号に対する活性化タイミング
信号として、内部チップイネーブル信号ＣＥの遅延信号
に応答して活性化されかつ内部チップイネーブル信号Ｃ
Ｅの非活性化に応答して非活性化される列選択活性化信
号φＹＦを利用する。
【０１３２】この列選択活性化信号φＹＦは、内部チッ
プイネーブル信号ＣＥが活性化されて、正規ワード線の
選択および正規センスアンプの活性化が通常アクセス時
に行なわれる時間（τ１＋τ２）よりも遅延時間τ３だ
け遅れて活性化される。通常アクセス時に、正規センス
アンプが活性化され、センス動作が完了し、正規ビット
線の電圧レベルが確定した時点で、この列選択活性化信
号φＹＦが活性化される。したがって、リフレッシュ動
作時に列選択動作は行なわれなくても、この内部チップ
イネーブル信号ＣＥを用いて列選択活性化信号φＹＦを
生成することにより、リフレッシュ列選択信号を生成す
ることができる。
【０１３３】この切換回路２７は、さらに、Ｙデコーダ
２５が出力する列デコード信号ＹＦ１−ＹＦｍそれぞれ
に対応して設けられるＡＮＤ回路の対ＡＮおよびＲＡＮ
を含む。列デコード信号ＹＦ１に対しては、ＡＮＤ回路
ＡＮ１およびＲＡＮ１が設けられ、デコード信号ＹＦ２
に対しては、ＡＮＤ回路ＡＮ２およびＲＡＮ２が設けら
れる。列デコード信号ＹＦｍに対しては、ＡＮＤ回路Ａ
ＮｍおよびＲＡＮｍが設けられる。ＡＮＤ回路ＡＮ１−
ＡＮｍは、ＡＮＤ回路２７ｄからの正規列選択活性化信
号φＹの活性化時対応の列デコード信号に従って正規列
選択信号Ｙ１−Ｙｍを生成する。ＡＮＤ回路ＲＡＮ１−
ＲＡＮｍは、ＡＮＤ回路２７ｃの出力するリフレッシュ
列選択活性化信号φＹＲに従ってイネーブルされ、列デ
コード信号ＹＦ１−ＹＦｍに従ってリフレッシュ列選択
信号ＹＲ１−ＹＲｍを生成する。次に、この図１５に示
す切換回路２７の動作について説明する。
【０１３４】リフレッシュ要求が、通常のアクセス動作
指示よりも早い場合には、リフレッシュ活性化信号ＲＥ
Ｆが活性化され、正規行活性化信号ＮＯＲまたは信号／
ＲＥＦが非活性化される。リフレッシュ活性化信号ＲＥ
Ｆの活性化時において、通常アクセスが指定されたとき
リフレッシュアドレス信号ＲＡと外部からの行アドレス
信号ＸＡとが一致している場合には、一致検出信号ＲＣ
がＨレベルとなり、不一致検出信号／ＲＣはＬレベルと
なる。ＯＲ回路２７ｂの出力信号は、この条件下におい
てはＬレベルであり、ＡＮＤ回路２７ｄの出力信号φＹ
がＬレベルを維持する。列選択活性化信号φＹＦがＨレ
ベルとなると、ＡＮＤ回路２７ｃの出力信号φＹＲがＨ
レベルとなり、列デコード信号ＹＦ１−ＹＦｍに従って
リフレッシュ列選択信号ＹＲ１−ＹＲｍのいずれかが選
択状態のＨレベルとなり、リフレッシュ列選択ゲートを
介してリフレッシュビット線対が内部データ線対に結合
される。
【０１３５】アドレス不一致の場合には、一致検出信号
ＲＣがＬレベルであり、一方、不一致検出信号／ＲＣが
Ｈレベルとなる。したがって、ＡＮＤ回路２７ｃの出力
信号はＬレベルとなり、一方ＡＮＤ回路２７ａの出力信
号がＨレベルとなり、応じてＯＲ回路２７ｂの出力信号
がＨレベルとなる。したがって、列選択活性化信号φＹ
Ｆが活性化されると、ＡＮＤ回路２７ｄからの正規列選
択活性化信号φＹが活性状態となり、列デコード信号Ｙ
Ｆ１−ＹＦｍに従って正規列選択信号Ｙ１−Ｙｍのいず
れかが選択状態へ駆動される。
【０１３６】リフレッシュ要求よりも通常動作指示が早
い場合には、補のリフレッシュ活性化信号／ＲＥＦ（正
規行活性化信号ＮＯＲ）がＨレベルとなり、ＯＲ回路２
７ｂの出力信号がＨレベルとなる。一方、リフレッシュ
活性化信号ＲＥＦがＬレベルであり、ＡＮＤ回路２７ｃ
の出力信号φＹＲはＬレベルである。したがって、この
場合においては、列選択活性化信号φＹＦに従って正規
列選択活性化信号φＹが活性化され、正規列選択信号Ｙ
１−Ｙｍが列デコード信号ＹＦ１−ＹＦｍに従って生成
される。
【０１３７】リフレッシュのみが行なわれ、通常アクセ
スが行なわれない場合には、列選択活性化信号φＹＦは
Ｌレベルであり、応じて列選択活性化信号φＹＲおよび
φＹはともにＬレベルであり、列選択信号Ｙ１−Ｙｍお
よびＹＲ１−ＹＲｍはすべてＬレベルを維持し、列選択
動作は行なわれない。
【０１３８】また、データアクセスのみが行なわれる場
合には、ＯＲ回路２７ｂの出力信号がＨレベルとなり、
列選択活性化信号φＹＦがＨレベルとなると、正規列選
択活性化信号φＹが活性化されて正規列選択信号Ｙ１−
Ｙｍの１つが列デコード信号ＹＦ１−ＹＦｍに従って選
択状態へ駆動される。
【０１３９】上述の説明においては、正規列選択信号Ｙ
１−Ｙｍの１つまたはリフレッシュ列選択信号ＹＲ１−
ＹＲｍの１つが選択状態へ駆動されると説明している。
しかしながら、列デコード信号ＹＦ１−ＹＦｍの複数個
が並列に活性化されて複数ビットのデータのアクセスが
行なわれてもよい。この場合、内部データ線対が、複数
ビット設けられる。
【０１４０】以上のように、この発明の実施の形態１に
従えば、リフレッシュとデータの通常アクセスとが並行
して行なわれる場合、リフレッシュ行アドレスと外部か
らの選択する行アドレスとが一致する場合には、早いタ
イミングで活性化された動作モードに対応する列選択ゲ
ートを選択するように構成しており、リフレッシュ動作
と通常のデータアクセスとが重なり合う場合において
も、高速アクセスを実現することができる。
【０１４１】［実施の形態２］図１６は、この発明の実
施の形態２に従う半導体記憶装置のアレイ部の構成を示
す図である。この図１６においては、メモリユニットＭ
Ｕ１−ＭＵｎが１列に整列して配置される。メモリユニ
ットＭＵ１−ＭＵｎの各々は、正規ビット線ＢＬおよび
リフレッシュビット線ＲＢＬに結合されるメモリセルＭ
Ｃａと、正規ビット線／ＢＬおよびリフレッシュビット
線／ＲＢＬに接続されるメモリセルＭＣｂを含む。メモ
リユニットＭＵ１−ＭＵｎの各々においては、メモリセ
ルＭＣａおよびＭＣｂは、同じ正規ワード線ＷＬ（ＷＬ
１−ＷＬｎ）およびリフレッシュワード線ＲＷＬ（ＲＷ
Ｌ１−ＲＷＬｎ）に接続される。
【０１４２】すなわち、図１６に示す構成においては、
メモリユニットＭＵ１−ＭＵｎは、２つのメモリセルＭ
ＣａおよびＭＣｂを含み、ワード線選択時においては、
相補データを対応のビット線対に読出す。
【０１４３】メモリセルＭＣａは、ストレージノードＳ
Ｎ１とセルプレート電圧源との間に接続されるキャパシ
タＣ１と、対応の正規ワード線ＷＬ（ＷＬ１−ＷＬｎ）
上のワード線選択信号φＷＬ（φＷＬ１−φＷＬｎ）に
応答してストレージノードＳＮ１をビット線ＢＬに接続
する正規アクセストランジスタＮＱ１と、対応のリフレ
ッシュワード線ＲＷＬ（ＲＷＬ１−ＲＷＬｎ）上のリフ
レッシュワード線駆動信号φＲＷＬ（φＲＷＬ１−φＲ
ＷＬｎ）に応答して導通し、ストレージノードＳＮ１を
リフレッシュビット線ＲＢＬに接続するリフレッシュア
クセストランジスタＲＱ１を含む。
【０１４４】メモリセルＭＣｂは、ストレージノードＳ
Ｎ２とセルプレート電圧源との間に接続されるキャパシ
タＣ２と、対応の正規ワード線ＷＬ上の正規ワード線駆
動信号φＷＬに応答して導通し、ストレージノードＳＮ
２をビット線／ＢＬに接続する正規アクセストランジス
タＮＱ２と、対応のリフレッシュワード線ＲＷＬ上のリ
フレッシュワード線駆動信号φＲＷＬに応答してストレ
ージノードＳＮ２をリフレッシュビット線／ＲＢＬに接
続するリフレッシュアクセストランジスタＲＱ２を含
む。
【０１４５】したがって、これらのメモリセルＭＣａお
よびＭＣｂは同時に選択されて、正規ビット線ＢＬおよ
び／ＢＬまたはリフレッシュビット線ＲＢＬおよび／Ｒ
ＢＬに相補データが読出される。すなわち、メモリユニ
ットＭＵ１−ＭＵｎにおいて、２個のメモリセルを設
け、１ビットのデータを、２つのセルで記憶する。他の
構成は、図１に示す構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。
【０１４６】この図１６に示すように、正規ビット線対
ＢＬおよび／ＢＬまたはリフレッシュビット線対ＲＢＬ
および／ＲＢＬに相補データを読出すことにより、以下
の利点が得られる。
【０１４７】図１７は、図１６に示すメモリユニットＭ
ＵのストレージノードＳＮ１およびＳＮ２の電圧の経時
変化を概略的に示す図である。図１７においては、スト
レージノードＳＮ１にＨレベルデータが格納され、スト
レージノードＳＮ２にＬレベルデータが格納された場合
の電圧変化を示す。
【０１４８】ストレージノードＳＮ１は、リフレッシュ
完了直後またはデータ書込直後においては、その電圧レ
ベルが電源電圧ＶＣＣレベルである。リーク電流によ
り、このストレージノードＳＮ１の電圧レベルが指数関
数的に低下する。一方、ストレージノードＳＮ２は、デ
ータの再書込直後または書込直後は、接地電圧ＶＳＳレ
ベルである。通常、基板領域は、負電圧ＶＢＢレベルに
バイアスされているため、このストレージノードＳＮ２
の電圧レベルも同様、負電圧ＶＢＢに向かって指数関数
的に低下する。
【０１４９】今、時刻ＴａにおいてストレージノードＳ
Ｎ１の電圧がＶ１となったときが、センスマージンの限
界であり、読出電圧ΔＶがこれより小さくなると誤った
センス動作が行なわれる。したがって、従来において
は、時間Ｔａよりも短い間隔でリフレッシュを行なう必
要がある。ここで、読出電圧限界値ΔＶｍは、ビット線
対プリチャージ電圧ＶＢＬが中間電圧ＶＣＣ／２の場
合、Ｖ１−（ＶＣＣ／２）で表わされる。通常、ストレ
ージノードＳＮ１のみがビット線ＢＬ（またはリフレッ
シュビット線ＲＢＬ）に接続され、補のビット線／ＢＬ
（または補のリフレッシュビット線／ＲＢＬ）は、プリ
チャージ電圧ＶＢＬ（＝ＶＣＣ／２）に維持されてお
り、センスアンプが、この読出電圧限界値ΔＶｍ以上の
大きさの読出電圧ΔＶを差動増幅している。
【０１５０】本実施の形態２においては、ストレージノ
ードＳＮ１およびＳＮ２がともにビット線ＢＬおよび／
ＢＬまたはリフレッシュビット線ＲＢＬおよび／ＲＢＬ
に同時に結合される。したがって、ビット線ＢＬおよび
／ＢＬ（またはリフレッシュビット線ＲＢＬおよび／Ｒ
ＢＬ）の電圧差が、ΔＶａとなり、たとえ一方のビット
線の読出電圧ΔＶが読出電圧限界値以下であっても、ビ
ット線間の電圧差は読出電圧限界値ΔＶｍよりも十分大
きい。したがって、時刻Ｔａにおいてメモリセルデータ
を読出しても、正確にデータのセンス動作を行なうこと
ができる。すなわち、リフレッシュ間隔を、大幅に長く
することができ、データ保持モードなどにおいて行なわ
れるリフレッシュ動作による消費電流を大幅に低減する
ことができる。したがって、携帯機器などの低スタンバ
イ電流が要求される用途などにおいて、この本実施の形
態２の構成を用いることができる。
【０１５１】図１８は、データ読出時の正規ビット線Ｂ
Ｌおよび／ＢＬの電圧波形を概略的に示す図である。図
１８においては、正規ビット線ＢＬにＨレベルデータが
読出される場合の信号波形を示す。中間電圧ＶＢＬにプ
リチャージされていた正規ビット線ＢＬおよび／ＢＬ
は、メモリセルの選択により、その電圧レベルが変化す
る。ビット線ＢＬは、中間電圧ＶＢＬから電圧ΔＶｈだ
けその電圧レベルが上昇し、一方、補の正規ビット線／
ＢＬは、中間電圧ＶＢＬから電圧ΔＶｌだけその電圧レ
ベルが低下する。正規センスアンプは、このビット線Ｂ
Ｌおよび／ＢＬの電圧を差動増幅するため、センスアン
プに対しては、電圧ΔＶｈ＋ΔＶｌの電圧差が印加され
る。したがって、ほぼ２倍の読出電圧をセンスアンプに
与えることができ、素子が微細化されて読出電圧が小さ
くなっても、センスアンプの動作マージンを大幅に改善
することができ、センス動作を正確に行なうことができ
る。また、従来と同様のセンスマージンであれば、セン
ス開始タイミングを早くすることができ、高速アクセス
が実現される。
【０１５２】図１９は、メモリセル単位ＭＵの構成を示
す図である。正規アクセストランジスタＮＱ１およびＮ
Ｑ２には、ゲート容量ＰＣ１およびＰＣ２がそれぞれ存
在し、またリフレッシュアクセストランジスタＲＱ１お
よびＲＱ２には、ゲート容量ＲＰＣ１およびＲＰＣ２が
それぞれ存在する。ゲート容量ＰＣ１およびＰＣ２は、
それぞれ、正規ワード線ＷＬと正規ビット線ＢＬおよび
／ＢＬとの間を容量結合し、ゲート容量ＲＰＣ１および
ＲＰＣ２は、それぞれ、リフレッシュワード線ＲＷＬお
よび／ＲＷＬとリフレッシュビット線ＲＢＬおよび／Ｒ
ＢＬをそれぞれ容量結合する。
【０１５３】今、正規ワード線ＷＬの選択時、正規ワー
ド線ＷＬの電圧レベルが上昇した場合、このゲート容量
ＰＣ１およびＰＣ２による容量結合により、正規ビット
線ＢＬおよび／ＢＬの電圧レベルが変化する。この場
合、図２０に示すように、ゲート容量ＰＣ１およびＰＣ
２により、これらの正規ビット線ＢＬおよび／ＢＬに同
相のノイズが現われ、メモリセルユニットＭＵから読出
されたデータに重畳される。したがって、正規ビット線
ＢＬおよび／ＢＬには、同相のノイズが重畳されたメモ
リセルデータが読出されてセンス動作が行なわれる。こ
のセンス動作時においては、正規センスアンプは、正規
ビット線ＢＬおよび／ＢＬの電圧を差動増幅するため、
このノイズが相殺され、正確なセンス動作を行なうこと
ができる。
【０１５４】正規ワード線ＷＬが非選択状態へ駆動され
る場合には、これらの正規ビット線ＢＬおよび／ＢＬ
は、正規センスアンプによりその電圧レベルがラッチさ
れており、この正規ワード線ＷＬの電圧レベルの変化
が、メモリセルデータに悪影響を及ぼすのが防止され
る。
【０１５５】リフレッシュアクセストランジスタＲＱ１
およびＲＱ２のゲート容量ＲＰＣ１およびＲＰＣ２も同
様、リフレッシュワード線ＲＷＬの選択時に同相のノイ
ズをリフレッシュビット線ＲＢＬおよび／ＲＢＬに生じ
させる。したがって、このリフレッシュ動作時において
も、正確にリフレッシュセンスアンプにより、同相ノイ
ズが相殺され、メモリセルデータのリフレッシュを行な
うことができる。
【０１５６】すなわち、対をなすビット線に相補データ
を読出すように構成することにより、読出電圧を大きく
することができるとともに、ワード線選択時のアクセス
トランジスタのゲート容量（寄生容量）によるノイズを
対をなすビット線に同方向に生じさせることができ、セ
ンス動作時これらの同相ノイズがキャンセルされる。し
たがって、ノイズキャンセル用のダミーワード線等を設
ける必要がなく、また、ダミーワード線を選択ワード線
のアドレスにおいて偶数ワード線用ダミーワード線およ
び奇数ワード線用ダミーワード線とで切換える必要もな
く、制御が簡略化される。
【０１５７】この実施の形態２においても、リフレッシ
ュビット線対にリフレッシュ列選択ゲートＲＣＳＧが設
けられており、リフレッシュ動作および通常データアク
セス動作時の裁定結果および同一行アドレスが指定され
たかの判定結果に従って、正規列選択ゲートおよびリフ
レッシュ列選択ゲートの一方に対し列選択動作が行なわ
れる。
【０１５８】以上のように、この発明の実施の形態２に
従えば、相補データを正規ビット線対およびリフレッシ
ュビット線対それぞれに読出すように構成しており、デ
ータ保持時間を長くすることができ、リフレッシュ回数
を低減でき、応じてデータ保持に必要な電流を低減する
ことができる。また、動作ノイズが対をなすビット線に
現われるため、センス動作のノイズマージンを大きくす
ることができ、安定なセンス動作を保証することができ
る。
【０１５９】［実施の形態３］図２１は、この発明の実
施の形態３に従うメモリアレイのレイアウトを概略的に
示す図である。図２１は、図１６に示すアレイ構造、す
なわち相補データがビット線対に読出される構成のメモ
リセルのレイアウトを示す。図２１においては、３行２
列に配置されたメモリセルユニットＭＵを示す。２本の
リフレッシュワード線ＲＷＬ１およびＲＷＬ２と正規ワ
ード線ＷＬ２およびＷＬ３がそれぞれ対をなして隣接し
て配置される。以降、この２本のリフレッシュワード線
の組と２本の正規ワード線の組が交互に配置される。
【０１６０】リフレッシュワード線ＲＷＬと正規ワード
線ＷＬとの間にキャパシタコンタクト３１が行方向に整
列して配置される。このキャパシタコンタクト３１は、
メモリトランジスタ（アクセストランジスタ）とキャパ
シタとを電気的に接続するためのコンタクトである。
【０１６１】列方向に延在して、正規ビット線ＢＬ１，
ＢＬ２，／ＢＬ１および／ＢＬ２と、リフレッシュビッ
ト線ＲＢＬ１，／ＲＢＬ１，ＲＢＬ２，および／ＲＢＬ
２が配置される。このビット線配置においては、正規ビ
ット線ＢＬ（または／ＢＬ）とリフレッシュビット線Ｒ
ＢＬ（／ＲＢＬ）が交互に配置される。
【０１６２】正規ワード線ＷＬと正規ビット線ＢＬ（／
ＢＬ）の交差部に対応してメモリセルトランジスタＮＱ
が配置され、リフレッシュビット線ＲＢＬ（または／Ｒ
ＢＬ）とリフレッシュワード線ＲＷＬの交差部に対応し
てリフレッシュアクセストランジスタＲＱが配置され
る。図２１においては、正規ワード線ＷＬ１と正規ビッ
ト線ＢＬ１の交差部に対応して配置されるメモリアクセ
ストランジスタＱＮ１と、リフレッシュワード線ＲＷＬ
１とリフレッシュビット線ＲＢＬ１の交差部に対応して
配置されるリフレッシュアクセストランジスタＲＱを代
表的に示す。
【０１６３】対をなす正規ワード線ＷＬとリフレッシュ
ワード線ＲＷＬのピッチでキャパシタを構成する容量素
子３２が配置される。この容量素子３２は、ストレージ
ノードがキャパシタコンタクト３１を介して対応のアク
セストランジスタの不純物領域と結合される。
【０１６４】メモリセルＭＣａおよびＭＣｂにより、メ
モリセルユニットＭＵが形成される。メモリセルＭＣａ
およびＭＣｂそれぞれにおいて、２つのアクセストラン
ジスタＮＱおよびＲＱのキャパシタコンタクト３１が、
不純物領域３４により相互結合される。
【０１６５】この図２１に示すレイアウトのように、横
Ｔ字形のメモリトランジスタ対を列方向に沿って２本の
ワード線ごとに配置し、メモリセル内において対をなす
トランジスタの一方導通ノードが不純物領域を共有する
構成とすることにより、従来の１トランジスタ／１キャ
パシタ型のメモリセルのレイアウトを利用して、２トラ
ンジスタ／１キャパシタのメモリセルを配置することが
できる。
【０１６６】容量素子３２ａおよび３２ｂがキャパシタ
コンタクト３１を介して不純物領域３４に結合されてお
り、そのストレージノード電極は分離されている。容量
素子３２ａおよび３２ｂにより、１つのキャパシタＣ１
が形成され、また容量素子３２ｃおよび３２ｄにより、
１つのキャパシタＣ２が形成される。
【０１６７】また、正規ワード線の間に、正規ビット線
とアクセストランジスタの接続するためのビット線コン
タクト３０が配置され、またリフレッシュワード線の間
に、リフレッシュビット線とリフレッシュアクセストラ
ンジスタとの電気的接続をとるためのリフレッシュビッ
ト線コンタクト３５が配置される。
【０１６８】図２２は、図２１に示す一点鎖線Ａ−Ａに
沿った断面構造を概略的に示す図である。図２２におい
て、容量素子３２ａは、ビット線ＢＬ１およびＲＢＬ１
の間の領域に形成されるキャパシタコンタクトに延在す
るレッグ領域３２ａａと、レッグ領域３２ａａにより電
気的に接続される断面Ｕ字形状のストレージノード３２
ａｂを含む。レッグ領域３２ａａは、キャパシタコンタ
クト（図示せず）領域に形成されて不純物領域３４に結
合される。この不純物領域３４は、Ｎ型不純物領域であ
る。
【０１６９】容量素子３２ｂは、容量素子３２ａと別の
領域に形成され、ビット線ＲＢＬ１および／ＲＢＬ１の
間にキャパシタコンタクト（図示せず）を介して形成さ
れるレッグ領域３２ｂａと、レッグ領域３２ｂａ上に形
成される断面Ｕ字形のストレージノード電極３２ｂｂを
含む。これらの容量素子３２ａおよび３２ｂのストレー
ジノード電極３２ａｂおよび３２ｂｂに形成される。こ
の断面Ｕ字形状のストレージノード電極３２ａｂおよび
３２ｂｂとセルプレート電極層との対向する部分により
容量が形成される。セルプレート電極層３６は、ポリシ
リコンなどの高融点金属層で形成され、またストレージ
ノード電極３２ａｂおよび３２ｂｂも、同様ポリシリコ
ンなどの高融点金属で形成される。キャパシタ絶縁膜
は、容量値をできるだけ大きくするために、たとえばシ
リコンナイトライドおよびシリコン酸化膜の２層構造の
高誘電率の絶縁膜で形成される。
【０１７０】この図２２に示す構成において、容量素子
３２ａおよび３２ｂは、不純物領域３４を介して電気的
に結合され、したがって、メモリセルのキャパシタＣ１
が、これらの容量素子３２ａおよび３２ｂの並列接続体
により与えられる。
【０１７１】メモリセルキャパシタとして、円筒型のス
タックトキャパシタを利用することにより、断面Ｕ字形
状のストレージノード３２ａｂおよび３２ｂｂの表面積
を大きくすることができ、応じてこの単位面積当りの容
量の容量値を大きくすることができる。
【０１７２】通常のＤＲＡＭの１トランジスタ／１キャ
パシタ型メモリセルにおいては、キャパシタコンタクト
３１は不純物領域３４を介して電気的に接続されずに、
互いに分離されている。したがって、従来と同様のメモ
リセルレイアウトを利用して、不純物領域３４がキャパ
シタコンタクト両者（１つのメモリセル内における）を
電気的に接続するようにレイアウトするだけで、２トラ
ンジスタ／１キャパシタ型のメモリセルを実現すること
ができ、またリフレッシュビット線および正規ビット線
を交互に配置することにより、４トランジスタ／２キャ
パシタ型のメモリセルユニットを実現することができ
る。すなわち、従来のメモリセルの製造工程において単
に不純物領域を形成するためのマスクのみを変更するだ
けで、容易に相補データをビット線対に読出すメモリユ
ニットを形成することができる。
【０１７３】なお、メモリセルキャパシタの構造として
は、断面がＵ字形状の中空円筒型のスタックトキャパシ
タが一例として示されている。しかしながら、他の構造
のメモリセルキャパシタが利用されてもよい。
【０１７４】また、ビット線ＢＬ（／ＢＬ）およびＲＢ
Ｌ（／ＲＢＬ）は、ストレージノードよりも下層の同一
配線層に形成され、素子活性領域外部に交互に配置され
る。
【０１７５】以上のように、この発明の実施の形態３に
従えば、メモリセルトランジスタ（アクセストランジス
タ）の不純物領域を延在して２つのキャパシタコンタク
トを接続するように構成しており、従来と同様の製造工
程を用いて、相補データをビット線対に利用することの
できる２トランジスタ／１キャパシタ型メモリセルを実
現してかつ相補データを記憶するメモリセルユニットを
配置することができる。この図２２に示すレイアウトは
図１に示すアレイ構造にも適用できる。
【０１７６】［実施の形態４］図２３は、この発明の実
施の形態４に従うメモリセルキャパシタの構造を概略的
に示す図である。図２３に示す構成においては、図２２
に示す構成に加えて、ストレージノード電極３２ａｂお
よび３２ｂｂが導電層３８により相互接続され、これら
のストレージノード電極３２ａｂおよび３２ｂｂがこの
導電層３８を介して電気的に接続される。したがって、
この導電層３８により、セルプレート電極層３６との間
に追加の容量が形成され、より容量値を大きくすること
ができる。この導電層３８は、ストレージノード３２ａ
ｂおよび３２ｂｂと同様、ポリシリコンなどの高融点金
属で形成される。この導電層３８とセルプレート電極層
３６の間には、キャパシタ絶縁膜が形成される。
【０１７７】図２３に示すメモリセルキャパシタの他の
構成は、図２２に示す構成と同じである。この互いに分
離して形成されるストレージノード電極３２ａｂおよび
３２ｂｂを導電層３８で相互接続することにより、導電
層３８を新たな容量として利用することができ、小占有
面積で大きな容量値を有するメモリセルキャパシタを実
現することができる。
【０１７８】［実施の形態５］図２４は、この発明の実
施の形態５に従うメモリセルキャパシタの構造を概略的
に示す図である。図２４においては、メモリセルトラン
ジスタ（アクセストランジスタ）の不純物領域は個々に
形成され、容量素子３２ａおよび３２ｂのストレージノ
ード電極３２ａａおよび３２ｂａが、導電層３８により
相互接続される。すなわち、容量素子３２ａおよび３２
ｂは不純物領域を介して相互接続されるのではなく、導
電層３８を介して相互接続される。
【０１７９】基板領域がＰ型半導体層であり、したがっ
て、不純物領域３７ａおよび３７ｂと基板領域の間のＰ
Ｎ接合の面積を十分低減することができる。このＰＮ接
合の面積を低減することにより接合リーク電流を低減
し、データ保持特性をさらに改善する。
【０１８０】図２５は、図２４に示すメモリセルキャパ
シタの平面レイアウトを概略的に示す図である。図２５
に示すように、不純物領域３７ａは、アクセストランジ
スタＮＱ１の一方導通ノード（ストレージノード）とな
り、また不純物領域３７ｂは、リフレッシュトランジス
タＲＱ１の一方導通ノードとなる。これらの不純物領域
３７ａおよび３７ｂは互いに分離されている。ビット線
コンタクト３０を介してアクセストランジスタＮＱ１が
正規ビット線ＢＬ１に接続され、また、リフレッシュビ
ット線コンタクト３５を介してリフレッシュトランジス
タＲＱ１がリフレッシュビット線ＲＢＬ１に接続され
る。したがって、この場合、メモリセルトランジスタ
（アクセストランジスタ）のレイアウトが同じであり、
ビット線が正規およびリフレッシュビット線を含むだけ
であり、従来のＤＲＡＭセルの製造工程を何ら変更する
ことなく容易にリーク電流が低減された２トランジスタ
／１キャパシタ型のメモリセルを実現することができ
る。
【０１８１】［実施の形態６］図２６は、この発明の実
施の形態６に従うメモリセルキャパシタの容量素子の構
造を概略的に示す図である。図２６において、容量素子
３２は、Ｎ型不純物領域４０に結合されるストレージノ
ード４２と、キャパシタ絶縁膜を介してストレージノー
ド４２と対向して配置されるセルプレート電極層４４
と、このセルプレート電極層４４上に配設されるビット
線導電層４６を含む。ストレージノード４２は中空円筒
型である。このビット線下部に、ストレージノード電極
層４２を配設することにより、ストレージノード４２の
側壁面積を十分大きくすることができ、小占有面積で大
きな容量値を有する容量素子を実現することができる。
【０１８２】このストレージノード電極層４２は、図２
２から図２４に示す構成の容量素子と同様に電気的に接
続される。すなわち、導電層によりストレージノードが
相互接続され、不純物領域４０が連続して延在して配置
される。また、これに代えて、不純物領域４０が個々に
分離され、ストレージノード電極層４２のみが、導電層
により相互接続される。これらの構成のいずれが用いら
れてもよい。
【０１８３】図２６に示す構成は、メモリセルキャパシ
タがビット線ＢＬまたはリフレッシュビット線ＲＢＬ下
部に形成されており、キャパシタ・アンダー・ビット線
（ＣＵＢ）構造と呼ばれる。このような構造を利用する
ことにより、小占有面積で大きな容量値を有するメモリ
セルキャパシタを実現することができる。また、ビット
線導電層４６を、メモリセルキャパシタの上部に配設す
ることにより、このビット線に印加されるストレスを小
さくすることができ、応じて、ビット線導電層４６をメ
タル配線層で形成することができ、ビット線の抵抗を低
減することができるという効果を併せて得ることができ
る。
【０１８４】［実施の形態７］図２７は、この発明の実
施の形態７に従う半導体記憶装置のメモリセルのレイア
ウトを概略的に示す図である。図２７においては、メモ
リセルを形成する素子活性領域５４が列方向に延在して
配置される。アクセストランジスタＮＱは、ビット線コ
ンタクト５０を介して対応の正規ビット線に接続され、
またリフレッシュトランジスタＲＱは、リフレッシュビ
ット線コンタクト５２を介して対応のリフレッシュビッ
ト線に結合される。したがって、この図２７に示す配置
において、列方向においては、正規ビット線コンタクト
５０、キャパシタコンタクト３１、およびリフレッシュ
ビット線コンタクト５２が整列して配置され、また行方
向において同じ種類のコンタクトが各列に対応して整列
して配置される。
【０１８５】素子活性領域５４の間の領域に、正規ビッ
ト線およびリフレッシュビット線が配置される。これら
の正規ビット線ＢＬおよびリフレッシュビット線ＲＢＬ
と補の正規ビット線／ＢＬおよび補のリフレッシュビッ
ト線／ＲＢＬが、行方向において、この素子活性領域５
４の間の領域に交互に配置される。すなわち、素子活性
領域５４に関して対向して、ビット線ＢＬおよびＲＢＬ
と補のビット線ＢＬおよび／ＢＬが対向して配置され
る。図２７においては、ビット線ＢＬ１、ＲＢＬ１、／
ＢＬ１および／ＲＢＬ１を代表的に示す。
【０１８６】素子活性領域５４の間の領域をできるだけ
小さくするために、正規ビット線ＢＬおよび／ＢＬとリ
フレッシュビット線ＲＢＬおよび／ＲＢＬは互いに異な
る配線層に形成される。これにより、ビット線の配線占
有面積を低減し、アレイ面積を低減する。これらの正規
およびリフレッシュビット線が素子活性領域５４の間の
領域に配置されるため、図２７に示すように、ビット線
ＢＬおよびＲＢＬは、引出し線５１および５３により、
対応のビット線コンタクト５０および５２に結合され
る。
【０１８７】この図２７に示すメモリセルレイアウトに
おいては、１つのワード線が選択された場合には、相補
ビット線にメモリセルデータが読出される。したがっ
て、この図２７に示すメモリセルのレイアウトは、図１
６に示す構成に対応し、より高密度でメモリユニットを
配置することができ、アレイ面積を低減することができ
る。
【０１８８】図２８（Ａ）は、正規ビット線コンタクト
５０の部分の構成を概略的に示す図である。図２８
（Ａ）において、正規ビット線ＢＬ１の上層に、これと
整列してリフレッシュビット線ＲＢＬ１が配設される。
正規ビット線コンタクト５０は、引出し線５１を介して
正規ビット線ＢＬ１に結合される。ビット線コンタクト
５０は、素子活性領域５４の不純物領域５４ａに接続さ
れる。さらに、正規ビット線コンタクト５０領域近傍
で、引出し線５１により、正規ビット線ＢＬ１が、ビッ
ト線コンタクト領域まで引出されて、不純物領域５４ａ
にこのビット線コンタクト５０を介して結合される。
【０１８９】図２８（Ｂ）は、リフレッシュビット線コ
ンタクト５２の部分の構成を概略的に示す図である。リ
フレッシュビット線ＲＢＬ１が、引出し線５３によりリ
フレッシュビット線コンタクト５２に結合される。この
リフレッシュビット線コンタクト５２は、素子活性領域
５４に含まれる不純物領域５４ｂに結合される。これら
の不純物領域５４ａおよび５４ｂは、正規ワード線ＷＬ
およびリフレッシュワード線ＲＷＬの距離だけ離れてい
る。すなわち、リフレッシュビット線コンタクト５２
は、リフレッシュワード線の対の間に形成され、一方、
ビット線コンタクト５０は、正規ワード線の対の間に形
成される。
【０１９０】この図２８（Ａ）および（Ｂ）に示すよう
に、正規ビット線ＢＬおよびリフレッシュビット線ＲＢ
Ｌを異なる配線層に配置することにより、これらのビッ
ト線のレイアウト占有面積を低減することができる。ま
た、引出し線５１および５３を用いてこれらのビット線
ＢＬおよびＲＢＬを対応のビット線コンタクトに接続す
るだけであり、容易に多層の配線層に悪影響を及ぼすこ
となくビット線コンタクトを形成することができる。
【０１９１】以上のように、この発明の実施の形態７に
従えば、リフレッシュビット線および正規ビット線を異
なる配線層に形成しているため、ビット線の配置面積を
低減することができる。また、メモリセルトランジスタ
（アクセストランジスタ）を形成する素子活性領域を列
方向に延在して配置しており、行方向に当接する領域
は、素子活性領域においては存在しないため、メモリセ
ル形成領域の面積を低減することができ、応じてメモリ
セルアレイ面積を低減することができる。なお、この図
２８に示す構成においては、正規ビット線の上層に、リ
フレッシュビット線が形成されている。しかしながら、
リフレッシュビット線の上層に、正規ビット線が形成さ
れてもよい。
【０１９２】［実施の形態８］図２９は、この発明の実
施の形態８に従う半導体記憶装置のメモリアレイ部のレ
イアウトを概略的に示す図である。図２９に示す構成に
おいては、素子活性領域５４の間の領域に、正規ビット
線ＢＬおよび／ＢＬ（ＢＬ１，／ＢＬ１）が配置され
る。素子活性領域５４と重なり合うように、列方向に延
在してリフレッシュビット線ＲＢＬおよび／ＲＢＬ（Ｒ
ＢＬ１，／ＲＢＬ１）が配設される。これらの正規ビッ
ト線ＢＬおよび／ＢＬとリフレッシュビット線ＲＢＬお
よび／ＲＢＬは互いに異なる配線層に交互に形成され
る。すなわち、正規ビット線対の間にリフレッシュビッ
ト線が配設され、リフレッシュビット線対の間に正規ビ
ット線が配設される（平面図的に見て）。素子活性領域
５４と重なり合うように、リフレッシュビット線ＲＢＬ
および／ＲＢＬが交互に配設され、また素子活性領域５
４の外部領域において、正規ビット線ＢＬおよび／ＢＬ
が交互に配設される。
【０１９３】この図２９に示す配置においては、正規ビ
ット線ＢＬおよび／ＢＬとリフレッシュビット線ＲＢＬ
および／ＲＢＬとは、平面図的に見て重なり合っていな
い。したがって、これらのビット線間容量を低減するこ
とができ、応じて高速で読出データを対応のセンスアン
プに伝達することができる。また、たとえば、リフレッ
シュ完了と通常アクセス実行が同時に行なわれる場合、
これらの正規ビット線とリフレッシュビット線とは逆方
向に信号が変化し、通常アクセスに対する結合ノイズが
悪影響を及ぼし、正確なデータの読出を行なうことがで
きなくなる可能性がある。このビット線間容量を低減す
ることにより、ノイズの影響を抑制して正確にメモリセ
ルデータのセンスを行なうことができる。
【０１９４】図３０（Ａ）は、図２９に示すレイアウト
における正規ビット線コンタクト５０の領域の構成を概
略的に示す図である。図３０（Ａ）において、リフレッ
シュビット線ＲＢＬ１が、正規ビット線ＢＬ１よりも上
層に形成される。正規ビット線コンタクト５０は、引出
し線５１を介して正規ビット線ＢＬ１に結合される。正
規ビット線コンタクト５０は、素子活性領域５４に含ま
れる不純物領域５４ｃに接続される。この場合、単に正
規ビット線コンタクト領域において引出し線５１が形成
されるだけであり、ビット線ＢＬ１およびＲＢＬ１の結
合容量を十分小さくすることができる。
【０１９５】図３０（Ｂ）は、リフレッシュビット線コ
ンタクト５２の部分の構成を概略的に示す図である。リ
フレッシュビット線ＲＢＬ１は、素子活性領域５４と平
面図的に見て重なり合うように配設されており、リフレ
ッシュビット線コンタクト５２は、引出し線を設けるこ
となく直接にリフレッシュビット線ＲＢＬと素子活性領
域に含まれる不純物領域５４ｂとを接続する。正規ビッ
ト線ＢＬ１は、素子活性領域５４の外部の領域に配設さ
れており、このリフレッシュビット線コンタクト５２
が、正規ビット線ＢＬ１のレイアウトに悪影響を及ぼす
のを防止することができる。
【０１９６】なお、この図３０（Ａ）および（Ｂ）に示
す構造においても、リフレッシュビット線が正規ビット
線よりも下層に形成されてもよい。
【０１９７】以上のように、この発明の実施の形態８に
従えば、リフレッシュビット線と正規ビット線とを異な
る配線層に形成しており、アレイ面積の小さな半導体記
憶装置を実現することができる。また、素子活性領域と
リフレッシュビット線は整列するように配設しており、
リフレッシュビット線のレイアウト面積を低減すること
ができる。また、素子活性領域は直線状に延びているだ
けであり、実施の形態７と同様、メモリセルアレイ面積
をも低減することができる。
【０１９８】なお、この図２９に示すレイアウトにおい
ては、リフレッシュビット線が素子活性領域の外部領域
に配設され、正規ビット線が素子活性領域と重なり合う
ように配置されてもよい。
【０１９９】［実施の形態９］図３１は、この発明の実
施の形態９に従うメモリセルのレイアウトを概略的に示
す図である。図３１において、容量素子３２が行および
列方向に整列して配置される。これらの正規ワード線お
よびリフレッシュワード線の間の領域において、これら
の容量素子３２に対しキャパシタコンタクト３１が設け
られ、この半導体基板表面に形成された不純物領域６６
により４つの容量素子３２が相互接続される。すなわ
ち、行方向において４つの隣接する容量素子３２が不純
物領域６６により相互接続される。
【０２００】行方向においては、４つの容量素子に対
し、３列置きに不純物領域６６に接続する不純物領域６
５が形成される。不純物領域６５は、１行ずつずれて配
設される。不純物領域６５が、メモリアクセストランジ
スタの正規ビット線またはリフレッシュビット線に接続
する不純物領域となる。不純物領域６５は、リフレッシ
ュワード線の間または正規ワード線の間の領域に行方向
において３列置きに形成される。正規ワード線ＷＬに隣
接する不純物領域６５はビット線コンタクト６０を介し
て対応の正規ビット線ＢＬまたは／ＢＬに接続され、リ
フレッシュワード線に隣接する不純物領域６５は、リフ
レッシュビット線コンタクト６２を介してリフレッシュ
ビット線ＲＢＬまたは／ＲＢＬに接続される。正規ワー
ド線ＷＬと不純物領域６５とビット線コンタクト６０に
より、正規ビット線に接続するアクセストランジスタＮ
Ｑが形成される。不純物領域６５とリフレッシュワード
線とリフレッシュビット線コンタクト６２とにより、リ
フレッシュビット線に接続するリフレッシュトランジス
タＲＱが形成される。メモリセルＭＣは、４つの容量素
子３２と、２つの不純物領域６５により形成される。こ
の図３１において斜線で示す領域６４が、素子活性領域
である。
【０２０１】この図３１に示す構成においては、正規ビ
ット線ＢＬおよび／ＢＬと正規ワード線ＷＬの交差部に
対応してアクセストランジスタＮＱが配置され、リフレ
ッシュビット線ＲＢＬおよび／ＲＢＬとリフレッシュワ
ード線ＲＷＬの交差部に対応してリフレッシュトランジ
スタＲＱが配置される。したがって、この図３１に示す
構成においては、単に正規ビット線ＢＬおよび／ＢＬの
一方またはリフレッシュビット線ＲＢＬおよび／ＲＢＬ
の一方にメモリセルデータが読出される。
【０２０２】この図３１に示すレイアウトにおいては、
まずキャパシタを形成する容量素子３２を行および列方
向に整列して配置し、行方向において４つの容量素子を
不純物領域６６により相互接続し、トランジスタを形成
するための不純物領域６５を、行方向において３列置き
に形成してビット線コンタクトを介して対応のビット線
に接続する。したがって、レイアウトが容易であり、容
易に、２トランジスタ／１キャパシタ型のメモリセルを
実現することができる。また、メモリセルキャパシタ
が、４つの容量素子３２により形成されるため、その容
量値を十分大きくすることができ、素子が微細化されて
も、その大きな容量値により安定に情報を記憶すること
ができる。
【０２０３】ここで、図３１においては、正規ワード線
ＷＬ１−ＷＬ３およびリフレッシュワード線ＲＷＬ１−
ＷＲＬ３を示す。２本のリフレッシュワード線の組と２
本の正規ワード線ＷＬの組が交互に行方向に配置され
る。またビット線ＢＬ１、／ＢＬ１、ＢＬ２および／Ｂ
Ｌ２とリフレッシュビット線ＲＢＬ１、／ＲＢＬ１、Ｒ
ＢＬ２、／ＲＢＬ２を示すが、これらの正規ビット線お
よびリフレッシュビット線は、交互に配置される。
【０２０４】なお、この図３１に示すレイアウトにおい
て、不純物領域６５は、行方向において突出する領域に
おいて対応のビット線（正規ビット線またはリフレッシ
ュビット線）にビット線コンタクト（６０または６２）
を介して接続されるのではなく、容量素子と整列する領
域においてビット線コンタクトを介して対応のビット線
（正規ビット線またはリフレッシュビット線）とコンタ
クトがとられるように構成されてもよい。この場合、行
方向において突出する領域がなく、行方向における容量
素子のピッチを小さくし、高密度で容量素子を配置する
ことができる。
【０２０５】以上のように、この発明の実施の形態１０
に従えば、４つの容量素子にメモリセルキャパシタを構
成して、ビット線対の一方のビット線にメモリセルを接
続するように構成しており、微細化された素子において
も十分大きな容量値を有するメモリセルキャパシタを容
易に配設することができる。また容量素子を行および列
方向に整列して配置し、トランジスタ形成のための不純
物領域を規則的に配置しているだけであり、そのレイア
ウトは規則性を有しており、容易に２トランジスタ／１
キャパシタ型のメモリセルをレイアウトすることができ
る。
【０２０６】［実施の形態１０］図３２は、この発明の
実施の形態１０に従う半導体記憶装置のアレイ部の構成
を概略的に示す図である。図３２において、メモリセル
アレイは、複数のメモリブロックＭＢ０−ＭＢｍに分割
される。メモリブロックＭＢ０−ＭＢｍの各々において
は、正規ビット線とリフレッシュビット線とが交互に配
設される。また、メモリブロックＭＢ０−ＭＢｍの各々
においては、正規ビット線ＢＬおよびリフレッシュビッ
ト線ＲＢＬが配設されるか、または、補の正規ビット線
／ＢＬおよび補のリフレッシュビット線／ＲＢＬが配置
される。すなわち、この図３２に示す構成においては、
ビット線は「オープンビット線構造」に配置される。
【０２０７】メモリブロックＭＢ０−ＭＢｍの間に正規
センスアンプ帯ＳＡＢとリフレッシュセンスアンプ帯が
交互に配置される。図３２においては、メモリブロック
ＭＢ０およびＭＢ１の間に配置される正規センスアンプ
帯ＳＡＢ０と、メモリブロックＭＢ１と図示しないメモ
リブロックＭＢ２の間に配置されるリフレッシュセンス
アンプ帯ＲＳＡＢ１と、メモリブロックＭＢｍと図示し
ないメモリブロックＭＢ（ｍ−１）との間に配置される
リフレッシュセンスアンプ帯ＲＳＡＢｍを示す。
【０２０８】メモリブロックＭＢ０の外部に、またリフ
レッシュセンスアンプ帯ＲＳＡＢ０が配置され、メモリ
ブロックＭＢｍの外部に、正規センスアンプ帯ＳＡＢｍ
が配置される。
【０２０９】メモリアレイの一方側に正規ロウデコーダ
／制御回路７０が配置され、他方側にリフレッシュロウ
デコーダ／制御回路７１が配置される。また、メモリブ
ロックＭＢ０−ＭＢｍに共通に列選択制御回路１５が配
置される。この列選択制御回路１５からの列選択信号
が、リフレッシュセンスアンプ帯ＲＳＡＢ０−ＲＳＡＢ
ｍおよび正規センスアンプ帯ＳＡＢ０−ＳＡＢｍに設け
られる列選択ゲートに共通に与えられる。
【０２１０】リフレッシュセンスアンプ帯ＲＳＡＢ０
は、メモリブロックＭＢ０に配置されるリフレッシュビ
ット線ＲＢＬ０−ＲＢＬｎと図示しないリフレッシュダ
ミービット線の電圧を差動増幅する。正規センスアンプ
帯ＳＡＢ０は、メモリブロックＭＢ０に含まれる正規ビ
ット線ＢＬ０−ＢＬｎとメモリブロックＭＢ１に含まれ
る正規ビット線／ＢＬ０−／ＢＬｎの電圧をそれぞれ差
動増幅する。リフレッシュセンスアンプ帯ＲＳＡＢ１
は、メモリブロックＭＢ１のリフレッシュビット線／Ｒ
ＢＬ０−／ＲＢＬｎと図示しないメモリブロックＭＢ２
のリフレッシュビット線ＲＢＬ０−ＲＢＬｎの電圧を差
動増幅する。リフレッシュセンスアンプ帯ＲＳＡＢｍ
は、メモリブロックＭＢｍのリフレッシュビット線／Ｒ
ＢＬ０−／ＲＢＬｎと図示しないメモリブロックＭＢ
（ｍ−１）のリフレッシュビット線ＲＢＬ０−ＲＢＬｎ
の電圧を差動増幅する。正規センスアンプ帯ＳＡＢｍ
は、メモリブロックＭＢｍの正規ビット線／ＢＬ０−／
ＢＬｎと図示しないダミービット線の電圧を差動増幅す
る。
【０２１１】この図３２に示すように、リフレッシュセ
ンスアンプ帯と正規センスアンプ帯とを交互に配置する
ことにより、各センスアンプ帯においては、正規ビット
線のピッチまたはリフレッシュビット線のピッチで正規
センスアンプまたはリフレッシュセンスアンプを配置す
ることができ、この正規ビット線とリフレッシュビット
線間のピッチを小さくして高密度でメモリセルを配置す
ることができる。
【０２１２】図３３は、２つのメモリブロックに関連す
る部分の構成を概略的に示す図である。図３３において
は、メモリブロックＭＢｕにおいて、正規ビット線ＢＬ
とリフレッシュビット線ＲＢＬが交互に配設される。正
規ビット線ＢＬおよびリフレッシュビット線ＲＢＬに対
して１列のメモリセルが接続される。図３３において
は、１つのメモリセルＭＣ１を代表的に示す。このメモ
リセルＭＣ１は、正規ワード線ＷＬ１とリフレッシュワ
ード線ＲＷＬ１に接続される。メモリセルＭＣ１は、ア
クセストランジスタＮＱおよびＲＱと、キャパシタＣｓ
を含む。
【０２１３】メモリブロックＭＢｌにおいては、正規ビ
ット線／ＢＬとリフレッシュビット線／ＲＢＬｌが交互
に配設される。これらのビット線／ＢＬおよび／ＲＢＬ
ｌに対しても、１列のメモリセルが接続されるが、図３
３においては、１つのメモリセルＭＣｋを代表的に示
す。このメモリセルＭＣｋは、正規ワード線ＷＬｋおよ
びリフレッシュワード線ＲＷＬｋに接続される。
【０２１４】正規センスアンプ帯においては、ビット線
ＢＬおよび／ＢＬが正規センスアンプＳＡに結合され
る。リフレッシュビット線ＲＢＬは、リフレッシュセン
スアンプＲＳＡｕに接続され、また正規ビット線／ＲＢ
Ｌｌは、リフレッシュセンスアンプＲＳＡｌに接続され
る。正規センスアンプＳＡに対し、イコライズ指示信号
φＥＱに従ってセンスノードＮＡおよびＮＢをイコライ
ズするイコライズ用トランジスタＴ６と、プリチャージ
指示信号φＰＲに従ってセンスノードＮＡおよびＮＢへ
それぞれプリチャージ電圧ＶＢＬを伝達するプリチャー
ジ用トランジスタＴ７およびＴ８が設けられる。
【０２１５】リフレッシュセンスアンプＲＳＡｕに対し
ても、同様リフレッシュイコライズ指示信号φＲＥＱに
応答してリフレッシュセンスノードＲＮＡおよびＲＮＢ
をイコライズするイコライズ用トランジスタＲＴ６と、
リフレッシュプリチャージ指示信号φＲＰＲに従ってプ
リチャージ電圧ＶＢＬをリフレッシュセンスノードＲＮ
ＡおよびＲＮＢに伝達するプリチャージ用トランジスタ
ＲＴ７およびＲＴ８が設けられる。
【０２１６】リフレッシュセンスアンプＲＳＡｌに対し
ても同様、イコライズトランジスタおよびプリチャージ
用トランジスタが設けられるが、これらはプリチャージ
／イコライズ回路ＲＰＥＱとしてブロックで示す。
【０２１７】センスアンプＳＡが配設される正規センス
アンプ帯において、ローカルデータ線ＬＩＯおよび／Ｌ
ＩＯが配設され、またリフレッシュセンスアンプＲＳＡ
ｕが配設されるセンスアンプ帯において、リフレッシュ
ローカルデータ線対／ＲＬＩＯｕおよびＲＬＩＯｕが配
設される。リフレッシュセンスアンプＲＳＡｌが配設さ
れるリフレッシュセンスアンプ帯においても、リフレッ
シュローカルデータ線／ＲＬＩＯｌおよびＲＬＩＯｌが
配設される。
【０２１８】ローカルデータ線ＬＩＯおよび／ＬＩＯは
ブロック選択ゲートＢＳＧを介してグローバルデータ線
ＧＩＯ，／ＧＩＯに結合される。リフレッシュローカル
データ線／ＲＬＩＯｕおよびＲＬＩＯｕも、ブロック選
択ゲートＲＢＳＧｕを介してグローバルデータ線／ＧＩ
ＯおよびＧＩＯに結合される。リフレッシュローカルデ
ータ線／ＲＬＩＯｌおよびＲＬＩＯｌは、ブロック選択
ゲートＲＢＳＧｌを介してグローバルデータ線／ＲＬＩ
ＯｌおよびＲＬＩＯｌに結合される。ブロック選択ゲー
トＢＳＧ，ＲＢＳＧｕおよびＲＢＳＧｌは、ブロック選
択信号φｂｒ２、φｂｒ１およびφｂｒ３に応答してそ
れぞれ導通する。
【０２１９】さらに、センスアンプＳＡに対して、正規
列選択信号Ｙに応答してセンスノードＮＡおよびＮＢを
ローカルデータ線ＬＩＯおよび／ＬＩＯに接続する正規
列選択トランジスタＴ９およびＴ１０が配設される。リ
フレッシュセンスアンプＲＳＡｕに対しても、リフレッ
シュ列選択信号ＲＹに応答してリフレッシュセンスノー
ドＲＮＡおよびＲＮＢをリフレッシュローカルデータ線
／ＲＢＬｕおよびＲＬＩＯｕに接続するリフレッシュ列
選択トランジスタＲＴ９およびＲＴ１０が配置される。
リフレッシュセンスアンプＲＳＡｌに対しても、同様リ
フレッシュ列選択トランジスタが配設されるが、これら
はブロックＲＣＳＧで示す。
【０２２０】列選択信号ＹおよびＲＹは、図３２に示す
列選択制御回路１５から与えられる。
【０２２１】ワード線ＷＬ１およびＲＷＬ１が並行して
選択されるとき、ブロック選択ゲートＲＢＳＧｕおよび
ＢＳＧが導通し、ローカルデータ線対／ＲＢＬｕおよび
ＲＬＩＯｕ、およびＬＩＯ，／ＬＩＯがグローバルデー
タ線ＧＩＯおよび／ＧＩＯに接続される。この状態で列
選択が行なわれ、正規列選択信号Ｙまたはリフレッシュ
列選択信号ＲＹが選択状態へ駆動され、たとえばメモリ
セルＭＣ１が、グローバルデータ線ＧＩＯおよび／ＧＩ
Ｏに結合される。
【０２２２】このような正規センスアンプとリフレッシ
ュセンスアンプをそれぞれ別々の領域に配置することに
より、高密度で、２トランジスタ／１キャパシタ型メモ
リセルを配置することができ、またセンスアンプのピッ
チ条件も、「１トランジスタ／１キャパシタ型メモリセ
ル」を「折返しビット線構成」に配設した場合と同様と
なり、余裕をもって、センスアンプＳＡおよびＲＳＡを
配置することができる。
【０２２３】図３４は、ブロック選択信号φｂｒを発生
する部分の構成を概略的に示す図である。図３４におい
て、ブロック選択信号発生部は、内部チップイネーブル
信号ＣＥの活性化に応答して外部からのアドレス信号
（図１３に示すＸアドレス入力バッファ２２を介して与
えられる）内のブロックアドレスＡＤＤｂをデコードし
てブロック選択信号ＢＳ０−ＢＳｍの１つを活性化する
ブロックデコーダ７４と、ブロックデコーダ７４からの
隣接メモリブロックに対するブロック選択信号ＢＳｉお
よびＢＳｊを受けてブロック選択信号φｂｒを生成する
ＯＲ回路７５を含む。すなわち、内部チップイネーブル
信号ＣＥが活性状態となり、データアクセスが行なわれ
ることが示されたときにブロック選択信号φｂｒを活性
化する。リフレッシュ動作のみが行なわれる場合には、
したがって、ブロック選択信号φｂｒ（φｂｒ１−φｂ
ｒ３…）は非活性状態に維持する。
【０２２４】データアクセスが行なわれるとき、すなわ
ち内部チップイネーブル信号ＣＥが活性状態とされる
と、リフレッシュローカルデータ線ＲＬＩＯおよび／Ｒ
ＬＩＯと正規ローカルデータ線ＬＩＯおよび／ＬＩＯが
グローバルデータ線ＧＩＯおよび／ＧＩＯに接続され
る。
【０２２５】なお、ブロック選択信号φｂｒは、ロウ／
リフレッシュ競合の判定およびロウアドレスの一致／不
一致の判定結果に従って生成して、リフレッシュローカ
ルデータ線および正規ローカルデータ線の一方がグロー
バルデータ線に接続されるように構成されてもよい。リ
フレッシュ選択ゲートに対しては、ブロック選択信号φ
ｂｒと一致検出信号とリフレッシュ活性化信号ＲＥＦの
論理積の信号を与え、正規ブロック選択ゲートＢＳＧに
対しては、ブロック選択信号φｂｒと不一致検出信号と
正規行活性化信号ＮＯＲの論理積の信号を与える。正規
ローカルデータ線対およびリフレッシュローカルデータ
線対の一方のみがグローバルデータ線対に結合されるた
め、グローバルデータ線対の負荷を軽減することがで
き、高速で内部データを転送することができる。
【０２２６】図３５は、図３３に示すメモリブロックＭ
Ｂｕにおけるメモリセルのレイアウトを概略的に示す図
である。図３５においては、正規ビット線ＢＬ１−ＢＬ
４とリフレッシュビット線ＲＢＬ１−ＲＢＬ４が交互に
配設される。リフレッシュワード線の対および正規ワー
ド線の対が交互に列方向に配設される。この図３５に示
すメモリセルのレイアウトは、図２１に示すメモリセル
のレイアウトと同じである。補のビット線／ＢＬおよび
／ＲＢＬに代えてビット線ＢＬおよびＲＢＬが配設され
る。この図３５に示すレイアウトにおいては、図２１に
示すレイアウトに対応する部分には同一参照番号を付
す。したがって、この図３５に示すように、「オープン
ビット線構造」でメモリセルを配設する場合、通常の１
トランジスタ／１キャパシタ型のメモリセルのレイアウ
トを利用して、２つの容量素子を電気的に接続してメモ
リセルキャパシタを構成するだけであり、容易に、メモ
リセルをオープンビット線構造に配置することができ
る。
【０２２７】以上のように、この発明の実施の形態１０
に従えば、２トランジスタ／１キャパシタ型のメモリセ
ルを「オープンビット線構造」に配置しており、高密度
でメモリセルを配置することができる。また、リフレッ
シュセンスアンプおよび正規センスアンプを別々の領域
に配置しており、センスアンプのピッチ条件が緩和さ
れ、ビット線ピッチが小さくなる場合においても十分余
裕をもってセンスアンプを配置することができる。
【０２２８】［実施の形態１１］図３６は、この発明の
実施の形態１１に従う半導体記憶装置の要部の構成を概
略的に示す図である。図３６においては、内部チップイ
ネーブル信号ＣＥを発生するために、外部からのアドレ
ス信号ＡＤＤの変化を検出するアドレス変化検出回路８
０と、アドレス変化検出回路８０からのアドレス変化検
出信号φＡＴＤの活性化に応答してセットされるセット
／リセットフリップフロップ８１と、センスアンプ活性
化信号φＳを所定時間遅延してセット／リセットフリッ
プフロップ８１のリセット入力Ｒへ与える遅延回路８２
が設けられる。セット／リセットフリップフロップ８１
の出力Ｑから内部チップイネーブル信号ＣＥが生成され
る。アドレス信号ＡＤＤは、図１３に示すＸアドレスＸ
ＡＤおよびＹアドレスＹＡＤを含む。次に、この図３６
に示す内部チップイネーブル信号発生系の動作を、図３
７に示す信号波形図を参照して説明する。
【０２２９】外部アドレス信号ＡＤＤが変化すると、ア
ドレス変化検出回路８０が、アドレス変化検出信号φＡ
ＴＤを活性化する。応じて、セット／リセットフリップ
フロップ８１がセットされ、内部チップイネーブル信号
ＣＥが活性化される。この内部チップイネーブル信号Ｃ
Ｅが活性化されると、アドレス入力バッファ（アドレス
入力バッファ２２，２４）がラッチ状態となり、外部か
らのアドレス信号ＡＤＤＤに従って内部のＸアドレス信
号ＸＡおよび内部Ｙアドレス信号ＹＡを生成する。
【０２３０】この内部チップイネーブル信号ＣＥの活性
化に従って、正規ワード線の選択および正規センスアン
プの活性化が順次行なわれる。正規センスアンプ活性化
信号φＳが活性化され、正規ビット線対にメモリセルデ
ータが伝達されると、次いでＹアドレス信号ＹＡに従っ
て列選択が行なわれ、データ読出動作時においては選択
列のメモリセルのデータが読出される。このデータ読出
までに要する時間を考慮して遅延回路８２の遅延時間が
決定される。センスアンプ活性化信号φＳが活性化され
ると、遅延回路８２が有する遅延時間が経過後遅延回路
８２の出力信号がＨレベルとなり、セット／リセットフ
リップフロップ８１がリセットされ、内部チップイネー
ブル信号ＣＥが非活性状態となり、１つのアクセスサイ
クルが完了する。
【０２３１】外部からのアドレス信号ＡＤＤは、アクセ
スサイクル期間中に、ホールド時間経過後変化する。こ
の場合、アドレス変化検出回路８０が、アドレス変化検
出信号φＡＴＤを活性化する。しかしながら、セット／
リセットフリップフロップ８１は、このとき、セット状
態にあるため、内部チップイネーブル信号ＣＥは何ら影
響を受けることはない。
【０２３２】遅延回路８２の遅延時間により、半導体記
憶装置のサイクル時間を決定することができ、また外部
からチップイネーブル信号を与える必要がなく、ピン端
子数を低減することができる。
【０２３３】［変更例１］図３８は、この発明の実施の
形態１１の変更例１の構成を示す図である。この図３８
に示す構成においては、アドレス変化検出信号φＡＴＤ
が活性化されると、その出力／Ｑの信号を取込み、出力
Ｑから取込んだ信号を出力するＤ型フリップフロップ８
４が設けられる。このＤ型フリップフロップ８４の出力
Ｑから、内部チップイネーブル信号ＣＥが生成される。
アドレス変化検出信号φＡＴＤは、図３６に示すアドレ
ス変化検出回路８０から与えられる。Ｄ型フリップフロ
ップ８４は、リセット信号ＲＳＴにより初期状態におい
て内部チップイネーブル信号ＣＥをＬレベルの非活性状
態にリセットする。次に、この図３８に示すＤ型フリッ
プフロップ８４の動作を、図３９に示す信号波形図を参
照して説明する。
【０２３４】時刻ｔａにおいてアドレス信号ＡＤＤが変
化し、アドレス変化検出信号φＡＴＤが活性化される
と、Ｄ型フリップフロップ８４は、その出力／ＱのＨレ
ベルの信号を取込み出力Ｑから出力する。したがって、
このアドレス変化検出信号φＡＴＤの活性化に応答し
て、内部チップイネーブル信号ＣＥが活性化される。内
部チップイネーブル信号ＣＥの活性化に従って、内部で
正規行の選択動作が実行される。アクセスサイクル期間
中、アドレス信号ＡＤＤは、その状態が固定される。
【０２３５】時刻ｔｂにおいて、アドレス信号ＡＤＤが
変化し、無効状態となった場合、同様アドレス変化検出
信号φＡＴＤが活性化され、応じてこのＤ型フリップフ
ロップ８４の出力／ＱがＬレベルであるため、内部チッ
プイネーブル信号ＣＥが非活性化される。
【０２３６】アドレス信号ＡＤＤが、時刻ｔｃにおいて
変化すると、アドレス変化検出信号φＡＴＤが活性化さ
れ、再び内部チップイネーブル信号ＣＥが活性化され
る。このアドレス信号ＡＤＤによりアクセスサイクルが
決定される。この場合でも、外部からチップイネーブル
信号を与える必要がなく、ピン端子数を低減することが
できる。
【０２３７】なお、時刻ｔｂから時刻ｔｃの間の時間
は、半導体記憶装置において内部がプリチャージ状態に
復帰するいわゆるＲＡＳプリチャージ時間ｔＲＰに設定
するのが望ましい。これにより、半導体記憶装置内部に
おいて、すべてをプリチャージ状態に復帰させた後に、
次のアクセスを行なうことができる。
【０２３８】［変更例２］図４０は、この発明の実施の
形態１１の変更例２の動作を示す信号波形図である。こ
の図４０においては、外部アドレス信号ＡＤＤの変化に
従ってアドレス変化検出信号φＡＴＤが生成される。ア
ドレス変化検出信号φＡＴＤに従って所定の時間幅を有
するリセット信号ＲＳＴＳを生成する。このリセット信
号ＲＳＴＳが非活性化されると、内部チップイネーブル
信号ＣＥを活性化する。内部チップイネーブル信号ＣＥ
は、常時アドレス変化検出信号φＡＴＤでリセットす
る。リセット信号ＲＳＴＳは、正規行系制御回路および
裁定回路へ与えられ、その時間幅は、ＲＡＳプリチャー
ジ時間ｔＲＰを有する。したがって、アドレス変化検出
信号φＡＴＤが与えられ、１つのメモリサイクルが始ま
ると、内部でまた正規行の選択動作が開始される。この
リセット信号ＲＳＴＳの活性化タイミングを、リフレッ
シュと正規ロウアクセスとの裁定を行なうための基準タ
イミング信号として用いる。すなわち、裁定回路１２
（図２参照）へは、内部チップイネーブル信号ＣＥに代
えて、このリセット信号ＲＳＴＳが与えられ、裁定回路
１２は、リフレッシュ指示信号ＲＲＥＱおよびリセット
信号ＲＳＴＳのタイミングの関係に従って、正規行活性
化信号ＮＯＲおよびリフレッシュ活性化信号ＲＥＦを選
択的に活性化する。すなわち、このリセット信号ＲＳＴ
Ｓにより、１つのメモリサイクルが決定され、このリセ
ット信号ＲＳＴＳが、メモリ選択サイクル開始指示信号
として用いられる。図４０に示す構成では、１つのメモ
リサイクルが、プリチャージ動作から始まる。
【０２３９】図４１は、図４０に示す動作シーケンスを
実現する回路構成の一例を示す図である。図４１におい
て、内部チップイネーブル信号発生系は、アドレス変化
検出信号φＡＴＤの活性化に応答して所定の時間幅を有
するワンショットのパルス信号を発生するワンショット
パルス発生回路８６と、ワンショットパルス発生回路８
６からのリセット信号ＲＳＴＳの立上がりに応答してセ
ットされかつアドレス変化検出信号φＡＴＤの活性化に
応答してリセットされるセット／リセットフリップフロ
ップ８８を含む。このワンショットパルス発生回路８６
からのリセット信号ＲＳＴＳが、裁定回路１２へ与えら
れ、リフレッシュ動作との競合の裁定が行なわれる。こ
のリセット信号ＲＳＴＳはまた、正規行系制御回路へ与
えられる。このリセット信号ＲＳＴＳは、図１１に示す
ＮＯＲ回路１２ｊからのリセット信号ＲＳＴと論理和を
とられてセット／リセットフリップフロップ１３ｅおよ
び１３ｇへ与えられる。セット／リセットフリップフロ
ップ８８から、内部チップイネーブル信号ＣＥが生成さ
れる。
【０２４０】このリセット信号ＲＳＴＳにより、正規行
系回路をリセットする場合、内部で、リフレッシュ動作
と行アクセスとが行なわれている場合がある。通常の外
部アクセスが先に行なわれている場合、まず内部チップ
イネーブル信号ＣＥに従って正規行系回路が動作し、続
いてリフレッシュ行系回路が正規センスアンプ活性化信
号の活性化に応答して動作する。リフレッシュ行系制御
回路からのリフレッシュセンスアンプ活性化信号の活性
化の前に、リセット信号ＲＳＴＳが活性化されても、正
規行系回路の正規センスアンプがリセットされるだけで
あり、リフレッシュセンスアンプ回路は、センス動作を
実行し、メモリセルデータのリフレッシュを行なう。し
たがって、このタイミングで、正規行系回路のプリチャ
ージを行なっても何ら問題は生じない。この後、再びリ
フレッシュ動作が行なわれるときに、内部のチップイネ
ーブル信号ＣＥが立上がると、そのときには、リフレッ
シュ動作中であり、リフレッシュセンスアンプ活性化信
号が活性状態にあるため、図１１に示す遅延回路１３ａ
の遅延時間経過後、正規ワード線が選択状態へ駆動され
る。
【０２４１】リフレッシュ動作が先に行なわれる場合に
は、リフレッシュ指示信号ＲＲＥＱに従ってリフレッシ
ュ行系回路および正規行系回路が動作する。したがっ
て、この場合、アドレス変化検出信号φＡＴＤに従って
正規行系回路を一旦プリチャージ状態としても、リフレ
ッシュ動作に何ら悪影響を及ぼさない。内部チップイネ
ーブル信号ＣＥは、このプリチャージ動作が完了するま
で活性化されないため、正規ワード線選択動作は行なわ
れず、何ら悪影響は生じない。
【０２４２】以上のように、この発明の実施の形態１１
に従えば、アドレス変化を検出して、内部のチップイネ
ーブル信号を生成するように構成しており、信号入力端
子数を低減することことができ、応じてチップ面積を低
減することができる。
【０２４３】［実施の形態１２］図４２は、この発明の
実施の形態１２に従う半導体記憶装置の要部の構成を概
略的に示す図である。図４２においては、行アドレスに
関連する部分の構成を示す。図４２において、半導体記
憶装置は、外部からのＸアドレス信号ＸＡＤとリフレッ
シュアドレスカウンタ２０からのリフレッシュアドレス
信号ＲＦＡＤＤを受け、テストモード指示信号ＴＥＳＴ
に従って一方を選択してリフレッシュアドレス信号ＲＦ
Ａを生成するアドレス変換回路９０と、アドレス変換回
路９０からのリフレッシュアドレス信号ＲＦＡを受けて
内部リフレッシュアドレス信号ＲＡを生成するリフレッ
シュアドレス入力バッファ２１と、Ｘアドレス入力バッ
ファ２２からの内部行アドレス信号ＸＡをデコードして
ワード線駆動タイミング信号φＷＬＸに従ってワード線
選択信号φＷＬを生成する正規Ｘデコーダ９２と、内部
リフレッシュアドレス信号ＲＡをデコードし、リフレッ
シュワード線駆動タイミング信号φＲＷＬＸに従ってリ
フレッシュワード線選択信号φＲＷＬを生成するリフレ
ッシュＸデコーダ９４を含む。正規Ｘデコーダ９２およ
びリフレッシュＸデコーダ９４は、それぞれ、ワード線
駆動回路を含んでおり、デコード結果に従ってこのワー
ド線駆動タイミング信号φＷＬＸおよびφＲＷＬＸに従
ってアドレス指定された行に対応するワード線選択信号
を活性状態へ駆動する。
【０２４４】図４３は、図４２に示すアドレス変換回路
９０の構成の一例を示す図である。図４３においては、
アドレス変換回路９０は、リフレッシュアドレスカウン
タ２０からのリフレッシュアドレス信号ＲＦＡＤＤと補
のテストモード指示信号／ＴＥＳＴとを受けるＡＮＤ回
路９０ａと、外部からのＸアドレス信号ＸＡＤとテスト
モード指示信号ＴＥＳＴとを受けるＡＮＤ回路９０ｂ
と、ＡＮＤ回路９０ａおよび９０ｂの出力信号を受けて
リフレッシュアドレス信号ＲＦＡを生成するＯＲ回路９
０ｃを含む。テストモード指示信号ＴＥＳＴおよび／Ｔ
ＥＳＴは、互いに相補な信号であり、テストモード時に
おいては、テストモード指示信号ＴＥＳＴがＨレベルと
なる。
【０２４５】テストモード指示信号ＴＥＳＴがＨレベル
のときには、補のテストモード指示信号／ＴＥＳＴはＬ
レベルであり、ＡＮＤ回路９０ａは、リフレッシュアド
レスカウンタ２０からのリフレッシュアドレス信号ＲＦ
ＡＤＤの伝達を禁止する。したがって、テストモード時
においては、外部からのＸアドレス信号ＸＡＤに従って
リフレッシュアドレス信号ＲＦＡが生成される。
【０２４６】テストモード指示信号ＴＥＳＴがＬレベル
のときには、補のテストモード指示信号／ＴＥＳＴがＨ
レベルである。したがって、このテストモード以外の動
作モード時（以下、通常動作モードと称す）において
は、リフレッシュアドレスカウンタ２０からのリフレッ
シュアドレス信号ＲＦＡＤＤに従ってリフレッシュアド
レス信号ＲＦＡが生成される。
【０２４７】この図４３に示すアドレス変換回路９０
は、実質的にマルチプレクサ回路であり、リフレッシュ
アドレス信号ＲＦＡＤＤおよびＸアドレス信号ＸＡＤの
各ビットに対応してＡＮＤゲートが設けられる。
【０２４８】テストモード時においては、リフレッシュ
アドレスと通常アクセスの行アドレスとを一致させる。
テストモード時においては、リフレッシュアドレス信号
ＲＦＡＤＤが用いられないため、リフレッシュタイマの
動作が禁止されるように構成されてもよい（テストモー
ド指示信号ＴＥＳＴにより、リフレッシュタイマ内のリ
ングオシレータの動作を停止させる）。
【０２４９】図４４は、この発明の実施の形態１２にお
ける行系活性化信号を発生する部分の構成を概略的に示
す図である。図４４においては、行系活性化信号発生部
は、テストモード指示信号ＴＥＳＴおよび／ＴＥＳＴに
従ってリフレッシュ指示信号ＲＲＥＱおよび内部チップ
イネーブル信号ＣＥの一方を選択して内部リフレッシュ
指示信号ＲＲＥＱ１を生成する制御変換回路１００と、
この制御変換回路１００からの内部リフレッシュ指示信
号ＲＲＥＱ１と内部チップイネーブル信号ＣＥとを受け
て補のテストモード指示信号／ＴＥＳＴに従ってリフレ
ッシュ活性化信号ＲＥＦおよび正規行活性化信号ＮＯＲ
を活性化する裁定回路１２を含む。
【０２５０】リフレッシュ指示信号ＲＲＥＱおよび内部
チップイネーブル信号ＣＥは、図２に示すリフレッシュ
指示信号発生回路１１および入力バッファ回路１０から
それぞれ与えられる。
【０２５１】制御変換回路１００は、リフレッシュ指示
信号ＲＲＥＱと補のテストモード指示信号／ＴＥＳＴを
受けるＡＮＤ回路１００ａと、内部チップイネーブル信
号ＣＥとテストモード指示信号ＴＥＳＴとを受けるＡＮ
Ｄ回路１００ｂと、ＡＮＤ回路１００ａおよび１００ｂ
の出力信号を受けるＯＲ回路１００ｃを含む。ＯＲ回路
１００ｃから、内部リフレッシュ指示信号ＲＲＥＱ１が
生成される。
【０２５２】この制御変換回路１００の構成において、
テストモード指示信号ＴＥＳＴがＨレベルのときには、
内部チップイネーブル信号ＣＥに従って内部リフレッシ
ュ指示信号ＲＲＥＱ１が生成される。一方、補のテスト
モード指示信号／ＴＥＳＴがＨレベルの通常動作モード
時においては、ＡＮＤ回路１００ａおよびＯＲ回路１０
０ｃを介してリフレッシュ指示信号発生回路１１からの
リフレッシュ指示信号ＲＲＥＱに従って内部リフレッシ
ュ指示信号ＲＲＥＱ１が生成される。
【０２５３】すなわち、テストモード時においては、外
部からの制御の下にリフレッシュを実行する。裁定回路
１２は、先の図１０に示す構成と異なり、テストモード
指示信号ＴＥＳＴがＨレベルのときには裁定動作は行な
わず、内部リフレッシュ指示信号ＲＲＥＱ１および内部
チップイネーブル信号ＣＥに従ってそれぞれリフレッシ
ュ活性化信号ＲＥＦおよび正規行活性化信号ＮＯＲを生
成する。したがって、このテストモード時においては、
リフレッシュ指示信号ＲＲＥＱ１が内部チップイネーブ
ル信号ＣＥに従って生成されているため、内部チップイ
ネーブル信号ＣＥに従ってリフレッシュ動作および正規
行選択動作が同時に実行される。
【０２５４】図４５は、図４４に示す裁定回路１２の構
成の一例を示す図である。図４５に示す裁定回路１２
は、図１０に示す裁定回路の構成と以下の点において異
なっている。すなわち、この図４５に示す裁定回路１２
においては、補のテストモード指示信号／ＴＥＳＴと内
部リフレッシュ指示信号ＲＲＥＱ１とを受けるＡＮＤ回
路１２ｍと、補のテストモード指示信号／ＴＥＳＴと内
部チップイネーブル信号ＣＥとを受けるＡＮＤ回路１２
ｎが設けられる。ＡＮＤ回路１２ｋの出力信号がゲート
回路１２ｃの補の入力へ与えられ、ＡＮＤ回路１２ｎの
出力信号がゲート回路１２ａの補の入力へ与えられる。
【０２５５】この図４５に示す構成においては、補のテ
ストモード指示信号／ＴＥＳＴがＬレベルのときには、
ＡＮＤ回路１２ｍおよび１２ｎの出力信号はＬレベルで
ある。応じて、ゲート回路１２ａおよび１２ｃがイネー
ブルされ、トランスファゲート１２ｈおよび１２ｆを通
して、内部リフレッシュ指示信号ＲＲＥＱ１および内部
チップイネーブル信号ＣＥに従ってセット／リセットフ
リップフロップ１２ｂおよび１２ｄがセットされる。し
たがって、内部リフレッシュ指示信号ＲＲＥＱ１がＨレ
ベルに立上がると、リフレッシュ活性化信号ＲＥＦが活
性化されて、また内部チップイネーブル信号ＣＥが活性
化されると正規行活性化信号ＮＯＲも活性化される。内
部リフレッシュ指示信号ＲＲＥＱ１が、内部チップイネ
ーブル信号ＣＥに従ってテストモード時生成されている
ため、テストモード時においては、この内部チップイネ
ーブル信号ＣＥに従ってリフレッシュ活性化信号ＲＥＦ
および正規行活性化信号ＮＯＲが活性化される。
【０２５６】通常動作モード時においては、補のテスト
モード指示信号／ＴＥＳＴがＨレベルであり、ＡＮＤ回
路１２ｍおよび１２ｎはバッファとして動作し、内部リ
フレッシュ指示信号ＲＲＥＱ１および内部チップイネー
ブル信号ＣＥをそれぞれ通過させる。したがって、この
状態においては、ゲート回路１２ａおよび１２ｃならび
にトランスファゲート１２ｈおよび１２ｆにより内部リ
フレッシュ指示信号ＲＲＥＱ１（ＲＲＥＱ）および内部
チップイネーブル信号ＣＥのタイミング関係の判定が行
なわれ、その判定結果に従ってリフレッシュ活性化信号
ＲＥＦおよび正規行活性化信号ＮＯＲの一方が活性化さ
れる。
【０２５７】この実施の形態１２においては、正規行系
制御回路およびリフレッシュ行系制御回路の構成は、先
の図１１に示す構成と同じである。次に、この図４２か
ら図４５に示す構成の動作を、図４６に示す信号波形図
を参照して説明する。
【０２５８】テストモード時においては、テストモード
指示信号ＴＥＳＴはＨレベルに設定される。この状態で
外部からのチップイネーブル信号に従って内部チップイ
ネーブル信号ＣＥがＨレベルに活性化されると、図４２
に示すＸアドレス入力バッファ２２へ、同時にＸアドレ
ス信号ＸＡＤが与えられてそこで取込まれる。この図４
２に示すアドレス変換回路９０は、Ｘアドレス信号ＸＡ
Ｄに従ってリフレッシュアドレス信号ＲＦＡを生成す
る。内部チップイネーブル信号ＣＥがＨレベルに立上が
ると、制御変換回路１００により、内部リフレッシュ指
示信号ＲＲＥＱ１がＨレベルに立上がる。
【０２５９】図４４および図４５に示す裁定回路１２に
おいては、補のテストモード指示信号／ＴＥＳＴがＬレ
ベルであるため、この内部リフレッシュ指示信号ＲＲＥ
Ｑ１および内部チップイネーブル信号ＣＥに従ってリフ
レッシュ活性化信号ＲＥＦおよび正規行活性化信号ＮＯ
ＲをＨレベルの活性状態へ駆動する。行系制御回路の構
成は、図１１に示す構成と同じであり、これらの内部チ
ップイネーブル信号ＣＥおよび内部リフレッシュ指示信
号ＲＲＥＱ１がＨレベルに立上がると、所定時間経過後
に、ワード線駆動タイミング信号φＷＬＸおよびφＲＷ
ＬＸが立上がり、図４２に示す正規Ｘデコーダ９２およ
びリフレッシュＸデコーダ９４により、正規ワード線選
択信号φＷＬおよびリフレッシュワード線選択信号φＲ
ＷＬがＨレベルに立上がる。応じて、ビット線ＢＬ，／
ＢＬおよびＲＢＬ，／ＲＢＬに、それぞれ選択メモリセ
ルのデータが読出される。この場合、１つのキャパシタ
に、正規ビット線およびリフレッシュビット線の２つの
ビット線が接続されるため、各ビット線の読出電圧は約
１／２倍程度の大きさとなる。次いで、所定時間が経過
すると、センスアンプ活性化信号φＳおよびφＲＳが活
性化され、これらのビット線ＢＬ，／ＢＬおよびＲＢ
Ｌ，／ＲＢＬの電圧が差動増幅される。
【０２６０】１つの動作サイクルが完了すると、内部チ
ップイネーブル信号ＣＥがＨレベルからＬレベルに立下
がり、各制御信号が非活性状態のＬレベルとなり、ビッ
ト線ＢＬ，／ＢＬおよびＲＢＬ，／ＲＢＬもプリチャー
ジ状態に復帰する。
【０２６１】このテストモードにおいて、メモリセルか
ら読出されたデータの読出電圧はほぼΔＶ／２である。
したがって、通常の動作時におけるよりも読出電圧が小
さくなっており、この状態でセンス動作が正確に行なわ
れるか否かを検出することにより、センスマージンを検
出する。すなわち、“１”および“０”のデータを各メ
モリセルに書込み、次いで、その書込データを読出し、
読出データと書込データの論理の一致／不一致を見るこ
とにより、正確にセンス動作が行なわれたか否かの判定
を行ない、応じてセンスマージンをチェックする。
【０２６２】図４７は、この発明の実施の形態１２にお
ける列選択制御回路に含まれる切換回路２７の構成を概
略的に示す図である。この図４７に示す切換回路の構成
は、図１５に示す切換回路２７の構成に対応する。図４
７においては、１組の列選択信号φＹおよびφＹＲに対
応する部分の構成を示す。
【０２６３】図４７においては、切換回路２７は、リフ
レッシュ活性化信号ＲＥＦと一致検出信号ＲＣとを受け
るＡＮＤ回路２７ｆと、テストモード指示信号ＴＥＳＴ
ｒとＡＮＤ回路２７ｆの出力信号を受けるＯＲ回路２７
ｇと、ＯＲ回路２７ｇの出力信号と列選択活性化信号φ
ＹＦとを受け、リフレッシュ列選択信号φＹＲを生成す
るＡＮＤ回路２７ｈを含む。テストモード指示信号ＴＥ
ＳＴｒは、リフレッシュ列を介してテストデータの書込
／読出を行なう場合に活性化される。
【０２６４】切換回路２７は、さらに、リフレッシュ活
性化信号ＲＥＦと不一致検出信号／ＲＣを受けるＡＮＤ
回路２７ａと、正規行活性化信号ＮＯＲとテストモード
指示信号ＴＥＳＴａとＡＮＤ回路２７ａの出力信号とを
受けるＯＲ回路２７ｉと、列選択活性化信号φＹＦとＯ
Ｒ回路２７ａの出力信号とを受けて正規列選択信号φＹ
を生成するＡＮＤ回路２７ｄを含む。テストモード指示
信号ＴＥＳＴａは、正規ビット線を介してテストデータ
の書込／読出を行なう場合に活性化される。
【０２６５】同一メモリセルのデータに対し、正規セン
スアンプおよびリフレッシュセンスアンプでセンス動作
を行なった場合、これらの正規センスアンプおよびリフ
レッシュセンスアンプのテストを個々に行なうことがで
きる。リフレッシュワード線および正規ワード線を同時
に選択するテストモードにおいては、メモリセルを介し
て正規ビット線およびリフレッシュビット線が結合され
た状態で正規センスアンプおよびリフレッシュセンスア
ンプが同時に活性化される。したがって、センス動作時
において正規センスアンプおよびリフレッシュセンスア
ンプの特性が異なる場合、正規センスアンプとリフレッ
シュセンスアンプが互いに逆方向にビット線を駆動する
状態が生じることが考えられる。この場合、データ不定
状態であり、誤データが読出され、センスマージンが小
さいと判定される。
【０２６６】また、一方のセンスアンプ回路の駆動力が
他方センスアンプ回路の駆動力よりも大きい場合、とも
に誤った状態が読出されるかまたはともに正しい状態に
設定される場合が存在する。これらは、正規センスアン
プおよびリフレッシュセンスアンプ個々にそのラッチデ
ータを読出すことにより、正規センスアンプおよびリフ
レッシュセンスアンプのセンスマージンを個々にチェッ
クすることができる。
【０２６７】なお、テストモード指示信号ＴＥＳＴ、Ｔ
ＥＳＴｒ、およびＴＥＳＴａは、外部から直接与えられ
てもよく、信号のタイミング関係により設定されてもよ
く、またレジスタ回路にコマンドにより設定されてもよ
い。
【０２６８】［変更例］図４８は、この発明の実施の形
態１２の変更例の構成を概略的に示す図である。この図
４８に示す構成においては、Ｘアドレス入力バッファ２
２および正規Ｘデコーダ９２へテストモード指示信号Ｔ
ＥＳＴ（またはＴＥＳＴｒ）が与えられる。このテスト
モード指示信号ＴＥＳＴ（またはＴＥＳＴｒ）は、図１
１に示す遅延回路１３ａへ与えられる。テストモード指
示信号ＴＥＳＴ（またはＴＥＳＴｒ）がＨレベルとなる
と、Ｘアドレス入力バッファ２２および正規Ｘデコーダ
９２は非活性状態に維持される。また、図１１に示す遅
延回路１３ａも非活性状態とされ、内部チップイネーブ
ル信号ＣＥが活性化されても、その遅延活性化信号ＣＥ
Ｄを非活性状態に維持する。他の構成は、先の図４２−
４５および図４７に示す構成と同じである。
【０２６９】この変更例においては、テストモード指示
信号ＴＥＳＴ（またはＴＥＳＴｒ）が活性化されると、
図１１に示す正規行系制御回路１３は非活性状態に維持
される。したがって、正規行系回路は非活性状態を維持
し、正規ワード線の選択動作は行なわれない。また、こ
のときはＸアドレス入力バッファ２２および正規Ｘデコ
ーダ９２も非活性状態を維持する。一方テストモード指
示信号ＴＥＳＴの活性状態のときには、アドレス変換回
路９０が外部からのＸアドレス信号ＸＡＤに従って内部
リフレッシュアドレス信号ＲＦＡを生成し、リフレッシ
ュアドレス入力バッファ２１からリフレッシュアドレス
信号ＲＡが生成される。テストモード時においては、内
部チップイネーブル信号ＣＥの活性化に従って、リフレ
ッシュ活性化信号ＲＥＦが活性化されて、リフレッシュ
ワード線駆動タイミング信号φＲＷＬＸが活性化され
る。したがって、外部アドレスに従って、リフレッシュ
ワード線の選択を行なうことができる。このとき、また
テストモード指示信号ＴＥＳＴ（またはＴＥＳＴｒ）に
より、リフレッシュビット線対を介してデータの書込／
読出を行なうことにより、リフレッシュワード線不良を
検出することができる。
【０２７０】また、外部からの信号（外部チップイネー
ブル信号またはアドレス変化検出信号）により、リフレ
ッシュワード線の選択／非選択タイミングを決定するこ
とができ、リフレッシュタイマを利用するよりも高速
で、リフレッシュワード線を選択状態へ駆動することが
できる。したがって、たとえばリフレッシュワード線の
電圧ストレスの加速などのバーンインテストを高速で行
なうことができる。また、リフレッシュビット線とリフ
レッシュワード線との間の短絡不良なども、正規ワード
線の不良検出を同様にして高速で検出することができ
る。
【０２７１】以上のように、この発明の実施の形態１２
に従えば、外部の制御の下に、リフレッシュワード線の
選択状態を決定することができ、センスマージンおよび
高速のリフレッシュワード線不良の検出テストを行なう
ことができる。
【０２７２】［実施の形態１３］図４９は、この発明の
実施の形態１３に従う半導体集積回路装置の構成を概略
的に示す図である。図４９において半導体集積回路装置
１１０は、同一半導体基板に集積化されたロジック１１
２と、この発明に従う半導体記憶装置１１４とを含む。
メモリをＤＲＡＭで作成する場合、本発明を利用した場
合、１つのメモリセルが２個のトランジスタと１個のキ
ャパシタであり、また、リフレッシュおよび正規アクセ
ス用にビット線およびワード線が必要となる。したがっ
て本発明のメモリのアレイ面積は通常の１トランジスタ
／１キャパシタ型のメモリセルのＤＲＡＭに比べて４倍
となる。一方、ＳＲＡＭのメモリセルは６個のトランジ
スタまたは４個のトランジスタと２個の負荷素子で構成
されるため、通常のＤＲＡＭに比べて、そのメモリアレ
イ部の面積が７から８倍となる。したがって、ＳＲＡＭ
のセルの占有面積は、本発明のセルの１．７５倍から２
倍の占有面積となる。したがって、２トランジスタ／１
キャパシタのメモリセルを利用しても、ＳＲＡＭより
も、その占有面積を低減することができる。したがっ
て、この半導体記憶装置１１４は、そのアクセスサイク
ルが７０ｎｓ（ナノ秒）と高速であり、特に通常動作時
リフレッシュを外部の処理装置に対して隠すことがで
き、高速アクセスが可能である。したがって、現在の携
帯機器においてワークメモリとして利用されているＳＲ
ＡＭに代えて、本発明に従う半導体記憶装置１１４を利
用することにより、小占有面積で大記憶容量のワークメ
モリを有する半導体集積回路装置１１０を実現すること
ができる。
【０２７３】なお、図４９に示す半導体集積回路装置１
１０においては、通常のシステムＬＳＩと同様、ＤＲＡ
Ｍおよびフラッシュメモリが同一チップ上に集積化され
てもよい。
【０２７４】以上のように、この発明の実施の形態１３
に従えば、ロジックと半導体集積回路装置とを集積化し
ているため、携帯機器などの用途において小占有面積で
高速動作する大記憶容量のメモリを有する処理システム
を実現することができる。
【０２７５】
【発明の効果】以上のように、この発明に従えば、リフ
レッシュビット線と正規ビット線とを有する構成におい
て、同一行に対し通常アクセスとリフレッシュとが同時
に行なわれる場合、リフレッシュ要求と通常アクセス指
示とのタイミングを比較し、リフレッシュ要求が速い場
合にはリフレッシュビット線を介してデータのアクセス
を行なうように構成しており、リフレッシュと通常アク
セスとが競合する場合においてもデータアクセスを待合
わせる必要がなく、高速動作する半導体記憶装置を実現
することができる。
【０２７６】リフレッシュビット線および正規ビット線
それぞれに列選択ゲートを設け、リフレッシュおよび通
常アクセスの行アドレスの一致／不一致およびリフレッ
シュ要求と通常データアクセスのタイミング関係に従っ
て正規列選択ゲートおよびリフレッシュ列選択ゲートの
一方に列選択信号を伝達することにより、簡易な回路構
成で確実に速いタイミングで活性化された動作モードに
対応する列を選択してデータアクセスを行なうことがで
きる。
【０２７７】リフレッシュとのタイミングを判定するた
めの信号として、外部からのメモリセル選択指示信号を
利用することにより、容易にかつ正確にリフレッシュと
通常データアクセスとのタイミング関係を検出すること
ができる。
【０２７８】リフレッシュとのタイミング関係の基準信
号として、外部アドレス信号の変化検出信号を利用する
ことにより、外部から専用のアクセス指示信号を印加す
る必要がなく、ピン端子数を低減することができ、応じ
てチップ面積を低減することができる。
【０２７９】また、アドレス信号の変化に応答して内部
を一旦リセットすることにより、外部アドレスの変化だ
けで内部動作サイクルを規定することができ、簡易な回
路構成で正確にＳＲＡＭと同様に動作する半導体記憶装
置を実現することができる。
【０２８０】リフレッシュ要求と通常動作指示とにより
行選択動作の仲裁を行なうことにより、同一行へのリフ
レッシュおよび通常アクセスが競合する場合でも、正確
にメモリセルデータの読出およびセンスを行なうことが
できる。
【０２８１】リフレッシュ要求が早い場合には、リフレ
ッシュ行選択を行なった後、正規行選択を行なうことに
より、リフレッシュビット線にメモリセルデータが読出
された後に正規行選択を行ない、メモリセルからの読出
電圧がリフレッシュビット線および正規ビット線に分散
するのを防止することができ、読出電圧の低下を抑制で
き、正確なセンス動作を保証することができる。
【０２８２】リフレッシュ要求が早いときに、リフレッ
シュセンスアンプ動作後正規行選択を行なうことによ
り、メモリセルの読出電圧が、リフレッシュビット線お
よび正規ビット線に分散して低減するのを防止でき、正
確なセンス動作を保証することができる。
【０２８３】また、リフレッシュ要求と通常アクセスと
のタイミング関係に従って、正規行選択制御回路および
リフレッシュ行選択制御回路に対する選択的に活性化す
ることにより、容易にリフレッシュと通常アクセスの競
合時の裁定動作を行なうことができる。
【０２８４】また、行選択制御回路に対し、相手方のセ
ンスアンプ活性化信号の活性化と動作サイクル指示信号
とに従って選択的に活性化することにより、容易に、リ
フレッシュおよび通常アクセス競合時において、速いタ
イミングで活性化された動作を行系制御回路の行選択お
よびセンス動作完了後、遅いタイミングで指示された動
作に対する行選択動作を行なうことができる。
【０２８５】また、正規ビット線対およびリフレッシュ
ビット線対を行方向に整列して配置することにより、従
来と同様のメモリアレイ配置を用いて２トランジスタ／
１キャパシタ型のメモリセルを配置することができる。
【０２８６】また、正規ビット線およびリフレッシュビ
ット線をオープンビット線構造とし、リフレッシュセン
スアンプおよび正規センスアンプを対向して異なる領域
に配置することにより、ビット線ピッチを小さくするこ
とができ、高密度でメモリセルを配置することができ
る。また、センスアンプもビット線ピッチが小さくなっ
ても余裕をもって配置することができる。
【０２８７】また、メモリセルにおいて、メモリセルキ
ャパシタを２つの容量素子で構成することにより、小占
有面積で、大きな容量値を有するキャパシタを容易に実
現することができる。
【０２８８】また、ビット線対に相補メモリセルデータ
が読出されるようにメモリセルを配置することにより、
ビット線間電圧を十分大きくすることができ、微小セル
においても、安定にデータのセンスおよび増幅を行なう
ことができ、またリフレッシュ間隔をも長くすることが
でき、応じてデータ保持モード時における消費電流を低
減することができる。
【０２８９】また、リフレッシュビット線と正規ビット
線とを異なる配線層に形成することにより、これらのビ
ット線のレイアウト面積を低減することができる。
【０２９０】また、メモリセルにおいては、第１および
第２のトランジスタを不純物領域を介して相互接続する
ことにより、通常の１トランジスタ１キャパシタ型メモ
リセルのレイアウトを利用して、２トランジスタ／１キ
ャパシタ型のメモリセルを実現することができる。
【０２９１】また、メモリセル形成領域の両側に、ビッ
ト線をそれぞれ配置することにより、メモリセルレイア
ウトに悪影響を及ぼすことなくリフレッシュビット線お
よび正規ビット線を配置することができる。
【０２９２】また、リフレッシュビット線および正規ビ
ット線を交互に配置することにより、容易に２トランジ
スタ／１キャパシタ型メモリセルを正規ビット線および
リフレッシュビット線に接続するレイアウトを実現する
ことができる。
【０２９３】また、正規ビット線およびリフレッシュビ
ット線の一方をメモリセル形成用の活性領域外部に配置
しかつ他方のビット線をメモリセル形成の活性領域上に
配置することにより、高密度で正規ビット線およびリフ
レッシュビット線を配置することができる。
【０２９４】また、メモリセル形成用活性領域の外部領
域に、正規ビット線およびリフレッシュビット線を交互
に配置することにより、容易に、通常の１トランジスタ
／１キャパシタ型メモリセルのレイアウトを利用して、
２トランジスタ／１キャパシタ型のメモリセルのレイア
ウトをすることができる。
【０２９５】また、メモリセル内において第１および第
２のトランジスタの記憶ノードに接続する不純物領域を
共有化し、メモリセルキャパシタをこの不純物領域に接
続する別々の容量素子で形成することにより、通常の１
トランジスタ／１キャパシタ型のメモリセルのレイアウ
トを利用して、２トランジスタ／１キャパシタ型メモリ
セルを実現することができる。
【０２９６】また、これらの容量素子を導電層を介して
ストレージ電極ノードを相互接続することにより、キャ
パシタ占有面積を増加させることなく容量値を増大させ
ることができる。
【０２９７】また２つの容量素子ノードを導電層を介し
て相互接続し、第１および第２のトランジスタのストレ
ージノードに接続する不純物領域は物理的に分離するこ
とにより、基板領域におけるＰＮ接合面積を低減でき、
応じてリーク電流を低減でき、データ保持特性を改善す
ることができる。
【０２９８】また、テストモード指示信号に従って外部
アドレスとリフレッシュアドレスの一方を選択して内部
リフレッシュアドレスを生成することにより、外部の制
御の下に、リフレッシュワード線の選択を行なうことが
でき、高速で、リフレッシュワード線のテストを実行す
ることができる。
【０２９９】また、テストモード指示信号に従って正規
行選択回路およびリフレッシュ行選択回路の一方を活性
化する構成を利用することにより、外部の制御の下にリ
フレッシュワード線のみのテストを実行することができ
る。
【０３００】また、テストモード指示信号に従ってリフ
レッシュ要求およびメモリセル選択サイクル開始信号の
一方に従って内部リフレッシュ要求を生成することによ
り、外部の制御の下に、リフレッシュワード線の選択を
行なうことができる。したがって、このとき、内部リフ
レッシュ要求を外部からのメモリセル選択サイクル開始
指示に応答して選択することにより、通常アクセスのメ
モリセル選択およびリフレッシュのためのメモリセル選
択を同時に並行して実行することができ、センスマージ
ンのテストを容易に行なうことができる。また、リフレ
ッシュのみの実行によりリフレッシュ線不良を高速で検
出できる。
【０３０１】また、テストモード時には仲裁回路の仲裁
動作を禁止することにより、リフレッシュおよび通常ア
クセスのそれぞれのためのワード線選択を同時に行なう
ことができ、確実に、センスマージンのテストを行なう
ことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置のアレイ部の構成を示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。
【図３】 この発明の実施の形態１に従う半導体記憶装
置の通常アクセス時の動作を示す信号波形図である。
【図４】 この発明の実施の形態１に従う半導体記憶装
置のリフレッシュ時の動作を示す信号波形図である。
【図５】 図１における半導体記憶装置のワード線多重
選択時の動作を示す信号波形図である。
【図６】 図２に示す裁定回路の動作を示す信号波形図
である。
【図７】 図２に示すリフレッシュタイマの構成を概略
的に示す図である。
【図８】 図２に示すリフレッシュ指示信号発生回路の
構成を概略的に示す図である。
【図９】 図２に示すリフレッシュ指示信号発生回路の
他の構成を概略的に示す図である。
【図１０】 図２に示す裁定回路の構成を示す図であ
る。
【図１１】 図２に示す正規行系制御回路およびリフレ
ッシュ行系制御回路の構成を示す図である。
【図１２】 図１０および図１１に示す行系制御回路お
よび裁定回路の動作を示す信号波形図である。
【図１３】 図２に示す列選択制御回路の構成を概略的
に示す図である。
【図１４】 図１３に示す一致検出回路の構成を示す図
である。
【図１５】 図１３に示す切換回路の構成を示す図であ
る。
【図１６】 この発明の実施の形態２に従う半導体記憶
装置のアレイ部の構成を示す図である。
【図１７】 図１６に示すメモリユニットのストレージ
ノード対の経時電圧変化を示す図である。
【図１８】 図１６におけるメモリユニットのビット線
読出電圧を概略的に示す図である。
【図１９】 図１６に示すメモリユニットの寄生ゲート
容量を示す図である。
【図２０】 図１９に示すメモリユニットの動作を示す
信号波形図である。
【図２１】 この発明の実施の形態３に従う半導体記憶
装置のメモリセルのレイアウトを概略的に示す図であ
る。
【図２２】 図２１に示すメモリセルキャパシタの断面
構造を概略的に示す図である。
【図２３】 この発明の実施の形態４に従うメモリセル
キャパシタの断面構造を概略的に示す図である。
【図２４】 この発明の実施の形態５に従うメモリセル
キャパシタの断面構造を概略的に示す図である。
【図２５】 図２４に示すメモリセルのレイアウトを概
略的に示す図である。
【図２６】 この発明の実施の形態６に従うメモリセル
キャパシタの断面構造を概略的に示す図である。
【図２７】 この発明の実施の形態７に従う半導体記憶
装置のメモリセルのレイアウトを概略的に示す図であ
る。
【図２８】 （Ａ）および（Ｂ）は、図２７に示す正規
およびリフレッシュビット線のコンタクト部の構成を概
略的に示す図である。
【図２９】 この発明の実施の形態８に従う半導体記憶
装置のアレイ部のレイアウトを概略的に示す図である。
【図３０】 （Ａ）および（Ｂ）は、図２９に示す正規
およびリフレッシュビット線のコンタクト領域の構造を
概略的に示す図である。
【図３１】 この発明の実施の形態９に従うメモリセル
のレイアウトを概略的に示す図である。
【図３２】 この発明の実施の形態１０に従う半導体記
憶装置のアレイ部の構成を概略的に示す図である。
【図３３】 図３２に示すセンスアンプ帯およびメモリ
ブロックの構成をより詳細に示す図である。
【図３４】 図３３に示すブロック選択信号を発生する
部分の構成を概略的に示す図である。
【図３５】 図３３に示すメモリセルの正規およびリフ
レッシュビット線の配置を概略的に示す図である。
【図３６】 この発明の実施の形態１１に従う内部チッ
プイネーブル信号発生部の構成を概略的に示す図であ
る。
【図３７】 図３６に示す回路の動作を示す信号波形図
である。
【図３８】 この発明の実施の形態１１の変更例１の構
成を概略的に示す図である。
【図３９】 図３８に示す回路の動作を示す信号波形図
である。
【図４０】 この発明の実施の形態１１の変更例２の動
作を示す信号波形図である。
【図４１】 この発明の実施の形態１２に従う内部チッ
プイネーブル信号発生部の構成を概略的に示す図であ
る。
【図４２】 この発明の実施の形態１２に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図４３】 図４０に示すアドレス変換回路の構成を示
す図である。
【図４４】 この発明の実施の形態１２に従うモード変
換回路の構成を示す図である。
【図４５】 この発明の実施の形態１２に従う裁定回路
の構成を示す図である。
【図４６】 図４２から図４５に示す回路の動作を示す
信号波形図である。
【図４７】 この発明の実施の形態１２における列選択
制御回路に含まれる切換回路の構成を示す図である。
【図４８】 この発明の実施の形態１２の変更例を概略
的に示す図である。
【図４９】 この発明の実施の形態１３に従う半導体集
積回路装置の構成を概略的に示す図である。
【図５０】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
【図５１】 図５０に示す半導体記憶装置の動作を示す
信号波形図である。
【図５２】 従来の半導体記憶装置のリフレッシュ／通
常アクセス裁定動作を示す信号波形図である。
【符号の説明】
ＢＬ，／ＢＬ，ＢＬ０−ＢＬｎ，／ＢＬ０−／ＢＬｎ
正規ビット線、ＲＢＬ，／ＲＢＬ，ＲＢＬ１−ＲＢＬ
ｎ，／ＲＢＬ１−／ＲＢＬｎ リフレッシュビット線、
ＳＡ 正規センスアンプ、ＲＳＡ リフレッシュセンス
アンプ、ＭＣ，ＭＣ１−ＭＣｎ メモリセル、ＭＵ メ
モリセルユニット、ＣＳＧ 正規列選択ゲート、ＲＣＳ
Ｇ リフレッシュ列選択ゲート、ＩＯＬ，／ＩＯＬ 内
部データ線、ＷＬ１−ＷＬｎ 正規ワード線、ＲＷＬ１
−ＲＷＬｎ リフレッシュビット線、１ メモリセルア
レイ、２ 正規行系回路、３ リフレッシュ行系回路、
４列選択回路、５ リフレッシュタイマ、１０ 入力バ
ッファ回路、１１ リフレッシュ指示信号発生回路、１
２ 裁定回路、１３ 正規行系制御回路、１４ リフレ
ッシュ行系制御回路、１５ 列選択制御回路、１３ａ，
１３ｆ，１４ａ，１４ｆ 遅延回路、１３ｂ，１３ｃ，
１４ｂ，１４ｃ ＡＮＤ回路、１３ｄ，１４ｄ ＯＲ回
路、１３ｅ，１３ｇ，１４ｅ，１４ｇ セット／リセッ
トフリップフロップ、１２ｊ ＮＯＲ回路、２０ リフ
レッシュアドレスカウンタ、２１ リフレッシュアドレ
ス入力バッファ、２２ Ｘアドレス入力バッファ、２３
一致検出回路、２４ Ｙアドレス入力バッファ、２５
Ｙデコーダ、２７ 切換回路、ＭＵ１−ＭＵｎ メモ
リセルユニット、３０ ビット線コンタクト、３１ キ
ャパシタコンタクト、３２，３２ａ−３２ｄ キャパシ
タ、３３ 素子活性領域、３４ 不純物領域、３５ リ
フレッシュビット線コンタクト、３８ 導電層、３７
ａ，３７ｂ 不純物領域、５０ 正規ビット線コンタク
ト、５１，５３ 引出し線、５２ リフレッシュビット
線コンタクト、６２ リフレッシュビット線コンタク
ト、６４，６５，６６ 不純物領域、ＳＡＢ０−ＳＡＢ
ｍ 正規センスアンプ帯、ＲＳＡＢ０−ＲＳＡＢｍ リ
フレッシュセンスアンプ帯、ＲＳＡｕ，ＲＳＡｌ リフ
レッシュセンスアンプ、ＲＰＥＱ リフレッシュビット
線プリチャージ／イコライズ回路、ＲＣＳＧ リフレッ
シュ列選択ゲート、ＬＩＯ，／ＬＩＯ，ＲＬＩＯｕ，／
ＲＬＩＯｕ，ＲＬＩＯｌ，／ＲＬＩＯｌ ローカルデー
タ線、ＧＩＯ，／ＧＩＯ グローバルデータ線、ＲＢＳ
Ｇｕ，ＲＢＳＧ，ＲＢＳＧｌ ブロック選択ゲート、８
０ アドレス変化検出回路、８１ セット／リセットフ
リップフロップ、８２ 遅延回路、８４ Ｄ型フリップ
フロップ、８６ ワンショットパルス発生回路、８８
セット／リセットフリップフロップ、９０アドレス変換
回路、９２ 正規Ｘデコーダ、９４ リフレッシュＸデ
コーダ、１００ モード変換回路、１１０ 半導体集積
回路装置、１１２ ロジック、１１４ 半導体記憶装
置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/407 Ｇ１１Ｃ 11/34 ３５３Ｚ 11/401 ３５４Ｄ 11/403 ３５４Ｃ Ｈ０１Ｌ 27/108 ３６２Ｂ 21/8242 ３６３Ｍ ３７１Ｊ ３７１Ｋ ３７１Ａ Ｈ０１Ｌ 27/10 ６２１Ｃ ６８１Ｆ Ｆターム(参考） 2G032 AA07 AG01 AK11 AK14 AL00 5B024 AA01 AA03 AA04 AA07 AA09 AA15 BA02 BA03 BA06 BA09 BA13 BA15 BA18 BA20 BA21 BA23 BA29 CA01 CA07 CA21 DA03 DA05 DA08 DA10 DA18 EA01 5F083 AD24 AD48 LA12 LA16

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のメモリセル、 前記メモリセルの列に対応して配置され、各々に対応の
    列のメモリセルが接続されかつ各々が第１の正規ビット
    線と第２の正規ビット線とを有する複数の正規ビット線
    対、および前記メモリセルの列に対応して配置され、各
    々に対応の列のメモリセルが接続されかつ各々が第１の
    リフレッシュビット線と第２のリフレッシュビット線と
    を有する複数のリフレッシュビット線対を備え、 前記複数のメモリセルの各々は、 対応の正規ビット線対の第１および第２の正規ビット線
    の一方と記憶ノードの間に配置される第１のトランジス
    タと、前記記憶ノードと定電圧源との間に接続されるキ
    ャパシタと、前記記憶ノードと対応の列の第１および第
    ２のリフレッシュビット線の一方との間に接続される第
    ２のトランジスタとを含み、さらに前記メモリセルの行
    に対応して配置され、各々に対応の行のメモリセルの第
    １のトランジスタが接続する複数の正規ワード線、 前記メモリセルの行に対応して配置され、各々に対応の
    行のメモリセルの第２のトランジスタが接続される複数
    のリフレッシュワード線、およびリフレッシュアドレス
    に従って、前記複数のリフレッシュワード線のアドレス
    指定されたリフレッシュワード線を選択するためのリフ
    レッシュ行選択回路、 外部アドレスに従って、前記複数の正規ワード線からア
    ドレス指定された正規ワード線を選択するための正規行
    選択回路、 前記リフレッシュアドレスと前記外部アドレスとの一致
    ／不一致を判定するための判定回路、 リフレッシュ要求信号とメモリセル選択サイクル開始指
    示信号の活性化タイミングを比較するための比較回路、
    および前記判定回路が一致を検出しかつ前記比較回路が
    前記リフレッシュ要求信号の活性化が早いことを示すと
    き、前記リフレッシュビット線対を介してデータのアク
    セスをするためのアクセス手段を備える、半導体記憶装
    置。
  2. 【請求項２】 前記アクセス手段は、 前記複数のリフレッシュビット線対に対応して設けら
    れ、各々が導通時対応のリフレッシュビット線対を内部
    データバスに結合するための複数のリフレッシュ列選択
    ゲートと、 前記複数の正規ビット線対に対応して設けられ、各々が
    導通時対応の正規ビット線対を前記内部データバスに結
    合するための複数の正規列選択ゲートと、 前記判定回路からの一致検出信号と前記比較回路の前記
    リフレッシュ要求信号の活性化の早いことの指示とに応
    答して、列アドレスに従って生成された列選択信号を前
    記複数のリフレッシュ列選択ゲートへ与えるための列選
    択回路とを備える、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記メモリセル選択サイクル開始指示信
    号は、外部から与えられるメモリセル選択指示信号であ
    る、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記メモリセル選択サイクル開始指示信
    号は、前記外部アドレスの変化により与えられる、請求
    項１記載の半導体記憶装置。
  5. 【請求項５】 前記外部アドレスの変化を検出し、該変
    化に応答して前記メモリセル選択サイクル開始指示信号
    を発生するアドレス変化検出回路をさらに備える、請求
    項１記載の半導体記憶装置。
  6. 【請求項６】 前記アドレス変化検出回路は、前記変化
    に応答して所定時間活性化されて前記正規行選択回路を
    非活性化するためのリセット信号を前記メモリセル選択
    サイクル開始指示信号として発生し、前記リセット信号
    の非活性化後メモリセル選択指示信号を活性化して前記
    正規行選択回路を活性化する、請求項５記載の半導体記
    憶装置。
  7. 【請求項７】 前記リフレッシュ要求信号と前記メモリ
    セル選択サイクル開始指示信号とに応答して、前記リフ
    レッシュ行選択回路と前記正規行選択回路の行選択動作
    を仲裁するための仲裁回路をさらに備える、請求項１記
    載の半導体記憶装置。
  8. 【請求項８】 前記仲裁回路は、前記メモリセル選択サ
    イクル開始指示信号と前記リフレッシュ要求信号とを受
    け、該受けたリフレッシュ要求信号が前記メモリセル選
    択サイクル開始指示信号よりも早いタイミングで活性化
    されたとき前記リフレッシュ行選択回路を活性化し、次
    いで所定時間経過後前記正規行選択回路を活性化する、
    請求項７記載の半導体記憶装置。
  9. 【請求項９】 前記複数のリフレッシュビット線対に対
    応して設けられ、活性化時対応のリフレッシュビット線
    対の電圧を差動増幅するための複数のリフレッシュセン
    スアンプをさらに備え、 前記仲裁回路は、前記リフレッシュ要求信号の活性化が
    早いとき、前記リフレッシュセンスアンプの活性化に応
    答して前記正規行選択回路を活性化する、請求項７記載
    の半導体記憶装置。
  10. 【請求項１０】 活性化時前記正規行選択回路を活性化
    するための正規行選択回路と、 活性化時前記リフレッシュ行選択回路を活性化するため
    のリフレッシュ行選択制御回路と、 前記メモリセル選択サイクル開始指示信号と前記リフレ
    ッシュ要求信号に対応するリフレッシュ指示信号とに応
    答して前記正規行選択制御回路および前記リフレッシュ
    行選択制御回路を選択的に活性化するための裁定回路を
    さらに備え、前記裁定回路は、前記メモリセル選択サイ
    クル開始指示信号と前記リフレッシュ指示信号のうち早
    いタイミングで活性化された信号に対応する行選択制御
    回路に対する選択動作指示信号を活性化し、他方の行選
    択制御回路に対する選択動作指示信号を非活性状態に維
    持する、請求項１記載の半導体記憶装置。
  11. 【請求項１１】 前記複数の正規ビット線対に対応して
    配置され、活性化時対応の正規ビット線対の電圧を差動
    増幅する複数の正規センスアンプと、 前記複数のリフレッシュビット線対に対応して配置さ
    れ、活性化時対応のリフレッシュビット線対の電圧を差
    動増幅する複数のリフレッシュセンスアンプとをさらに
    備え、 前記行選択制御回路は、前記裁定回路からの正規行選択
    動作指示信号とメモリセル選択指示信号の活性化または
    前記リフレッシュ行選択制御回路からのリフレッシュセ
    ンスアンプ活性化信号の活性化に応答して前記正規行選
    択回路を活性化し、前記メモリセル選択指示信号は、前
    記メモリセル選択サイクル開始指示信号の活性化に応答
    して活性化される信号および前記メモリセル選択サイク
    ル開始指示信号に対応する信号のうちのいずれかの信号
    であり、 前記リフレッシュ行選択制御回路は、前記裁定回路から
    のリフレッシュ行選択動作指示信号と前記リフレッシュ
    指示信号の活性化または前記リフレッシュ指示信号と前
    記正規行選択制御回路からの正規センスアンプ活性化信
    号の活性化に応答して前記リフレッシュ行選択回路を活
    性化し、前記リフレッシュ指示信号は、前記リフレッシ
    ュ要求信号に応答して活性化される、請求項１０記載の
    半導体記憶装置。
  12. 【請求項１２】 前記第１および第２の正規ビット線は
    行方向に整列して配置され、かつ前記第１および第２の
    リフレッシュビット線は前記行方向に整列して配置され
    る、請求項１記載の半導体記憶装置。
  13. 【請求項１３】 各前記正規ビット線対の前記第１およ
    び第２の正規ビット線は列方向に整列して配置され、か
    つ各前記リフレッシュビット線対の第１および第２のリ
    フレッシュビット線は、前記列方向に整列して配置さ
    れ、 前記半導体記憶装置は、さらに、 前記複数の正規ビット線対に対応して配置されかつ対応
    の正規ビット線対の第１および第２の正規ビット線の間
    に配置され、活性化時対応の正規ビット線対の電圧を差
    動増幅する複数の正規センスアンプと、 前記複数のリフレッシュビット線対に対応して配置さ
    れ、かつ対応のリフレッシュビット線対の第１および第
    ２のリフレッシュビット線の間に配置され、活性化時対
    応のリフレッシュビット線対の電圧を差動増幅する複数
    のリフレッシュセンスアンプを備え、前記リフレッシュ
    センスアンプと前記正規センスアンプは、前記リフレッ
    シュビット線対および前記正規ビット線対に関して対向
    して配置される、請求項１記載の半導体記憶装置。
  14. 【請求項１４】 前記第１の正規ビット線と前記第１の
    リフレッシュビット線とは行方向に交互に配列され、か
    つ前記第２の正規ビット線と前記第２のリフレッシュビ
    ット線とは行方向に沿って交互に配置され、 前記複数のメモリセルは、前記キャパシタと前記定電圧
    源との電気的接続のためのコンタクトが行方向に整列し
    て配置されるように配置されるように配置され、かつ各
    前記メモリセルは、前記第１および第２の正規ビット線
    のうちの対応の正規ビット線と電気的接続をとるための
    第１のコンタクトと前記第１および第２のリフレッシュ
    ビット線のうちの対応のリフレッシュビット線との電気
    的接続をとるためのリフレッシュコンタクトが前記キャ
    パシタコンタクトに関して対向して配置され、かつ各前
    記キャパシタは、前記記憶ノードと前記定電圧源との間
    に並列に接続される第１および第２の容量素子を含み、
    前記第１および第２の容量素子は前記記憶ノードを介し
    て前記第１および第２のトランジスタに電気的に接続さ
    れる、請求項１３記載の半導体記憶装置。
  15. 【請求項１５】 前記複数のメモリセルは、各列におい
    てメモリセルが対をなして配置され、前記複数の正規ワ
    ード線の正規ワード線の選択時、該選択正規ワード線と
    交差する正規ビット線対各々の第１および第２の正規ビ
    ット線両者にメモリセルデータが読出され、かつ前記複
    数のリフレッシュワード線のリフレッシュワード線の選
    択時、該選択リフレッシュワード線と交差するリフレッ
    シュビット線対各々の第１および第２のリフレッシュビ
    ット線両者にメモリセルデータが読出される、請求項１
    記載の半導体記憶装置。
  16. 【請求項１６】 各前記メモリセルにおいて、前記第１
    および第２のトランジスタは、不純物領域を介して相互
    接続される、請求項１記載の半導体記憶装置。
  17. 【請求項１７】 前記第１および第２のリフレッシュビ
    ット線と前記第１および第２の正規ビット線とは異なる
    配線層に形成される、請求項１５記載の半導体記憶装
    置。
  18. 【請求項１８】 前記第１の正規ビット線および前記第
    １のリフレッシュビット線と前記第２の正規ビット線お
    よび前記第２のリフレッシュビット線とは、対応のメモ
    リセルを形成する活性領域に関して対向して配置され
    る、請求項１５記載の半導体記憶装置。
  19. 【請求項１９】 リフレッシュビット線対の間に正規ビ
    ット線が配置されかつ正規ビット線対の間にリフレッシ
    ュビット線が配置されるように、前記正規ビット線と前
    記リフレッシュビット線とは交互に配置される、請求項
    １５記載の半導体記憶装置。
  20. 【請求項２０】 前記正規ビット線対および前記リフレ
    ッシュビット線対の一方は、対応のメモリセルを形成す
    る活性領域の外部領域上に配置され、かつ他方は、該対
    応のメモリセルを形成する活性領域上に配置される、請
    求項１５記載の半導体記憶装置。
  21. 【請求項２１】 前記正規ビット線対および前記リフレ
    ッシュビット線対は、対応のメモリセルを形成する活性
    領域の外部領域上に配置され、前記第１および第２の正
    規ビット線と前記第１および第２のリフレッシュビット
    線とは、正規ビット線対の間にリフレッシュビット線が
    配置されかつリフレッシュビット線対の間に正規ビット
    線が配置されるように交互に配置される、請求項１５記
    載の半導体記憶装置。
  22. 【請求項２２】 前記第１および第２のトランジスタ
    は、前記記憶ノードに接続する不純物領域を共有し、 前記キャパシタは、前記不純物領域に接続するストレー
    ジ電極ノードを有する第１の容量素子と、前記第１の容
    量素子と前記不純物領域を介して接続されかつ前記第１
    の容量素子と別に形成されるストレージ電極ノードを有
    する第２の容量素子とを備え、前記不純物領域が前記記
    憶ノードを構成する、請求項１記載の半導体記憶装置。
  23. 【請求項２３】 前記第１および第２の容量素子の前記
    ストレージ電極ノードを接続する導電層をさらに備え
    る、請求項２２記載の半導体記憶装置。
  24. 【請求項２４】 前記キャパシタは、 前記第１のトランジスタの第１の不純物領域に接続する
    主電極を有する第１の容量素子と、 前記第２のトランジスタの第２の不純物領域に接続する
    主電極を有する第２の容量素子と、前記第１および第２
    の容量素子の前記主電極を接続する導電層を備え、前記
    第１および第２の不純物領域は互いに物理的に分離して
    形成される、請求項１記載の半導体記憶装置。
  25. 【請求項２５】 テストモード指示信号に応答して前記
    外部アドレス信号とリフレッシュアドレス発生回路から
    のリフレッシュアドレス信号の一方を選択して内部リフ
    レッシュアドレス信号を生成するアドレス変換回路をさ
    らに備える、請求項１記載の半導体記憶装置。
  26. 【請求項２６】 テストモード指示信号に応答して前記
    正規行選択回路および前記リフレッシュ行選択回路の少
    なくとも一方を活性化するテスト制御回路をさらに備え
    る、請求項１記載の半導体記憶装置。
  27. 【請求項２７】 テストモード指示信号に応答して、リ
    フレッシュ要求信号と前記メモリセル選択サイクル開始
    指示信号の一方を選択して内部リフレッシュ要求信号を
    生成するモード変換回路をさらに備える、請求項１記載
    の半導体記憶装置。
  28. 【請求項２８】 テストモード指示信号に応答して、前
    記仲裁回路の仲裁動作を禁止する回路をさらに備える、
    請求項７記載の半導体記憶装置。
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