JP2003257178A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2003257178A
JP2003257178A JP2002059784A JP2002059784A JP2003257178A JP 2003257178 A JP2003257178 A JP 2003257178A JP 2002059784 A JP2002059784 A JP 2002059784A JP 2002059784 A JP2002059784 A JP 2002059784A JP 2003257178 A JP2003257178 A JP 2003257178A
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refresh
semiconductor memory
memory device
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Masashi Agata
政志 縣
Kazuya Takahashi
和也 高橋
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 ＤＲＡＭセルに対するリフレッシュ動作を、
ＤＲＡＭ回路部の外部から供給する必要がないようにす
る。 【解決手段】 リフレッシュワード線選択回路１５は、
カウンタ１６と接続されており、該カウンタ１６は、外
部クロック信号ＣＬＫと同期してリフレッシュクロック
信号ＲＣＬＫを生成して出力する。従って、リフレッシ
ュワード線選択回路１５は、カウンタ１６からのリフレ
ッシュクロック信号ＲＣＬＫに同期して、複数のリフレ
ッシュワード線ＲＷＬを自律的に選択しながら周期的に
活性化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、所望のデータを記
憶すると共に、データの書き込み動作及び読み出し動作
を高速に行なえる半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置のなかでも、例えばダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）装置
は、大容量のデータを記録し保持できる半導体メモリ装
置として多用されている。
【０００３】近年、半導体プロセスにおけるデザインル
ールの微細化に伴って、一般に１つのトランジスタと１
つのキャパシタにより構成されるＤＲＡＭのセル構造
は、複雑化してプロセスコストが増大しつつある。その
ため、ＤＲＡＭ回路と演算論理回路とを混載する、いわ
ゆるシステムＬＳＩにおいては、キャパシタをＭＯＳト
ランジスタに置き換えることにより、プロセスコストを
低減する、簡易なプレーナ構造を有するＤＲＡＭセルが
しばしば使用されている。
【０００４】図９は米国特許第５，６００，５９８号に
開示され、キャパシタにＭＯＳトランジスタを用いたＤ
ＲＡＭセルの構成例を示している。
【０００５】図９に示すように、従来のＤＲＡＭセル
は、ゲートがワード線ＷＬと接続され、ドレインがビッ
ト線ＢＬと接続された第１のＭＯＳトランジスタからな
るアクセストランジスタ１０１と、チャネルに電荷を蓄
積し、ソース及びドレインがアクセストランジスタ１０
１のソースと接続され、ゲートがセルプレートと接続さ
れた第２のＭＯＳトランジスタからなる電荷蓄積トラン
ジスタ１０２とにより構成されている。
【０００６】このような構成のＤＲＡＭセルは、例え
ば、書き込み動作時には、ワード線ＷＬが活性化され、
ビット線ＢＬの電圧値がハイレベルの場合には、電荷蓄
積トランジスタ１０２のチャネルには１が書き込まれ
る。一方、ビット線ＢＬの電圧値がローレベルの場合に
は０が書き込まれる。
【０００７】また、読み出し動作時には、ワード線ＷＬ
が活性化されることにより、プリチャージされているビ
ット線ＢＬに、電荷蓄積トランジスタ１０２のチャネル
に蓄積された電荷が転送され、ビット線ＢＬと接続され
ているセンスアンプによって、該ビット線ＢＬの電位を
センス増幅することにより、選択されたＤＲＡＭセルの
データを読み出すことができる。
【０００８】
【発明が解決しようとする課題】近年、ＬＳＩシステム
には、さらなる性能向上が要求され、半導体メモリ装置
（メモリブロック部）に対しても性能の向上が求められ
ている。ＤＲＡＭセルはＳＲＡＭセルと比べてセルを構
成する素子数が少ないことから、大容量のメモリ装置を
必要とする場合に有利である。ところが、ＤＲＡＭセル
は、キャパシタに蓄えられた情報（電荷）が時間と共に
消滅するため、記録されたデータを保持するには該デー
タが消滅する前に、そのデータの読み出しと再書き込み
とを連続して行なう、いわゆるリフレッシュ動作が必要
となる。このリフレッシュ動作を装置の動作中には常に
実施しなければならない点が、ＤＲＡＭ装置の使い易さ
を阻害する要因となっている。
【０００９】従来のコンデンサ型のキャパシタに蓄えら
れる電荷量は充分な値であったため、リフレッシュ動作
の回数はシステム設計にとって大きな問題ではなかった
が、近年のメモリセルの微細化により、また、コンデン
サ型のキャパシタに代えてＭＯＳトランジスタを用いる
構成により、キャパシタに充分な容量値を確保すること
がますます困難となってきている。その結果、リフレッ
シュ動作をより頻繁に行なわなければならず、システム
の動作を阻害する要因となるという問題がある。
【００１０】本発明は前記従来の問題に鑑み、ＤＲＡＭ
セルに対するリフレッシュ動作を、ＤＲＡＭ回路部の外
部から供給する必要がないようにすることを目的とす
る。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ＤＲＡＭセルに、電荷蓄積用のキャパシ
タに対する外部アクセス用の第１のトランジスタとリフ
レッシュデータ用の第２のトランジスタとを設け、ＤＲ
ＡＭ回路の内部で生成する周期信号により、第２のトラ
ンジスタを介してＤＲＡＭセルのリフレッシュ動作を定
期的に行なう構成とする。
【００１２】具体的に、本発明に係る第１の半導体メモ
リ装置は、電荷蓄積ノードを有するキャパシタ、並びに
各ソースが電荷蓄積ノードとそれぞれ接続された第１の
ＭＩＳトランジスタ及び第２のＭＩＳトランジスタから
なるメモリセルと、第１のＭＩＳトランジスタのゲート
及びドレインとそれぞれ接続された第１のワード線及び
第１のビット線と、第２のＭＩＳトランジスタのゲート
及びドレインとそれぞれ接続された第２のワード線及び
第２のビット線と、所定の周期を持つ周期信号を生成す
るタイマ回路とを備え、第１のワード線又は第２のワー
ド線は、周期信号により所定の周期で活性化される。
【００１３】第１の半導体メモリ装置によると、メモリ
セルは、キャパシタの電荷蓄積ノードとそれぞれ接続さ
れた第１のＭＩＳトランジスタ及び第２のＭＩＳトラン
ジスタを有しており、各トランジスタのゲートと接続さ
れた第１のワード線又は第２のワード線は、タイマ回路
が生成した周期信号により所定の周期で活性化される。
従って、メモリセルは、内部に設けられたタイマ回路が
生成する周期信号によって所定の周期でリフレッシュ動
作がなされるため、外部からリフレッシュ信号を供給す
る必要がなくなるので、リフレッシュ動作がメモリ装置
の動作に影響を与えることがなくなる。
【００１４】第１の半導体メモリ装置において、キャパ
シタが常に導通状態とされたＭＩＳトランジスタであっ
て、そのゲートとチャネルとにより構成されていること
が好ましい。このようにすると、メモリセルがすべてプ
レーナ型のＭＩＳトランジスタにより構成されるため、
製造が簡単化される上に、高集積化をも達成することが
できる。
【００１５】本発明に係る第２の半導体メモリ装置は、
それぞれが、電荷蓄積ノードを有するキャパシタ、並び
に各ソースが電荷蓄積ノードとそれぞれ接続された第１
のＭＩＳトランジスタ及び第２のＭＩＳトランジスタか
らなる複数のメモリセルと、第１のＭＩＳトランジスタ
ごとのゲート及びドレインとそれぞれ接続された複数の
第１のワード線及び複数の第１のビット線と、第２のＭ
ＩＳトランジスタごとのゲート及びドレインとそれぞれ
接続された複数の第２のワード線及び複数の第２のビッ
ト線と、所定の周期を持つ周期信号を生成するタイマ回
路と、複数の第１のワード線を外部からのアクセス要求
により選択的に活性化するアクセスワード線選択回路
と、複数の第２のワード線を周期信号により所定の周期
で活性化するリフレッシュワード線選択回路とを備えて
いる。
【００１６】第２の半導体メモリ装置によると、複数の
メモリセルのそれぞれは、キャパシタの電荷蓄積ノード
とそれぞれ接続された第１のＭＩＳトランジスタ及び第
２のＭＩＳトランジスタを有しており、第２のＭＩＳト
ランジスタのゲートと接続された第２のワード線は、内
部で自律的に選択され、且つタイマ回路からの周期信号
により所定の周期で活性化される。その結果、各メモリ
セルのリフレッシュ動作を内部に設けたタイマ回路から
の周期信号により行なえるため、メモリブロックの外部
からリフレッシュ信号を供給する必要がなくなるので、
リフレッシュ動作がメモリ装置の動作に影響を与えるこ
とがなくなる。
【００１７】第２の半導体メモリ装置は、第１のビット
線ごとに接続されたデータアクセス用の複数の第１のセ
ンスアンプ回路と、第２のビット線ごとに接続されたデ
ータリフレッシュ用の複数の第２のセンスアンプ回路と
をさらに備え、各第１のセンスアンプ回路は、外部から
のアクセス要求により活性化され、各第２のセンスアン
プ回路は、周期信号により所定の周期で活性化されるこ
とが好ましい。
【００１８】第２の半導体メモリ装置において、それぞ
れが外部から入力される外部クロック信号に同期して、
アクセスワード線選択回路が複数の第１のワード線を選
択的に活性化し、リフレッシュワード線選択回路が複数
の第２のワード線を選択的に活性化することが好まし
い。
【００１９】この場合に、第１のワード線における活性
化期間と第２のワード線における活性化期間とが、互い
にその位相がずれていることが好ましい。このようにす
ると、メモリセルが保持するデータを破壊することなく
リフレッシュ動作を確実に行なうことができる。
【００２０】さらには、第１のワード線における活性化
期間と第２のワード線における活性化期間とが、互いに
その位相がメモリ動作サイクルの半周期だけずれるよう
に設定されていることが好ましい。
【００２１】この場合に、タイマ回路が外部クロック信
号のパルス数により周期信号を生成するカウンタ回路で
あることが好ましい。
【００２２】また、第２の半導体メモリ装置において、
複数の第１のワード線のなかから選択されたアドレス値
と、複数の第２のワード線のなかから選択されたアドレ
ス値とが同一のタイミングで一致する場合には、選択さ
れた第２のワード線に対する活性化信号が非活性にされ
ることが好ましい。このようにすると、メモリセルが保
持するデータの破壊を防止することができる。
【００２３】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００２４】図１は本発明の第１の実施形態に係る半導
体メモリ装置の回路構成を示している。
【００２５】図１に示すように、半導体メモリ装置１０
Ａは、行列状に配置された複数のメモリセル１１を有し
ており、各メモリセル１１は、電荷蓄積ノード２１ａを
有するキャパシタ２１と、各ソースが電荷蓄積ノード２
１ａとそれぞれ接続された第１のＭＯＳトランジスタ２
２及び第２のＭＯＳトランジスタ２３とにより構成され
ている。
【００２６】第１のＭＯＳトランジスタ２２のゲートは
アクセスワード線ＷＬと接続され、そのドレインはアク
セスビット線ＢＬと接続されている。一方、第２のＭＯ
Ｓトランジスタ２３のゲートはリフレッシュワード線Ｒ
ＷＬと接続され、そのドレインはリフレッシュビット線
ＲＢＬと接続されている。
【００２７】各アクセスビット線ＢＬは、外部アクセス
用センスアンプ１２と電気的に接続され、各リフレッシ
ュビット線ＲＢＬは、内部リフレッシュ用センスアンプ
１３と電気的に接続されている。
【００２８】各アクセスワード線ＷＬは、アクセスワー
ド線選択回路１４と電気的に接続され、各リフレッシュ
ワード線ＲＷＬは、リフレッシュワード線選択回路１５
と電気的に接続されている。
【００２９】アクセスワード線選択回路１４は、外部か
ら入力される外部クロック信号ＣＬＫに同期して、外部
から入力されるアドレス信号Ａｄｄにより指定されたア
クセスワード線ＷＬを複数のアクセスワード線ＷＬのな
かから選択する。
【００３０】リフレッシュワード線選択回路１５は、タ
イマ回路としてのカウンタ１６と接続されており、該カ
ウンタ１６は、外部クロック信号ＣＬＫと同期してリフ
レッシュクロック信号ＲＣＬＫを生成して出力する。従
って、リフレッシュワード線選択回路１５は、カウンタ
１６からのリフレッシュクロック信号ＲＣＬＫに同期し
て、複数のリフレッシュワード線ＲＷＬを自律的に選択
しながら、周期的に活性化する。
【００３１】なお、図２に示すように、メモリセル１１
を構成するデータ用のキャパシタ２１に代えて、ソース
及びドレインが第１のＭＯＳトランジスタ２２及び第２
のＭＯＳトランジスタ２３の各ソースと接続され、且つ
チャネルが常時形成されて導通状態とされた第３のＭＯ
Ｓトランジスタ２４を用いてもよい。この場合の電荷蓄
積ノードは、第３のＭＯＳトランジスタ２４のチャネル
となる。
【００３２】ここで、第１の実施形態に係る半導体メモ
リ装置１０Ａは、１つの半導体チップ状に形成されてい
てもよく、また、マイクロプロセッサ（ＭＰＵ）やロジ
ック回路と混載されたシステムＬＳＩであってもよい。
システムＬＳＩの場合は、半導体メモリ装置１０Ａをメ
モリ回路部（メモリブロック）と見なせばよい。
【００３３】以下、前記のように構成された半導体メモ
リ装置１０Ａの動作について図面を参照しながら説明す
る。
【００３４】図３は本発明の第１の実施形態に係る半導
体メモリ装置におけるリフレッシュワード線の活性化信
号と外部クロック信号とのタイミングチャートを示して
いる。
【００３５】図３に示すように、メモリセル１１の第２
のＭＯＳトランジスタ２３のゲートと接続されたリフレ
ッシュワード線ＲＷＬは、外部クロック信号ＣＬＫのク
ロックサイクル数を所定の数だけ数えるカウンタ１６が
生成して出力する周期ごとに、すなわちリフレッシュ周
期Ｔref ごとに活性化される。
【００３６】図４は本発明の第１の実施形態に係る半導
体メモリ装置におけるアクセスワード線及びリフレッシ
ュワード線の活性化信号、外部クロック信号並びにリフ
レッシュクロック信号のタイミングチャートを示してい
る。
【００３７】図４に示すように、データ読み出し及びデ
ータ書き込み等の、外部から不定期に要求される外部ア
クセス時には、前述したように、外部クロック信号ＣＬ
Ｋに同期して入力されたアドレス信号Ａｄｄに対して、
アクセスワード線選択回路１４により選択されたアクセ
スワード線ＷＬ及び選択されたアクセスビット線ＢＬと
接続された外部アクセス用センスアンプ１２が活性化さ
れ、外部とのデータの入出力が行なわれる。
【００３８】一方、内部リフレッシュ動作は、カウンタ
１６が、外部クロック信号ＣＬＫの４サイクルからなる
隣接間周期Ｔｐごとに、リフレッシュワード線選択回路
１５にリフレッシュクロック信号ＲＣＬＫを出力するこ
とにより実施される。すなわち、リフレッシュクロック
信号ＲＣＬＫを受けたリフレッシュワード線選択回路１
５により選択されたリフレッシュワード線ＲＷＬ及びリ
フレッシュビット線ＲＢＬが順次活性化される。ここ
で、リフレッシュワード線ＲＷＬは、その総数がｎを正
の整数として（ｎ＋１）本である場合に、最初のリフレ
ッシュワード線ＲＷＬ（０）から最後のリフレッシュワ
ード線ＲＷＬ（ｎ）まで順次活性化されると、最初のリ
フレッシュワード線ＲＷＬ（０）に戻り、同様のリフレ
ッシュ動作が繰り返される。この繰り返しの周期がリフ
レッシュ周期Ｔref である。
【００３９】このように、第１の実施形態によると、半
導体メモリ装置１０Ａの内部に設けられたカウンタ１６
が外部クロック信号ＣＬＫから生成するリフレッシュク
ロック信号ＲＣＬＫによって、各メモリセル１１に保持
されたデータが消滅する前にリフレッシュ動作が確実に
実施されるため、各メモリセル１１のデータが消滅する
ことはない。従って、従来のように、外部で生成された
リフレッシュ信号が不要となるので、半導体メモリ装置
１０Ａは外部からのリフレッシュ信号によって、その動
作が阻害される虞がなくなる。さらには、外部からの信
号線を減らすことができるため、より一層の高集積化を
図ることも可能となる。
【００４０】なお、第１の実施形態においては、リフレ
ッシュクロック信号ＲＣＬＫの隣接間周期Ｔｐを外部ク
ロック信号ＣＬＫの４サイクル分としたが、これに限ら
れない。
【００４１】また、図５（ａ）に示すように、クロック
サイクル数を数えるカウンタ１６に代えて、例えば、抵
抗素子と容量素子とにより構成されたＲＣ遅延回路から
なるタイマ回路１７により、リフレッシュクロック信号
ＲＣＬＫを生成しても良い。具体的には、図５（ａ）に
示すように、カウンタ１６の代わりに、タイマ回路１７
と、該タイマ回路１７が生成して出力するタイマ信号Ｃ
Ｔ、及び外部クロック信号ＣＬＫを受け、受けたタイマ
信号ＣＴ及び外部クロック信号ＣＬＫからリフレッシュ
クロック信号ＲＣＬＫを生成して出力するリフレッシュ
クロック発生回路１８とを用いる。
【００４２】図５（ｂ）はタイマ信号ＣＴ、外部クロッ
ク信号ＣＬＫ及びリフレッシュクロック信号ＲＣＬＫの
タイミングチャートを示している。図５（ｂ）に示すよ
うに、リフレッシュクロック信号ＲＣＬＫは、タイマ信
号ＣＴの立ち上がり後の最初の外部クロック信号ＣＬＫ
に同期して活性化される。この活性化されたリフレッシ
ュクロック信号ＲＣＬＫによって、リフレッシュワード
線ＲＷＬを順次活性化する。
【００４３】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。
【００４４】図６は本発明の第１の実施形態の一変形例
に係る半導体メモリ装置におけるアクセスワード線及び
リフレッシュワード線の活性化信号並びに外部クロック
信号とのタイミングチャートを示している。
【００４５】図６に示すように、本変形例においても、
外部クロック信号ＣＬＫの４サイクル分の周期を持つ隣
接間周期Ｔｐでリフレッシュクロック信号ＲＣＬＫが出
力される。第１の実施形態との相違点は、リフレッシュ
ワード線ＲＷＬの活性化のタイミングがアクセスワード
線ＷＬの比活性化期間に行なわれる点である。すなわ
ち、リフレッシュワード線ＲＷＬの活性化期間は、アク
セスワード線ＷＬの活性化期間に対して、メモリ動作サ
イクルの半周期分、すなわちこの場合には外部クロック
信号ＣＬＫの周期の半周期分だけずらしてある。
【００４６】前述したように、アクセスワード線ＷＬは
外部から不定期に入力されるアドレス信号Ａｄｄによっ
て選択されて活性化され、一方、リフレッシュワード線
ＲＷＬは内部に設けたカウンタ１６によって、その活性
化周期（隣接間周期Ｔｐ）が決定されている。このた
め、仮に、アクセスワード線ＷＬとリフレッシュワード
線ＲＷＬとが同一のメモリセル１１をアクセスするよう
なタイミングが発生した場合には、メモリセル１１に蓄
積されていた蓄積電荷が、アクセスビット線ＢＬとリフ
レッシュビット線ＲＢＬとに分配されてしまい、外部ア
クセス用センスアンプ１２及び内部リフレッシュ用セン
スアンプ１３のそれぞれの初期読み出し時の電圧が低下
することにより、各センスアンプ１２、１３の誤動作を
招く。
【００４７】さらに、アクセスビット線ＢＬに対するア
クセス動作が書き込み動作であった場合には、該アクセ
スビット線ＢＬによる書き込み動作とリフレッシュビッ
ト線ＲＢＬによる読み出し増幅動作とが衝突して誤動作
を招く。
【００４８】従って、本変形例は、リフレッシュワード
線ＲＷＬ及びリフレッシュビット線ＲＢＬの各活性化期
間をアクセスワード線ＷＬが活性化しない非活性化期間
に設けることにより、これらの誤動作を確実に防止する
ことができる。
【００４９】なお、本変形例の動作を実現するには、例
えばリフレッシュワード線選択回路１５を、受けたリフ
レッシュクロック信号ＲＣＬＫの立ち下がりのタイミン
グで、リフレッシュワード線ＲＷＬを活性化するように
すれば良い。
【００５０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００５１】図７は本発明の第２の実施形態に係る半導
体メモリ装置の回路構成を示している。図７において、
図１に示す構成要素と同一の構成要素には同一の符号を
付すことにより説明を省略する。
【００５２】図７に示すように、第２の実施形態に係る
半導体メモリ装置１０Ｂは、アクセスワード線選択回路
１４からリフレッシュワード線選択回路１５に対してリ
フレッシュワード線ＲＷＬの活性化を禁止する活性化禁
止信号Ｄｉｓを出力することを特徴とする。すなわち、
図８（ａ）のタイミングチャートに示すように、アクセ
スワード線ＷＬとリフレッシュワード線ＲＷＬとの各活
性化のタイミングは同一であって、アクセスワード線Ｗ
Ｌとリフレッシュワード線ＲＷＬとが同一のメモリセル
をアクセスする場合には、リフレッシュワード線ＲＷＬ
の活性化を禁止、すなわちマスクする。
【００５３】図８（ｂ）は活性化禁止信号Ｄｉｓと、リ
フレッシュワード線ＲＷＬの活性化禁止信号Ｄｉｓによ
るマスク動作とを実現する回路構成の一例を示してい
る。
【００５４】図８（ｂ）に示すように、リフレッシュワ
ード線選択回路１５に、アクセスワード線１４の活性化
信号ＷＬ（＝活性化禁止信号Ｄｉｓ）を反転して受ける
ＡＮＤゲートからなるマスク回路１５ａを設ける。この
ような構成を採ることにより、アクセスワード線ＷＬが
選択中でハイレベルの活性化信号を受けているそのメモ
リセルに対して、リフレッシュワード線ＲＷＬが選択さ
れたとしても、選択されたリフレッシュワード線ＲＷＬ
は活性化禁止信号Ｄｉｓによりマスクされて、ローレベ
ルの非活性化信号に変換される。
【００５５】このように、第２の実施形態によると、第
１の実施形態に係る半導体メモリ装置と同様の効果を得
られる上に、外部から入力されたアドレス信号Ａｄｄに
より選択されたアクセスワード線ＷＬと、リフレッシュ
ワード線選択回路１５により自律的に選択されたリフレ
ッシュワード線ＲＷＬとが同一のメモリセル１１に同一
のタイミングで選択されることを避けることができるた
め、メモリセル１１に対する誤動作を確実に防ぐことが
できる。
【００５６】
【発明の効果】本発明に係る半導体メモリ装置による
と、装置の内部、例えばメモリ回路部の内部に設けたタ
イマ回路からの周期信号を受ける第１のワード線又は第
２のワード線によって、所定周期でメモリセルに対する
リフレッシュ動作を行なえるため、外部からリフレッシ
ュ信号を供給される必要がなくなるので、リフレッシュ
動作（リフレッシュ信号）がメモリ装置の動作に影響を
与えることを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体メモリ装
置を示す構成図である。
【図２】本発明の第１の実施形態に係る半導体メモリ装
置におけるメモリセルの変形例を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体メモリ装
置におけるリフレッシュワード線の活性化信号と外部ク
ロック信号とのタイミングチャート図である。
【図４】本発明の第１の実施形態に係る半導体メモリ装
置におけるアクセスワード線及びリフレッシュワード線
の活性化信号、外部クロック信号並びにリフレッシュク
ロック信号とのタイミングチャート図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体メモリ装置におけるタイマ回路を用いた場合
のリフレッシュクロック信号の生成方法を示し、（ａ）
はブロック図であり、（ｂ）はタイミングチャート図で
ある。
【図６】本発明の第１の実施形態の一変形例に係る半導
体メモリ装置におけるアクセスワード線及びリフレッシ
ュワード線の活性化信号、外部クロック信号並びにリフ
レッシュクロック信号とのタイミングチャート図であ
る。
【図７】本発明の第２の実施形態に係る半導体メモリ装
置を示す構成図である。
【図８】（ａ）は本発明の第２の実施形態に係る半導体
メモリ装置におけるアクセスワード線及びリフレッシュ
ワード線の活性化信号、外部クロック信号並びにリフレ
ッシュクロック信号とのタイミングチャート図である。
（ｂ）は本発明の第２の実施形態に係る半導体メモリ装
置におけるアクセスワード線選択回路及びリフレッシュ
ワード線選択回路を示す構成図である。
【図９】従来のＭＯＳトランジスタのみからなるＤＲＡ
Ｍセルを示す回路図である。
【符号の説明】
１０Ａ 半導体メモリ装置 １０Ｂ 半導体メモリ装置 １１ メモリセル １２ 外部アクセス用センスアンプ １３ 内部リフレッシュ用センスアンプ １４ アクセスワード線選択回路 １５ リフレッシュワード線選択回路 １５ａ マスク回路 １６ カウンタ（タイマ回路） １７ タイマ回路 １８ リフレッシュクロック発生回路 ２１ キャパシタ ２１ａ 電荷蓄積ノード ２２ 第１のＭＯＳトランジスタ ２３ 第２のＭＯＳトランジスタ ２４ 第３のＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5M024 AA90 BB22 BB39 CC02 CC12 EE05 EE13 EE23 GG06 PP01 PP02 PP03 PP07

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電荷蓄積ノードを有するキャパシタ、並
    びに各ソースが前記電荷蓄積ノードとそれぞれ接続され
    た第１のＭＩＳトランジスタ及び第２のＭＩＳトランジ
    スタからなるメモリセルと、 前記第１のＭＩＳトランジスタのゲート及びドレインと
    それぞれ接続された第１のワード線及び第１のビット線
    と、 前記第２のＭＩＳトランジスタのゲート及びドレインと
    それぞれ接続された第２のワード線及び第２のビット線
    と、 所定の周期を持つ周期信号を生成するタイマ回路とを備
    え、 前記第１のワード線又は前記第２のワード線は、前記周
    期信号により前記所定の周期で活性化されることを特徴
    とする半導体メモリ装置。
  2. 【請求項２】 前記キャパシタは、常に導通状態とされ
    たＭＩＳトランジスタであって、そのゲートとチャネル
    とにより構成されていることを特徴とする請求項１に記
    載の半導体メモリ装置。
  3. 【請求項３】 それぞれが、電荷蓄積ノードを有するキ
    ャパシタ、並びに各ソースが前記電荷蓄積ノードとそれ
    ぞれ接続された第１のＭＩＳトランジスタ及び第２のＭ
    ＩＳトランジスタからなる複数のメモリセルと、 前記第１のＭＩＳトランジスタごとのゲート及びドレイ
    ンとそれぞれ接続された複数の第１のワード線及び複数
    の第１のビット線と、 前記第２のＭＩＳトランジスタごとのゲート及びドレイ
    ンとそれぞれ接続された複数の第２のワード線及び複数
    の第２のビット線と、 所定の周期を持つ周期信号を生成するタイマ回路と、 前記複数の第１のワード線を外部からのアクセス要求に
    より選択的に活性化するアクセスワード線選択回路と、 前記複数の第２のワード線を前記周期信号により前記所
    定の周期で活性化するリフレッシュワード線選択回路と
    を備えていることを特徴とする半導体メモリ装置。
  4. 【請求項４】 前記第１のビット線ごとに接続されたデ
    ータアクセス用の複数の第１のセンスアンプ回路と、 前記第２のビット線ごとに接続されたデータリフレッシ
    ュ用の複数の第２のセンスアンプ回路とをさらに備え、 前記各第１のセンスアンプ回路は、外部からのアクセス
    要求により活性化され、 前記各第２のセンスアンプ回路は、前記周期信号により
    前記所定の周期で活性化されることを特徴とする請求項
    ３に記載の半導体メモリ装置。
  5. 【請求項５】 それぞれが外部から入力される外部クロ
    ック信号に同期して、前記アクセスワード線選択回路
    は、前記複数の第１のワード線を選択的に活性化し、前
    記リフレッシュワード線選択回路は、前記複数の第２の
    ワード線を選択的に活性化することを特徴とする請求項
    ３又は４に記載の半導体メモリ装置。
  6. 【請求項６】 前記第１のワード線における活性化期間
    と、前記第２のワード線における活性化周期期間とは、
    互いにその位相がずれていることを特徴とする請求項５
    に記載の半導体メモリ装置。
  7. 【請求項７】 前記第１のワード線における活性化期間
    と、前記第２のワード線における活性化期間とは、互い
    にその位相がメモリ動作サイクルの半周期だけずれるよ
    うに設定されていることを特徴とする請求項５に記載の
    半導体メモリ装置。
  8. 【請求項８】 前記タイマ回路は、前記外部クロック信
    号のパルス数により前記周期信号を生成するカウンタ回
    路であることを特徴とする請求項５〜７のうちのいずれ
    か１項に記載の半導体メモリ装置。
  9. 【請求項９】 前記複数の第１のワード線のなかから選
    択されたアドレス値と、前記複数の第２のワード線のな
    かから選択されたアドレス値とが同一のタイミングで一
    致する場合には、選択された第２のワード線に対する活
    性化信号が非活性にされることを特徴とする請求項３に
    記載の半導体メモリ装置。
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