KR0122107B1 - 저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치 - Google Patents

저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치

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KR0122107B1
KR0122107B1 KR1019940012654A KR19940012654A KR0122107B1 KR 0122107 B1 KR0122107 B1 KR 0122107B1 KR 1019940012654 A KR1019940012654 A KR 1019940012654A KR 19940012654 A KR19940012654 A KR 19940012654A KR 0122107 B1 KR0122107 B1 KR 0122107B1
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Abstract

본 발명은 저전력소비를 달성하도록 하는 셀프리프레쉬를 수행하면서 웨이퍼 및 패키지상태에서도 번인을 수행할 수 있도록 하는 반도체 메모리장치에 관한 것으로, 본 발명에 의한 반도체메모리장치는, 행과 열방향으로 메모리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌 어레이와, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 선택하는 제1워드라인 드라이버와, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 선택하는 제2워드라인 드라이버와, 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인 드라이버를 구동하는 제1행디코오더와, 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인 드라이버를 구동하는 제2행디코오더와, 상기 제1행디코오더의 출력단에 입력단이 접속되고 상기 제2행디코오더의 출력단에 출력단이 접속되어 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로 상기 제2워드라인 드라이버를 구동하도록 제어함을 특징으로 하는 레지스터를 구비한 구성을 개시하였다. 이와 같은 본 발명에 의한 반도체메모리장치는, 워드라인 드라이버에 레지스터를 두어(본 발명에서 예로 든 것은 엔모오스로만 구성된 레지스터) 셀프리프레쉬모드에서 주변회로의 동작을 최소로 줄이므로 셀프리프레쉬 전류성분중 이의 포션을 최소로 억제하여 256M 다이나믹램장치에서와 같은 초고집적 메모리장치에서의 저전력 셀프리프레쉬를 구현하여 영역제한을 최소로 하며 피크전류를 줄이고 웨이퍼 및 패키지상태에서 빠른 번-인을 수행하는 방법 및 회로를 제공할 수 있다.

Description

저전력 셀프리프레쉬 및 번-인 기능을 가지는 반도체메모리장치
제1도는 이 기술분야의 통상의 CBR 리프레쉬시의 타이밍도.
제2도는 통상의 다이나믹램 및 본 발명에 의한 다이나믹램의 집적도별 셀프리프레쉬시의 소비전류를 비교하여 보여주는 도면.
제3도는 본 발명에 따른 셀프리프레쉬를 수행하기 위한 회로구성을 개략적으로 보여주는 도면.
제4도는 본 발명에 따른 셀프리프레쉬를 수행하기 위한 행디코오더의 실시예.
제5도는 본 발명에 따른 셀프리프레쉬 및 웨이퍼번-인시의 각 클럭신호들의 타이밍도.
본 발명은 반도체메모리장치(semiconductor memory device)에 관한 것으로, 특히 저(low)전력소비를 달성하도록 하는 셀프리프레쉬(self-refresh)를 수행하면서 웨이퍼(wafer) 및 패키지(package)상태에서도 번인(burn-in)을 수행할 수 있도록 하는 반도체메모리장치에 관한 것이다.
컴퓨터내의 주기억 메모리로 이용되는 다이나믹램(dynamic RAM)은 대체로 3년에 4배의 집적도증가를 보이고 있으며, 그 개발방향은 크게 고속동작과 저전력 소비라는 두가지의 방향으로 나누어질 수 있다. 고속동작으로의 방향은 갈수록 커지고 있는 중앙처리장치(CPU) 처리속도와의 갭(gap)을 줄이기 위한 방향이고, 저전력소비라는 방향은 이동형장치(portable device)를 겨냥한 저전력 장치 개발방향이다. 여기서 고속동작으로의 방향을 달성하고자 하는 다이나믹램은 시스템 클럭(system clock)을 이용한 동기(synchronous) 다이나믹램 및 램버스(RAMBUS)다이나믹램 등이 속할 수 있으며, 저전력소비를 달성하고 있는 다이나믹램은 배터리(battery)동작을 겨냥한 저전력 다이나믹램들이 속할 수 있을 것이다. 이와 관련하여 램버스다이나믹램에 관한 기술이 엔.구시야마(N.kushiyama) 등에 의해 논문 'Symposium on VLSI Circuits Digest of Technical Papers 1992'의 페이지 66-67에 ''500Mbyte/sec Data-Rate 512Kbits×9 DRAM Using a Novel I/O Interface라는 제목하에 개시되어 있다. 그리고 동기다이나믹램에 관한 기술이 최윤호 등에 의해 논문 'Symposium on VLSI Circuits Digest of Technical Papers 1993'의 페이지 65-66에 ''16Mbit Synchronous DRAM with 125Mbyte/sec Data Rate라는 제목하에 개시되어 있다. 그리고 저전력 다이나믹램들에 관한 기술들의 예가, 야스히로(Yasuhiro) 등에 의해 논문 'IEEE Journal of Solid-State Circuits, vol.25,Oct. 1990'의 페이지 1112-1116에 A 38-ns 4-Mb DRAM with a Battery-Backup (BBU) Mode라는 제목하에, 그리고 가쯔유끼(Katsuyuki)등에 의해 논문 'IEEE Journal of Solid-State Circuits, vol.26, Nov. 1991'의 페이지 1556-1561에 A 4-Mb Pseudo SRAM Operating at 2.6±1V with 3μA Data Retention Current라는 제목하에 개시된 것들이 있다.
다이나믹램은 메모리쎌(memory cell)에 저장된 데이타가 시간이 지나감에 따라 사라지는 즉, 방전되는 특성이 있으므로 정기적으로 메모리쎌의 데이타를 재충전해주어야 하는데, 이와 같이 재충전시켜주는 동작을 잘 알려져 있는 바와 같이 리프레쉬(refresh)라고 한다. 리프레쉬는 통상적으로 다이나믹램 컨트롤러(controller)에 의해 수행되는데 이의 수행방식에 따라 ROR 리프레쉬, 히든(hidden) 리프레쉬, CBR(before) 리프레쉬, 익스텐디드(extended) CBR 리프레쉬 등으로 나뉘게 된다. 최근에는 익스텐디드 CBR 리프레쉬 개념을 확장시킨 셀프리프레쉬(self-refresh) 등으로 사용되고 있는데, 이는 다이나믹램장치에서 소모되는 전력을 최대로 줄여 배터리를 사용한 컴퓨터 시스템에서도 시스템의 동작시간을 연장하고자 하는 것이다. 이것은 다이나믹램을 사용하지 않을 경우, 즉 다이나믹램에의 액세스가 장시간 이루어지지 않는 경우, 다이나믹램장치 동작을 최대로 억제하여 다이나믹램장치에 의한 전력소모를 억제하고자 하는 것이다. 예를 들어 비행기안에서 워드프로세싱 작업을 랩탑(LAPTOP) 컴퓨터를 이용하며 진행하면서 다른 장소로 이동하는 경우 비행기내에는 사무실에서처럼 일정한 레벨의 전력이 공급되는 것이 아니기 때문에 탑승시 컴퓨터에 장착시킨 배터리에 의해 수시간 동안 사용 컴퓨터가 지장없이 동작하여야 한다. 이 경우 제일 중요한 관건은 컴퓨터의 처리속도가 아니라 전력소모 억제를 통한 컴퓨터 사용가능 시간의 연장이다. 즉, 다이나믹램안에 저장된 데이타의 손실없이 얼마나 오랫동안 사용할 수 있느냐가 중요한 것이다. 또한 기타 다른 시스템에서도 다이나믹램에 의한 전력소모를 줄이는 것은 매우 중요하며 다이나믹램이 액세스되지 않는 경우의 전력소모의 감소는 특히 중요하게 된다.
한편 다이나믹램의 리프레쉬로서 통상적으로 사용하는 셀프리프레쉬는 아래와 같은 방법으로 수행된다. 셀프리프레쉬 입력신호는 통상적으로 CBR+타이머 출력의 조합에 의해서 이루어진다. 셀프리프레쉬를 보다 철저히 이해하기 위해, 먼저 CBR 리프레쉬를 설명한다. CBR 사이클(cycle)이 세트업(set-up)되면 노멀동작이 정지되고 CBR 리프레쉬모드가 시작되는데, 워드라인 선택은 외부어드레스가 아닌 칩 내부에 장착된 카운터(counter)에 의해 순차적으로 이루어지며, 외부로의 데이타출력은 이루어지지 않고 칩 내부에서 쎌데이타 레스토아(restore)동작만 이루어지게 된다. 이 CBR 리프레쉬와 위에서 언급한 ROR 리프레쉬와의 차이점은 ROR 리프레쉬의 경우에는 워드라인선택이 컨트롤러에 의해 주어지는 어드레스에 의해서 이루어지나, CBR 리프레쉬의 경우에는 컨트롤러는 단지 CBR 리프레쉬 입력신호만 주고 나머지 동작이 온칩(on-chip)화된 내부회로에 의해서 이루어진다. 그래서 CBR 리프레쉬의 경우가 ROR 리프레쉬와 대비하여 볼때 컨트롤러의 부담을 덜어 주었다는 잇점을 갖는다고 할 수 있다. 워드라인 선택을 위한 행어드레스의 래치(latch)는 행어드레스 스트로우브신호()의 토글링(toggling)에 의해서 이루어진다. 이와 관련하여 제1도에 위에서 언급한 CBR 리프레쉬시의 타이밍을 나타내었다. 첫번째 행어드레스의 래치가 CBR 입력시 칩내의 카운터의 출력에 의해서 결정되어지고 그 다음의 행어드레스래치는의 활성화(activation) 입력에 의해서 이루어진다. 이런 방식으로 칩내의 모든 메모리쎌에 대해 CBR 리프레쉬가 이루어진다.
셀프리프레쉬의 경우에는 위에서 설명한 CBR 리프레쉬+타이머의 형태로 이루어진다. 즉, CBR 사이클에 의해서 리프레쉬모드가 시작된 이후 일정시간 동안토글링이 이루어지지 않으면(예 150μs) 셀프리프레쉬 입력을 알리는 신호(øSF)가 발생하고 셀프리프레쉬모드가 수행되게 된다. øSF가 발생하면 첫 CBR 사이클에 의해서 발생한체인의 메인신호(øRD)가 디세이블되고 내부 셀프리프레쉬회로에 의하여 리프레쉬가 수행된다. CBR 리프레쉬와 셀프리프레쉬와의 가장 큰 차이점은 셀프리프레쉬의 경우 리프레쉬의 주기가 각각의 다이나믹램장치의 특성에 맞게 제어가 가능하다는 것이다. 즉, 셀프리프레쉬모드가 시작된 후 각 워드라인이 인에이블되어 메모리쎌이 리프레쉬되는 주기를 칩내에 가변주기를 갖는 발진회로(oscillator)에 의해 결정될 수 있다는 것이다. 이 기술분야에 잘 알려져 있는 바와 같이, 다이나믹램장치의 리프레쉬주기는 반도체규격 표준화를 정하는 제덱(JEDEC)에 의해서 결정되어진다. 예를 들어 4M 다이나믹램의 경우는 1K 사이클/16ms로 그 사양(spec)이 결정되어 있다. 즉, 1K/16ms=1/15.625㎲이므로, 최소한 15.625㎲마다는 다이나믹램 쎌을 리프레쉬해 주도록 정해져 있다. 그러나 실제 측정된 쎌의 데이타 보존시간은 이보다 훨씬 길며 이로 인해 셀프리프레쉬의 쎌 리프레쉬 주기를 더욱 길게 가져갈 수 있는 것이다. 또한 위의 15.625㎲는 시스템에서 다이나믹램의 리프레쉬를 위해서 할당하는 것으로 다이나믹램의 세대가 변하더라도 시스템의 입장에서는 계속 유지하려고 하고 있다. 이는 전(前) 세대와의 호환성이 이의 한 목적이 될 수 있을 것이다.
한편 다이나믹램장치의 집적도가 증가함에 따라 위의 듀티사이클(duty cycle=1 사이클/15.625㎲)을 만족시키기 위해 어려움이 따르게 되는데 이는 동일칩상에서 활성화되는 어레이의 수가 많아지는 문제가 생기기 때문이다. 4M 다이나믹램의 연장에서 살펴보면 16M 다이나믹램의 경우에는 2K/32ms가 리프레쉬 사양이 되는데 만일 한 비트라인당 128개의 메모리쎌이 달려있는 경우에는 폴디드(folded)비트라인 아키텍쳐하에서는 모두 2M 메모리쎌 어레이가 한번의토글링에 의해 리프레쉬된다. 이 경우 비트라인 캐패시턴스(capacitance)가 250fF이고 동작전압이 5V라면 어레이의 쎌 데이타를 리프레쉬하기 위해 소모되는 전류는 사이클타임 100ns에서 250fF*5/2*4*2K/100ns-51.2ms가 된다. 이는 사이클내의 평균 전류값으로서 만일 어레이센싱이 10ns만에 이루어진다면 이 동안의 전류는 10배가 될 것이며 또한 피크(peak)전류의 값은 엄청나게 커질 것이다. 어레이전류의 값을 결정하는 가장 중요한 인자들은 비트라인 캐패시턴스, 동작전압, 리프레쉬 사이클에 따라 활성화되는 어레이등을 예로 들 수 있다. 따라서 소비전류를 줄이기 위해서 비트라인당의 쎌수 조정(예 : 비트라인당 쎌수를 위와 같이 128개가 아니라 64개로 가져간다면 비트라인 캐패시턴스는 거의 절반이 될 것임.), 동작전압의 하향조정(예 : 5V에서 3.3V로) 등의 방법을 택하고 있다. 한편 리프레쉬 사이클에 따라서도 동작전류는 조정되어질 수 있는데, 이는 듀티사이클을 15.625㎲로 유지하면서 쎌 리프레쉬타임을 조정하는 것이다.(예 : 1K/16ms에서 2K/32ms로 가져가면 한번에 인에이블되는 워드라인수가 절반으로 되기 때문에 노멀 동작시 어레이에 의한 소비전류가 절반으로 된다). 셀프리프레쉬는 위의 리프레쉬 사이클 조정에 의한 동작전류의 감소, 즉, 전력소비를 줄이는 방안이다. 이 셀프리프레쉬의 적용방법은 매우 많으며 그 중 한가지를 설명하면, 우선 해당 다이나믹램장치의 쎌데이타의 보존시간을 측정한 후 셀프리프레쉬의 주기를 결정한다. 만일 다이나믹램장치의 노멀 동작시 리프레쉬 주기가 1K 사이클/16ms라고 하고 또 측정된 쎌의 데이타 보존시간이 1초라 가정하면 셀프리프레쉬의 주기는 1s/1024=976.5㎲가 된다. 즉, 노멀 동작동안에는 15.625㎲마다 쎌 리프레쉬를 해주어야 하지만 셀프리프레쉬 모드가 시작되면 976.5㎲마다 쎌 리프레쉬를 해주면 되기 때문에 어레이에 의한 전력이 976.5/15.625=62.5배 정도 작아지게 된다. 셀프리프레쉬 주기의 설정은 웨이퍼상태에서 레이저퓨우즈(laser fuse)를 커팅하여 조정하거나 또는 패키지상태에서 전기퓨우즈를 커팅하여 조정할 수 있다. 따라서 다이나믹램장치가 일정기간 동안 액세스되지 않을 때 다이나믹램 동작을 쎌의 데이타가 유지되는 정도로 최소로 하여 배터리의 수명을 최대로 연장시키고자 하는데 셀프리프레쉬의 가장 큰 목적중의 한가지가 있는 것이다.
다이나믹램장치 동작시의 소모되는 전력의 성분을 살펴보면 첫째, 활성화 상태이건 대기(stand-by)상태이건 항시 소모되는 성분… DC전류성분, 둘째, 비트라인 캐패시턴스 충방전등 어레이부분에서 소모되는 성분…어레이전류성분, 셋째, 다이나믹램장치를 구동하기 위한 성분…주변회로전류성분 등으로 나누어질 수 있다. 셀프리프레쉬모드에서는 위에서 언급한 바와 같이 동작주기를 길게하여 다이나믹램장치에서 소모되는 전력을 줄인 것이다.
제2도에 다이나믹램장치의 집적도별 셀프리프레쉬 전류를 나타내었다. 제1선은 DC전류부분, 제2선은 셀프리프레쉬 주기가 125㎲로서 노멀 동작시의 약 8배에 해당되는 경우의 종합(total) 셀프리프레쉬 전류를 나타낸 것이다. 그러나 다이나믹램장치의 집적도가 증가함에 따라 셀프리프레쉬의 주기(period)를 정하는 데에 있어 문제가 생기는 데 셀프리프레쉬의 주기를 현재와 같은 비율로 증가시킬 수가 없게 된다. 예를 들어 셀프리프레쉬시 노멀 동작시의 8배의 쎌 데이타 리프레쉬 주기를 갖는다고 가정하면 4M의 경우 노멀이 16ms이므로 셀프리프레쉬 주기는 128ms, 16M 다이나믹램은 32/64ms, 256/512ms, 64M 다이나믹램은 64/128ms, 256M 다이나믹램은 128/256ms, 1/2s의 추세가 된다. 이 추세에서 알 수 있듯이 셀프리프레쉬의 주기는 비례적으로 늘어날 수 없게 된다. 실제 다이나믹램장치를 살펴보면 다이나믹램장치의 집적도가 늘어남에 따라 메모리 쎌의 크기가 매우 작아지고 한번에 활성화되는 어레이수가 증가함에 따라 소모전력 관점 및 장치 신뢰성 관점에서 동작전압이 낮아지게 된다. 이는 메모리 쎌에 축적되는 총 전하의 양이 적어짐을 의미하므로 쎌 데이타 보존시간은 다이나믹램장치의 집적도가 증가함에 따라 더욱 짧아지게 된다. 따라서 256M 다이나믹램장치에서 셀프리프레쉬 주기가 2s인 경우는 거의 불가능하며 쎌 사이즈 및 동작전압의 경향에 따라 노멀동작에서와 같은 256ms 정도가 될 것으로 예측된다. 따라서 현재의 다이나믹램장치의 기술로는 셀프리프레쉬 주기가 노멀 동작의 주기와 거의 같아지는 64M 이상의 메모리쎌 집적도를 갖는 다이나믹램에서 셀프리프레쉬 전류를 줄이기가 힘들게 된다. 위에서 언급했듯이 셀프리프레쉬 전류의 성분은 크게 DC, 어레이 그리고 주변회로에 의한 것 등 세부분으로 나누어지는데, 이중 DC전류는,등 TTL 입력버퍼, 내부 바이러스 발생회로 등에 의해 장치가 활성화 또는 대기상태에 관계없이 항상 소모되는 성분이고 어레이는 비트라인 캐패시턴스의 충방전에 의한 것이며 주변회로에 의한 성분은 다이나믹램장치를 구동하기 위한 주변회로에 의해서 소모되는 성분이다. 주변회로에 의한 전류성분은 주변회로 동작시 각 내부 노드들의 충방전 및 신호의 천이시의 DC전류에 의한 것이다. 이중 다이나믹램장치의 크기가 커짐에 따라 내부신호라인의 길이가 길어지고 이에 따라 신호라인에서 충방전시켜야 하는 캐패시턴스가 증가함에 따라 다이나믹램 집적도가 증가됨에 따라 주변회로의 동작에 따른 전류성분이 커지게 된다. 제2도에 이의 경향을 나타내었다. 다이나믹램 집적도가 증가함에 따라 주변회로에 의한 성분이 증가하여 256M 다이나믹램의 경우에는 전체 셀프리프레쉬 전류중 거의 50%에 이를 것으로 예측된다.(제2도에서 제3선과 제4선은 총 셀프리프레쉬 전류중 주변회로에 의한 전류와 총 셀프리프레쉬 전류성분을 나타낸다.)
따라서 본 발명의 목적은 고집적 반도체메모리장치에 있어서 셀프리프레쉬의 소비전류를 줄이는 반도체메모리장치를 제공함에 있다.
본 발명의 다른 목적은 다이나믹램 집적도가 높아질수록 그 비중이 커지는 셀프리프레쉬 전류성분중 주변회로 동작에 의한 전류성분을 줄여 전체 전류를 줄이는 반도체메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 저전력 셀프리프레쉬를 구현하고 칩 면적의 증가를 억제하면서 피크전류의 발생을 줄이는 반도체메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 웨이퍼 및 패키지상태에서 고속의 번-인동작을 수행할 수 있도록 하는 반도체메모리장치를 제공함에 있다.
본 발명의 또 다른 목적은 저전력 셀프리프레쉬를 구현하고 칩 면적의 증가를 억제하면서 피크전류의 발생을 줄이는 반도체메모리장치의 셀프리프레쉬방법을 제공함에 있다.
본 발명의 또 다른 목적은 웨이퍼 및 패키지상태에서 고속의 번-인동작을 수행할 수 있도록 하는 반도체메모리장치의 번-인방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 행과 열방향으로 각각 다수개로씩 형성되는 메모리쎌 어레이의 동일 행번지에 연결되는 메모리쎌을 액세스할시에 이전에 액세스된 행번지가 액세스동작에 영향을 주도록 하는 반도체메모리장치를 향한 것이다.
상기 본 발명에 의한 반도체메모리장치는, 행과 열방향으로 메로리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌 어레이와, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 선택하는 제1워드라인 드라이버와, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 선택하는 제2워드라인 드라이버와, 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인 드라이버를 구동하는 제1행디코오더와, 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인 드라이버를 구동하는 제2행디코오더와, 상기 제1행디코오더의 출력단에 입력단이 접속되고 상기 제2행디코오더의 출력단에 출력단이 접속되어 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로 상기 제2워드라인 드라이버를 구동하도록 제어함을 특징으로 하는 레지스터를 구비함을 특징으로 한다.
상기 본 발명에 의한 반도체메모리장치의 셀프리프레쉬방법은, 셀프리프레쉬모드를 감지하는 제1과정과, 상기 셀프리프레쉬모드시 카운터가 어드레스를 발생하는 제2과정과, 상기 카운터의 출력을 이용하여 리프레쉬할 제1워드라인을 제1행디코오더를 통해 선택하는 제3과정과, 상기 제1워드라인에 연결된 메모리쎌들을 리프레쉬하는 제4과정과, 상기 제1워드라인이 선택되고 리프레쉬가 수행되는 동작에 응답되어 캐리를 발생하는 제5과정과, 상기 캐리가 제2행디코오더에 래치되는 제6과정과, 상기 래치되는 캐리를 통해 상기 제1워드라인과는 다른 제2워드라인을 리프레쉬하는 제7과정을 구비함을 특징으로 한다.
상기 본 발명에 의한 반도체메모리장치의 번-인방법은, 번-인모드를 감지하는 제1과정과, 상기 번-인모드시 카운터가 어드레스를 발생하는 제2과정과, 상기 카운터의 출력을 이용하여 번-인할 제1워드라인을 제1행디코오더를 통해 선택하는 제3과정과, 상기 제1워드라인에 연결된 메모리쎌들을 번-인하는 제4과정과, 상기 제1워드라인이 선택되고 번-인이 수행되는 동작에 응답되어 캐리를 발생하는 제5과정과, 상기 캐리가 제2행디코오더에 래치되는 제6과정과, 상기 래치되는 캐리를 통해 상기 제1워드라인과는 다른 제2워드라인을 번-인하는 제7과정을 구비함을 특징으로 한다.
이하 상기 여러 목적들에 부합되도록 구현된 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.
본 발명에 따른 셀프리프레쉬를 수행하기 위한 회로구성이 제3도에 개략적으로 도시되어 있다. 제3도의 구성상 특징은 메인워드라인 드라이버 MWLDi(i=0,1,2,3,…)로부터 캐리(carry)가 출력되고 이 캐리는 상기 메인워드라인 드라이버 MWLDi의 다음단의 메인워드라인 드라이버 MWLD(i+1)에 영향을 주는 것에 있다. 그리고 2M(M： mega=220) 블럭으로 실시되는 각 블럭들로부터는 블럭캐리(block carry)가 발생된다. 이와같은 구성하에서,와의 조합의 CBR 사이클과 타이머에 의해서 위에서 언급한 셀프리프레쉬모드가 시작된다. 셀프리프레쉬모드가 시작되면 셀프리프레쉬를 제어하는 마스터신호(예 : 전술한 øSF와 같은 신호)의 발생이 셀프리프레쉬신호 발생회로 2로부터 인에이블되고, 셀프리프레쉬의 주기를 결정하는 링발진회로(ring oscillator) 4를 동작시키게 된다. 이 링발진회로 4는 셀프리프레쉬를 시작하는 워드라인의 위치를 알려주는 카운터 6을 동작시키게 되는데 이 카운터 6은 링발진회로 4의 출력을 받아 증가 또는 감소하여 다음 사이클에서 동작시킬 워드라인의 위치를 감지하게 된다. 셀프리프레쉬를 수행할 워드라인의 선택은 카운터 6의 출력을 행어드레스로 사용하므로서 이루어진다. 즉, TTL 어드레스버퍼가 입력을 받아들이지 못하게 차단(blocking)시키고 카운터 6의 출력을 행어드레스로 사용하게 된다. 카운터 6의 출력과 마스터신호를 이용하여 워드라인 선택 및 메모리쎌과 비트라인 차아지셰어링(charge sharing) 및 센싱(sensing)을 제어하여 쎌데이타의 리프레쉬를 수행한다. 이때 워드라인이 선택되고 리프레쉬가 수행되었음을 알려주는 캐리가 행디코오더 14에 래치되어 사용된다.
한편 기존의 셀프리프레쉬방법은 어떤 셀프리프레쉬 주기를 가지고 리프레쉬될 때 메인신호의 토글링에 의해 모든 주변회로가 동작하게 된다. 즉, 메인신호가 셀프리프레쉬 활성화임을 알리면 카운터의 출력을 행어드레스신호로 사용하여 행프리디코오더 및 행디코오더를 구동시키고 차아지셰어링, 센싱 등의 동작을 수행한다. 여기서 기존의 셀프리프레쉬는 노멀동작에서 메모리쎌의 리프레쉬를 쎌데이타의 손실이 없는 범위 내에서 억제시킴으로 다이나믹램 동작을 최소로 하여 다이나믹램이 액세스되지 않을 때 다이나믹램에 의한 전력소모를 최소화하고 있다. 따라서 기존의 셀프리프레쉬는 단지 주어진 시간내에 다이나믹램 동작을 최소로 하여 전력소모를 최소화하는 것이다. 그러나 이와는 달리 본 발명에서는 셀프리프레쉬에 주변회로의 동작을 최소로 하여 기존의 방법보다 더욱 전력소모를 줄이는 것이 특징이다. 또한 이 구조를 사용하여 웨이퍼레벨에서의 번-인이 가능하게 하는 것 또한 이 발명의 특징이며, 이에 대한 상세한 내용은 후술될 것이다. 본 발명에서는 위에서 언급한 캐리를 이용하여 셀프리프레쉬시 워드라인의 자동적인 선택동작을 가능하게 한다. 즉, 셀프리프레쉬모드에서 어떤 행이 선택되면 그 행이 선택되어 셀프리프레쉬가 수행되었음을 알리는 캐리가 행디코오더에 래치되고 다음 워드라인을 인에이블하게 된다. 즉, 첫번째 셀프리프레쉬 사이클에서 카운터 6의 출력에 의하여 워드라인이 선택되고 이 워드라인은 캐리를 갖고 있게 된다. 다음 셀프리프레쉬 활성화에서 셀프리프레쉬 오실레이터의 위상에 따라 이 캐리가 다음 워드라인에 전달되어 다음 워드라인이 인에이블된다. 이때 행어드레스에 의한 롱라인 및 행프리디코오더 8와 행디코오더 14의 인에이블이 없어짐에 따라 주변영역에 위치한 주변회로의 구동에 의한 주변회로 전류소비가 줄어들게 된다.
제4도에 본 발명에 사용된 행디코오더의 실시예를, 그리고 제5도에 이의 타이밍 다이아그램을 나타내었다. 제4도의 구성을 살펴본다. 먼저 제1행디코오더는, 예비충전신호 øPRE와 디코오딩된 로우어드레스의 조합신호 DRA(i-1), DRA(j)와 DRA(k)를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제1조합입력에 응답하여 자체의 출력노드로서의 접속노드 A1을 방전시키는 제1입력단(34A,36A,38A,40A)과, 상기 접속노드 A1과 소정의 접속노드 A2와의 사이에 형성되고 상기 제1입력단(34A,36A,38A,40A)의 출력신호를 래치출력하는 제1래치회로(42A,44A)와, 상기 접속노드 A2와 제1워드라인과의 사이에 형성되고 상기 제1래치회로(42A,44A)의 출력신호를 증폭하여 출력하는 제1드라이버회로(58A,60A,62A,64A)를 적어도 포함하여 이루어진다. 제2행디코오더는, 상기 예비충전신호 øPRE와 디코오딩된 로우어드레스의 조합신호 DRA(i), DRA(j)와 DRA(k)를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제2조합입력에 응답하여 자체의 출력노드로서의 접속노드 B1을 방전시키는 제2입력단(34B,36B,38B,40B)과, 상기 접속노드 B1과 소정의 접속노드 B2와의 사이에 형성되고 상기 제2입력단(34B,36B,38B,40B)의 출력신호를 래치출력하는 제2래치회로(42B,44B)와, 상기 접속노드 B2와 제2워드라인과의 사이에 형성되고 상기 제2래치회로(42B,44B)의 출력신호를 증폭하여 출력하는 제2드라이버회로(58B,60B,62B,64B)로 이루어진다. 그리고 본 발명의 핵심구성으로 되는 캐리발생부 100는, 상기 접속노드 A2와 접속노드 B1과의 사이에 형성되고 번-인 인에이블신호 øWBE 또는 발진클럭 OSC의 입력에 응답하여 상기 접속노드 A2의 전압레벨에 대응된 캐리를 상기 접속노드 B1으로 출력한다. 상기 캐리발생부 100의 구성은, 상기 접속노드 A2에 채널의 일단이 접속되고 발진클럭 OSC의 제어입력에 응답하여 스위칭 동작하는 제1스위칭 트랜지스터 46A와, 상기 제1스위칭 트랜지스터 46A의 채널에 직렬연결되고 상기 제1행디코오더에 이웃한 제3행디코오더(도시되지 않음)의 입력단의 출력신호에 응답되어 스위칭 동작하는 제2스위칭 트랜지스터 48A와, 상기 제2스위칭 트랜지스터 48A의 채널과 접지전압단자와의 사이에 채널이 직렬연결되고 번-인 인에이블신호 øWBE의 제어입력에 응답하여 스위칭 동작하는 제3스위칭 트랜지스터 50A와, 상기 접속노드 A2에 채널의 일단이 접속되고 상기 발진클럭의 상보신호의 제어입력에 응답하여 스위칭 동작하는 제4스위칭 트랜지스터 52A, 접지전압단자에 채널의 일단이 접속되고 상기 제4스위칭 트랜지스터 52A의 채널에 게이트가 직렬연결되는 제5스위칭 트랜지스터 54A와, 상기 제5스위칭 트랜지스터 54A의 채널과 상기 접속노드 B1과의 사이에 채널이 직렬연결되고 상기 발진클럭의 상보신호의 제어입력에 응답하여 스위칭 동작하는 제6스위칭 트랜지스터 56A로 구성된다. 제4도의 구성을 통해서 쉽게 알 수 있는 바와 같이 상기한 캐리발생부(또는 레지스터) 100는 제3도에서 보여지는 각각의 행디코오더 14마다 구비되며, 위에서 설명된 구성과 동일하게 이루어짐을 유의하여야 한다.
제4도의 동작특성을 제5도를 참조하여 상세히 설명하면 다음과 같다. 파워-엎(power-up)관련 신호인øVCCH는 파워-엎시의 안정적인 예비충전(precharge)을 보장한다. 파워-엎신호 øVCCH는, 당 기술분야에 주지의 사실인 바와 같이, 파위-엎시 일정 레벨도달 후 발생되는 신호로서 전력의 안정된 공급후 다른 회로의 동작을 시작하게 하는 신호이다. 파워-엎을 하면 øVCCH신호에 의해 안정적으로 모든 행디코오더는 예비충전이 되며(본 구조에서는 내부 하이전압레벨인 VPP) 셀프리프레쉬모드가 시작되면 메인제어신호와 링발진회로 4의 출력에 의해 예비충전펄스인 øPRE신호가 발생하여 활성화 상태에서 행디코오더가 예비충전된다. øWBE신호는 웨이퍼 번-인을 인에이블시키는 신호이므로 셀프리프레쉬모드에서는 하이상태를 유지한다. WCBR 사이클과 타이머조합에 의해서 셀프리프레쉬모드가 시작되면 마스터신호가 발생되고 주기를 결정하는 제3도의 링발진회로 4가 동작하며, 카운터 6의 출력에 의해 행프리디코오더 8이 구동되어 출력을 발생시키게 된다.
제4도에 나타난 OSC와신호는 메인 셀프리프레쉬신호에 의해서 구동되는 링오실레이터 4의 출력신호의 각 메모리뱅크에서의 동(同)위상과 역(逆)위상을 갖는 신호이다. OSCM과M신호는 OSC와와 같은 위상을 가지며 발생하는 펄스로서 셀프리프레쉬모드에서 워드라인 인에이블시간 및 비선택을 결정한다. 만일 카운터 6의 출력에 의해 DRA(i-1), DRA(j)와 DRA(k)가 선택되면 노드 A1은 위의 입력이 게이팅되는 3개의 직렬 엔모오스트랜지스터 36A, 38A, 40A가 도통되어 로우상태로 천이(transition)된다. 따라서 접속노드 A2는 하이로 천이된다.신호가 하이로 천이되면 노드 B1도 엔모오스트랜지스터 54A,56A의 경로에 의해 로우상태로 천이되어 접속노드 A2와 접속노드 B2 모두 하이상태를 유지하고 있다. 그러나 OSCM과M의 상태가 반대이므로 처음 사이클에서는M신호에 의해 øNWE(i-1)신호만 로우(활성화)상태가 된다. 다음 OSC가 활성화되어 하이로 천이되면 노드 B2에 의해 위에서 언급한 경로를 통해 노드 C1을 로우로 천이시키게 된다. 또한 엔모오스 46와 48에 의해서 첫번째 사이클에서 하이상태를 갖는 A2 노드를 로우상태로 천이시키게 된다. A2, B2, C2 노드의 하이상태를 그 워드라인이 선택될 수 있는 캐리라고 할때(왜냐하면 이 노드들에 하이상태를 유지하면 OSCM과M의 상태에 의해 행디코오더출력은 인에이블상태(로우상태)로 만들 수 있기 때문에) 첫번째 사이클에서 노드 A2와 노드 B2에 캐리를 가지며 두번째 사이클에서는 노드 B2와 노드 C2에 캐리를 갖게 된다. 세번째 사이클에서는 위에 따라 노드 C2와 노드 D2(제4도에는 표시되지 않음)에 캐리를 갖게 된다. 또한M과 OSCM은 번갈아가면서 활성화되므로 캐리는 한 사이클에서 두개씩 존재하지만 인에이블되는 행디코오더는 하나씩 된다. 이와 같은 내용을 아래의 표 1에 정리하여 나타내었다.
[표 1]
위에서 DRA신호 및 OSC,는 하이레벨이 내부 VCC레벨이고 나머지는 내부 하이 VCC전압인 VPP이다. 제4도에서 점선블럭내는 캐리를 저장하기 때문에 레지스터라 할 수 있다. øNWE 노드에 달려있는 인버터(62A,62B,62C)와 피모오스(64A,64B,64C)는 øNWE 노드를 완전히 VPP레벨까지 끌어올리기 위한 것이다. 또한 각 메모리블럭에서 내부 VCC에서 VPP로의 레벨변환회로(level shifter) 24,26,30을 두어 큰로딩을 갖는 라인의 충전 또는 방전시키는 것을 방지하여 VPP에 의한 파워 소비를 줄이고자 하였다. 행디코오더에 위치한 레지스터 100에 캐리를 저장하고 링오실레이터의 신호천이에 따라 캐리를 이웃하는 행디코오더로 전달하여 이웃하는 워드라인을 인에이블시키게 된다. 따라서 셀프리프레쉬모드에서 첫번째 사이클에서만 카운터 출력을 이용한 행어드레스라인의 방전, 행프리디코오더, 디코오더의 구동에 의한 워드 라인을 선택하고 다음 사이클에서는 주변회로의 구동없이 위에서 언급한 레지스터를 이용하여 캐리를 전송함으로 워드라인의 순차적인 인에이블이 가능하게 된다. 이는 결과적으로 전체 셀프리프레쉬 전류의 감소를 가져오게 되어 기존의 셀프리프레쉬 방법 대비 더욱 우수한 저전력 다이나믹램장치의 구현이 가능하게 된다. 이의 타이밍 다이아그램은 제5도를 참조하면 보다 명확해질 것이다. 한편, 전술한 제3도는 소위 듀얼(dual) 워드라인구조로서, 본 발명의 사상에 적용하기 쉬운 구조이다. 듀얼 워드라인구조 및 그의 구동방법에 관한 보다 상세한 것은 논문 'IEEE ISSCC Digest of Technical Papers 1993'에 A 30ns 256Mb DRAM Multi_Divided Array Structure라는 제목하에 개시된 기술 및 논문 'IEEE Journal of Solid-State Circuits, vol.23, no.5, Oct. 1988'의 페이지 1085-1094에 An Experimental 1-Mbit CMOS SRAM with Configurable Organization and Operating이라는 제목하에 개시된 기술을 참조하라. 상기한 제3도의 구조에서는 행어드레스에 의해서 선택되는 위드라인을 끝단에 드라이버를 두고 스트래핑(strapping) 방법을 써서 구동하는 것이 아니라, 여러개의 조각으로 나누고 그 각각의 끝에 독립된 드라이버(로컬워드라인 드라이버)를 위치시키고 한쪽끝에 위의 로컬(local)워드라인 드라이버를 구동하는 드라이버(메인워드라인 드라이버)를 두어 워드라인을 구동하는 방법이다. 이와 같은 방법을 사용하면 워드라인에 사용되는 메탈(metal)의 피치(pitch)를 완화(relax)시킬 수 있는 장점이 있다.
한편 전술한 목적을 달성하기 위해 제4도에 도시되고 설명된 회로는 소위 웨이퍼레벨에서 번-인 동작을 수행하기 위해서도 사용되어질 수 있다. 웨이퍼레벨에서의 번-인은 장치의 비용을 낮추기 위한 것이다. 통상적으로 장치의 신뢰도를 검사하기 위해서 번-인이라는 방법을 주로 사용하고 있는데 이는 노멀 조건에서 보다 매우 나쁜 악조건에서 다이나믹램장치를 동작시켜 장시간 사용시 문제를 야기시킬 수 있는 장치를 미리 걸러내어 장치의 신뢰도를 높이고자 하는 것이다. 번-인은 고온과 고동작 전압조건 아래에서 일정시간동안 장치를 동작시키며 이의 동작조건은 각각의 장치에 따라 정해지게 된다. 예를 들어 쎌 액세스트랜지스터의 게이트산화막(gate oxide)의 두께가 10nM(nM : 1 E-9 meter)라고 하고 워드라인을 구동하는 내부하이전압(VPP)이 내부 VCC(IVC)+1.5V이며 4V 이상에서는 내부전압의 레벨이 외부전압(EVC)-1V를유지하면서 외부전압을 따라서 상승한다고 하고 대개 게이트산화막에 인가할 수 있는 물리적인 최대 전계(electric field)가 6MV/cm 이하라고 하면 장치에 가할 수 있는 최대 외부전압은
VPP = IVC +1.56E6/1E-2 * l0 *10E-9 = 6[V] ………………… (l)
(EVC-1) +1.56
EVC 5.5
가 된다. 즉, 외부전압이 5.5V를 넘지않는 범위내에서 품질이 조금 떨어지는 장치(게이트산화막의 질 불량, 워드라인간의 마이크로브리지(micro bridge),…)를 사전에 걸러내기 위해서 조건들을 정하여 장치에 스트레스(stress)를 가하는 테스트를 하게 된다. 통상적으로 번-인 타임은 1500시간 내외가 된다. 그러나 메모리 쎌에 걸리는 실제적인 스트레스를 계산하여 보면, 만일 32K개의 워드라인과 16K의 비트라인으로 구성되고 리프레쉬 사이클이 16K 리프레쉬 사이클인 256M 다이나믹램을 가정하여 각각의 다이나믹램 쎌에 인가되는 스트레스를 계산하여 보면 리프레쉬 사이클이 16K 사이클이므로 한 워드라인에 가해지는 스트레스는
TOTAL TIME =1500시간 * 60분/시간 * 60초/분
=540000초
스트레스타임/1워드라인 = 540000/16 * 1024
= 329.6초
가 되어 한 워드라인에 인가되는 스트레스타임은 약 330초 정도가 된다. 또한 통상적인 번-인은 장치의 패키지상태에서 이루어지므로 장치의 제조완료(fab-out) 이후 소오팅(sorting)과 패키지 그리고 노멀 테스트가 모두 수행된 보통 조건에서는 동작 및 성능에 문제가 없는 장치의 마지막 테스트인 것이다. 만일 번-인에서 결함이 발생하면 이 장치는 신뢰성이 문제가 되므로 상품으로 출하되지 못하게 된다. 따라서 이 경우 장치는 모든 테스트가 수행되고 마지막 단계에서 결함이 발생한 것이므로 이전의 소오팅, 패키지, 테스트시의 비용만 사용하게 된 결과만 되어 전체 장치의 비용만을 올리게 된다. 이의 개선을 위하여 앞에서 언급한 웨이퍼레벨에서의 번-인이 고안되게 되었다. 웨이퍼레벨에서의 번-인은 패키지를 하지 않은 상태에서 신뢰성 테스트를 수행하므로 장기 신뢰성이 결여된 장치의 패키지후 스크린보다 비용면에서 유리하게 된다. 예컨데 일본국의 도시바(TOSHIBA)사에 의해서 발표된 웨이퍼레벨 번-인은 이의 수행을 위해서 장치에 여분의 트랜지스터 및 전력과 신호인가를 위한 패드(PAD)가 별도로 필요하게 된다. 그러나 본 발명에서는 여분의 트랜지스터에 의한 영역제한(area penalty) 및 여분의 패드없이 웨이퍼레벨 번-인을 수행하며 패키지 후에도 번-인이 가능하게 되며 이를 살펴보면 다음과 같다.
본 발명에 따른 웨이퍼레벨 번-인은 제4도에 나타난 회로로서 구현이 가능하게 된다. 웨이퍼레벨 번-인시에는 제5도의 후반부에 보인 것처럼 OSCM신호를 하이상태로 유지함으로써 가능해진다. 앞서 설명한 셀프리프레쉬와 같이 DRA(i-1), DRA(j), DRA(k)가 선택되면 노드 A2와 노드 B2가 하이상태로 되고에 의해 øNWE(i-1)만 로우로 활성화되게 된다. 다음에 OSC가 인에이블되면 노드 B2에 의해 노드 C2가 하이로 천이되게 된다. 셀프리프레쉬의 경우에는 이 경우 엔모오스트랜지스터 46A,48A와 50A에 의해서 접속노드 A2의 하이상태가 로우로 천이되는데 웨이퍼레벨 번-인의 경우는 OSCM과M이 하이로 유지되어 엔모오스트랜지스터 52A가 비도통(turn-off)되므로 접속노드 A2의 하이상태(캐리)가 로우로 천이되지 않아 활성화된 øNWE(i-1)이 디세이블되지 않게 된다. 즉, 웨이퍼레벨 번-인에서는 이전 스테이지에서 생긴 캐리가 사라지지 않게 함으로써 모든 워드라인을 순차적으로 인에이블시켜 일정시간 후에는 전 워드라인의 인에이블에 의한 신뢰성 시험을 수행할 수 있는 것이다. 위의 256M 경우에 사이클타임을 100ns라고 하면 100E-9 * 16 * 1024 = 1.64ms만에 전 워드라인의 인에이블이 가능하게 된다. 또한 도시바 방식의 경우에는 일시에 여분의 트랜지스터를 가지고 워드라인을 구동시키기 때문에 전력의 과도 피크전류가 발생할 문제가 있으나 본 발명에 의하면 워드라인이 순차적인 방법에 의하여 인에이블되기 때문에 위의 과도 피크전류문제는 피할 수 있게 된다. 본 발명에 사용된 회로는 엔모오스트랜지스터로만 구성되어 있어 DRA(j)와 DAR(k)의 입력을 받는 엔모오스트랜지스터를 공유하게끔 하는 레이아웃에서 이를 옆에다 위치시킴으로써 장치의 사이즈 증가를 거의 억제할 수 있다는 장점이 있다. 한편 도시바사에서 제안한 구조는 여분의 패드가 필요하게 되므로 장치의 패키지 이후에는 워드라인의 일시 인에이블에 의한 번-인이 불가능해지는 반면에 본 발명에 의하면 여분의 패드가 필요없으므로 패키지상태에서도 위의 방법이 가능하게 된다. 즉, 한 예를 들어 WCBR+하이의 모든 어드레스이면 OSCM과M을 하이로 유지하여 번-인을 수행하게 된다.
제3도 및 제4도의 구성은 전술한 본 발명에 따른 실시예이지만, 레지스터의 구성소자 그리고 각 클럭신호 및 그 발생회로의 구성은 본 발명의 기술적 범주내에서 다르게 실시되어질 수 있음을 유의하여야 한다.
상술한 바와 같이 본 발명에 의한 반도체메모리장치는, 워드라인 드라이버내에 레지스터를 두어(본 발명에서 예로 든 것은 엔모오스로만 구성된 레지스터) 셀프리프레쉬모드에서 주변회로의 동작을 최소로 줄이므로 셀프리프레쉬 전류성분중 이의 포션(portion)을 최소로 억제하여 256M 다이나믹램장치에서와 같은 초고집적 메모리장치에서의 저전력 셀프리프레쉬를 구현하여 영역제한을 최소로 하며 피크전류를 줄이고 웨이퍼 및 패키지상태에서 빠른 번-인을 수행하는 방법 및 회로를 제공하는 효과가 있다.

Claims (14)

  1. 반도체메모리장치에 있어서, 다수개의 메모리쎌과 접속하는 제1워드라인과, 상기 제1워드라인과 이웃하고 다수개의 메모리쎌과 접속하는 제2워드라인과, 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인을 구동하는 제1워드라인 드라이버와, 상기 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인을 구동하는 제2워드라인 드라이버와, 상기 제1워드라인 드라이버와 제2워드라인 드라이버와의 사이에 형성되고 상기 제1워드라인 드라이버를 선택하고나서 소정의 제어신호의 입력에 응답하여 상기 제2워드라인 드라이버를 선택하는 레지스터를 구비함을 특징으로 하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 제어신호가, 셀프리프레쉬동작시 칩내의 발진회로에 의해 출력되는 발진신호임을 특징으로 하는 반도체메모리장치.
  3. 제1항에 있어서, 상기 제어신호가, 번-인동작시 인에이블되는 번-인신호임을 특징으로 하는 반도체메모리장치.
  4. 반도체메모리장치에 있어서, 행과 열방향으로 메모리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌 어레이와, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 선택하는 제1워드라인 드라이버와, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 선택하는 제2워드라인 드라이버와, 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인 드라이버를 구동하는 제1행디코오더와, 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인 드라이버를 구동하는 제2행디코오더와, 상기 제1행디코오더의 출력단에 입력단이 접속되고 상기 제2행디코오더의 출력단에 출력단이 접속되어 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로 상기 제2워드라인 드라이버를 구동하도록 제어하는 레지스터를 구비함을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서, 상기 제어신호가, 셀프리프레쉬동작시 칩내의 발진회로에 의해 출력되는 발진신호임을 특징으로 하는 반도체메모리장치.
  6. 제4항에 있어서, 상기 제어신호가, 번-인동작시 인에이블되는 번-인신호임을 특징으로 하는 반도체메모리장치.
  7. 소정의 발진클럭을 출력하는 발진회로와, 로우어드레스의 조합입력에 대응하여 그 선택이 이루어지는 다수개의 행디코오더를 가지는 반도체메모리장치에 있어서, 예비충전신호와 디코오딩된 로우어드레스의 조합신호를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제1조합입력에 응답하여 자체의 출력노드로서의 제1접속노드를 방전시키는 제1입력단과, 상기 제1접속노드와 소정의 제2접속노드와의 사이에 형성되고 상기 제1입력단의 출력신호를 래치출력하는 제1래치회로와, 상기 제2접속노드와 제1워드라인과의 사이에 형성되고 상기 제1래치회로의 출력신호를 증폭하여 출력하는 제1드라이버회로를 적어도 포함하여 이루어지는 제1행디코오더와, 상기 예비충전신호와 디코오딩된 로우어드레스의 조합신호를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제2조합입력에 응답하여 자체의 출력노드로서의 제3접속노드를 방전시키는 제2입력단과, 상기 제3접속노드와 소정의 제4접속노드와의 사이에 형성되고 상기 제2입력단의 출력신호를 래치출력하는 제2래치회로와, 상기 제4접속노드와 제2워드라인과의 사이에 형성되고 상기 제2래치회로의 출력신호를 증폭하여 출력하는 제2드라이버회로와, 상기 제2접속노드와 제3접속노드와의 사이에 형성되고 상기 발진클럭의 입력에 응답하여 상기 제2접속노드의 전압레벨에 대응된 캐리를 상기 제3접속노드로 출력하는 캐리발생부를 각각 구비하여, 셀프리프레쉬동작시 상기 행디코오더의 디코오딩 동작을 차단하고 상기 제2접속노드의 전압레벨에 대응되어 발생된 캐리에 의해 상기 제2워드라인을 선택하여 전류소비를 억제함을 특징으로 하는 반도체메모리장치.
  8. 제7항에 있어서, 상기 캐리발생부가, 상기 제2접속노드에 채널의 일단이 접속되고 상기 발진클럭의 제어입력에 응답하여 스위칭 동작하는 제1스위칭 트랜지스터와, 접지전압단자에 채널의 일단이 접속되고 상기 제1스위칭 트랜지스터의 채널에 게이트가 직렬연결되는 제2스위칭 트랜지스터와, 상기 제2스위칭트랜지스터의 채널과 상기 제3접속노드와의 사이에 채널이 직렬연결되고 상기 발진클럭의 제어입력에 응답하여 스위칭 동작하는 제3스위칭 트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
  9. 소정의 발진클럭을 출력하는 발진회로와, 로우어드레스의 조합입력에 대응하여 그 선택이 이루어지는 다수개의 행디코오더를 가지는 반도체메모리장치에 있어서, 예비충전신호와 디코오딩된 로우어드레스의 조합신호를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제1조합입력에 응답하여 자체의 출력노드로서의 제1접속노드를 방전시키는 제1입력단과, 상기 제1접속노드와 소정의 제2접속노드와의 사이에 형성되고 상기 제1입력단의 출력신호를 래치출력하는 제1래치회로와, 상기 제2접속노드와 제1워드라인과의 사이에 형성되고 상기 제1래치회로의 출력신호를 증폭하여 출력하는 제1드라이버회로를 적어도 포함하여 이루어지는 제1행디코오더와, 상기 예비충전신호와 디코오딩된 로우어드레스의 조합신호를 입력하고 예비충전된 후 상기 디코오딩된 로우어드레스의 제2조합입력에 응답하여 자체의 출력노드로서의 제3접속노드를 방전시키는 제2입력단과, 상기 제3접속노드와 소정의 제4접속노드와의 사이에 형성되고 상기 제2입력단의 출력신호를 래치출력하는 제2래치회로와, 상기 제4접속노드와 제2워드라인과의 사이에 형성되고 상기 제2래치회로의 출력신호를 증폭하여 출력하는 제2드라이버회로와, 상기 제2접속노드와 제3접속노드와의 사이에 형성되고 번-인 인에이블신호의 입력에 응답하여 상기 제2접속노드의 전압레벨에 대응된 캐리를 상기 제3접속노드로 출력하는 캐리발생부를 각각 구비하여, 번-인동작시 상기 제2접속노드의 전압레벨에 대응되어 발생된 캐리에 의해 상기 제2워드라인을 선택함을 특징으로 하는 반도체메모리장치.
  10. 제9항에 있어서, 상기 캐리발생부가, 상기 제2접속노드에 채널의 일단이 접속되고 상기 발진클럭의 제어입력에 응답하여 스위칭 동작하는 제1스위칭 트랜지스터와, 상기 제1스위칭 트랜지스터의 채널에 직렬연결되고 상기 제1행디코오더에 이웃한 제3행디코오더의 입력단의 출력신호에 응답되어 스위칭 동작하는 제2스위칭 트랜지스터와, 상기 제2스위칭 트랜지스터의 채널과 접지전압단자와의 사이에 채널이 직렬연결되고 상기 번-인신호의 제어입력에 응답하여 스위칭 동작하는 제3스위칭 트랜지스터와, 상기 제2접속노드에 채널의 일단이 접속되고 상기 발진클럭의 상보신호의 제어입력에 응답하여 스위칭 동작하는 제4스위칭 트랜지스터와, 접지전압단자에 채널의 일단이 접속되고 상기 제4스위칭 트랜지스터의 채널에 게이트가 직렬연결되는 제5스위칭 트랜지스터와, 상기 제5스위칭 트랜지스터의 채널과 상기 제3접속노드와의 사이에 채널이 직렬연결되고 상기 발진클럭의 상보신호의 제어입력에 응답하여 스위칭 동작하는 제6스위칭 트랜지스터로 구성됨을 특징으로 하는 반도체메모리장치.
  11. 반도체메모리장치의 셀프리프레쉬방법에 있어서, 셀프리프레쉬모드를 감지하는 제1과정과, 상기 셀프리프레쉬모드시 카운터가 어드레스를 발생하는 제2과정과, 상기 카운터의 출력을 이용하여 리프레쉬할 제1워드라인을 제1행디코오더를 통해 선택하는 제3과정과, 상기 제1워드라인에 연결된 메모리쎌들을 리프레쉬하는 제4과정과, 상기 제1워드라인이 선택되고 리프레쉬가 수행되는 동작에 응답되어 캐리를 발생하는 제5과정과, 상기 캐리가 제2행디코오더에 래치되는 제6과정과, 상기 래치되는 캐리를 통해 상기 제1워드라인과는 다른 제2워드라인을 리프레쉬하는 제7과정을 구비함을 특징으로 하는 반도체메모리장치의 셀프리프레쉬방법.
  12. 행과 열방향으로 메모리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌 어레이를 가지는 반도체메모리장치의 셀프리프레쉬방법에 있어서, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 제1워드라인 드라이버가 선택하고, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 제2워드라인 드라이버가 선택하고, 제1행디코오더가 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인 드라이버를 구동하고, 제2행디코오더가 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인 드라이버를 구동하며, 상기 제1행디코오더의 출력단에 입력단이 접속되고 상기 제2행디코오더의 출력단에 출력단이 접속되는 캐리발생회로를 구성하여 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로서의 캐리로 상기 제2워드라인 드라이버를 구동하도록 제어하여 셀프리프레쉬동작시 상기 캐리에 의해 워드라인의 선택이 이루어짐을 특징으로 하는 반도체메모리장치의 셀프리프레쉬방법.
  13. 반도체메모리장치의 번-인방법에 있어서, 번-인모드를 감지하는 제1과정과, 상기 번-인모드시 카운터가 어드레스를 발생하는 제2과정과, 상기 카운터의 출력을 이용하여 번-인할 제1워드라인을 제1행디코오더를 통해 선택하는 제3과정과, 상기 제1워드라인에 연결된 메모리쎌들을 번-인하는 제4과정과, 상기 제1워드라인이 선택되고 번-인이 수행되는 동작에 응답되어 캐리를 발생하는 제5과정과, 상기 캐리가 제2행디코오더에 래치되는 제6과정과, 상기 래치되는 캐리를 통해 상기 제1워드라인과는 다른 제2워드라인을 번-인하는 제7과정을 구비함을 특징으로 하는 반도체메모리장치의 번-인방법.
  14. 행과 열방향으로 메모리쎌들이 각각 다수개로씩 배열되어 이루어지는 메모리쎌 어레이를 가지는 반도체메모리장치의 번-인방법에 있어서, 상기 행방향에 배열되는 제1메모리쎌들의 행에 접속되는 제1워드라인을 제1워드라인 드라이버가 선택하고, 상기 행방향에 배열되는 제2메모리쎌들의 행에 접속되는 제2워드라인을 제2워드라인 드라이버가 선택하고, 제1행디코오더가 행어드레스의 제1조합입력에 응답하여 상기 제1워드라인 드라이버를 구동하고, 제2행디코오더가 행어드레스의 제2조합입력에 응답하여 상기 제2워드라인 드라이버를 구동하며, 상기 제1행디코오더의 출력단에 입력단이 접속되고 상기 제2행디코오더의 출력단에 출력단이 접속되는 캐리발생회로를 구성하여 소정의 제어신호의 입력에 응답하여 상기 제1행디코오더의 출력으로서의 캐리로 상기 제2워드라인 드라이버를 구동하도록 제어하여 상기 캐리에 의해 번-인시 워드라인선택이 이루어짐을 특징으로 하는 반도체메모리장치의 번-인방법.
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