KR19990050493A - 반도체 메모리 장치용 프리차지 회로 - Google Patents

반도체 메모리 장치용 프리차지 회로 Download PDF

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Abstract

반도체 메모리 장치용 프리차지 회로는 입력/출력 데이터 라인들을 이용하여 비트 라인 프리차지 기능을 수행할 수 있다. 상기 반도체 메모리 장치용 프리차지 회로에 있어서, 진위 및 보수의 입출력 데이터 라인들은 외부로부터 프리차지 전압 및 데이터 입출력 제어 신호을 선택적으로 수신하여 진위 및 보수의 비트 라인들로 전송한다. 진위 및 보수의 멀티플렉서들은 프리차지 제어 신호에 반응하여 상기 프리차지 전압 및 입출력 제어 신호중 하나를 선택한다. 상기 반도체 메모리 장치용 프리차지 회로는 종래에 사용하는 별도의 프리차지 기능 부가 회로 없이 입/출력 버스를 이용하여 프리차지 기능이 수행 가능하므로 디램 설계시 프리차지 회로에 의해 발생하는 영역 증가를 없앨 수 있으므로 설계 면적 감소시킬 수 있다.

Description

반도체 메모리 장치용 프리차지 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 입력/출력 데이터 라인들을 이용하여 비트 라인 프리차지 기능을 수행할 수 있는 반도체 메모리 장치용 프리차지 회로에 관한 것이다.
디램과 같은 반도체 메모리 장치의 고집적화에 따라 메모리 셀 주위의 주변 회로에 대한 최소화 설계가 중요하게 되었다. 디램의 메모리 셀 정보 감지를 위해서는 정보 감지 동작 이전에 메모리 셀이 연결되어 있는 비트 라인들은 임의의 전압, 즉 프리차지 전압으로 충전될 필요가 있다. 이와 같은 프리차지 동작은 메모리 셀 어레이에 연결된 프리차지 회로에 의해 수행된다. 상기 프리차지 회로는 프리차지 동작 활성화 신호가 인가될 때 비트 라인들을 프리 차지 전압으로 충전한다.
일반적으로 반도체 메모리 소자의 비트 라인은 대기 모드시에는 반전압 Vcc/2으로 프리차지되어 있다가 동작 모드로 동작하면 셀 어레이에 저장되어 있는 셀의 데이터가 비트 라인으로 전달된 후에 비트 라인 감지 증폭기를 통해 감지ㆍ증폭되므로 비트 라인은 일정한 전원 전압 Vcc 또는 접지 전압 Vss으로 변환하게 된다. 데이터가 반도체 메모리 소자 외부로 출력된 후, 상기 소자가 다시 대기 모드로 전환하게 되면 전원 전압 Vcc 또는 접지 전압 Vss 상태를 유지하던 비트 라인은 다시 반전압 Vcc/2으로 프리차지되게 된다.
도 1에는 종래의 반도체 메모리 장치용 프리차지 회로 및 그 주변 회로가 도시되어 있다. 다수의 메모리 셀들(도면에는 하나의 메모리 셀만 도시됨)은 워드 라인(WL)에 연결된다. 각 메모리 셀(100)은 정보를 저장하는 커패시터(C11) 및 상기 커패시터(C11)에 연결되어 상기 커패시터(C11)를 외부의 회로와 연결시켜 주는 스위칭 역할을 하는 패스 트랜지스터(Q11)를 포함한다. 상기 커패시터(C11)의 일단은 접지에 연결된다. 상기 패스 트랜지스터(Q11)는 한쌍의 비트 라인들(BL 및 /BL)에 연결된다. 다수의 메모리 셀들이 상기 한 쌍의 비트 라인들(BL 및 /BL) 및 다른 다수의 비트 라인들에 연결된다.
상기 한쌍의 비트 라인들(BL 및 /BL)은 상기 메모리 셀(100)에 저장된 데이터 신호는 감지 증폭기(102) 및 한쌍의 칼럼 선택 트랜지스터들(Q15 및 Q16)을 통하여 한 쌍의 입력/출력 라인(DB 및 /DB)에 전달하고, 외부로부터 상기 한 쌍의 입력/출력 라인(DB 및 /DB)에 전달된 데이터 신호는 한쌍의 칼럼 선택 트랜지스터들(Q15 및 Q16) 및 감지 증폭기(102)를 통하여 상기 메모리 셀(100)에 제공된다.
감지 증폭기(102)는 상기 한 쌍의 비트 라인들(BL 및 /BL)에 연결되어 상기 메모리 셀(100)로부터 상기 한 쌍의 비트 라인들(BL 및 /BL) 상에 실린 데이터 신호를 감지 및 증폭하여 상기 한쌍의 칼럼 선택 트랜지스터들(Q15 및 Q16)을 통하여 한 쌍의 입/출력 데이터 라인들(DB 및 /DB)로 전달한다. 감지 증폭기(301)는 상기 한 쌍의 비트 라인들(BL 및 /BL)의 사이에 접속된 두 개의 PMOS형 트랜지스터들(P11 및 P12) 및 두 개의 NMOS형 트랜지스터들(N11 및 N12)로 이루어진 크로스 커플드 래치를 포함한다.
프리차지 회로(104)는 상기 한쌍의 비트 라인들(BL 및 /BL)에 연결되어, 프리차지 전압원(106)에 의해 발생된 프리차지 전압 Vcc/2에 의해 상기 한쌍의 비트 라인들(BL 및 /BL)을 Vcc/2 레벨로 프리차지 및 등화한다. 상기 프리차지 회로(104)는 2개의 NMOS형 트랜지스터들(Q12 및 Q13)로 이루어진 프리차지부(108), 및 등화용 NMOS 트랜지스터(Q14)를 포함한다. 상기 프리차지 전압원(106)은 비트 라인을 프리차지하기 위한 프리차지 전압, 즉 반전압 Vcc/2을 발생하여 프리차지 파워 라인(110)을 통하여 프리차지부(108)의 NMOS형 트랜지스터들(Q12 및 Q13)에 전달한다. 상기 프리차지부(108)는 비트 라인 프리차지 제어 신호(EQ)에 의하여 한 쌍의 비트 라인들(BL 및 /BL)을 상기 프리차지 전압원(106)으로부터의 프리차지 전압 Vcc/2으로 충전시킨다. 상기 등화용 NMOS 트랜지스터(Q14)는 상기 한 쌍의 비트 라인들(BL 및 /BL)을 등화시키는 역할을 한다.
한 쌍의 데이터 입출력 라인들(DB 및 /DB)은 상기 한쌍의 비트 라인들(BL 및 /BL)에 실린 데이터 신호를 데이터 입/출력 버퍼(도시 안됨)를 통하여 외부로 전달하고, 상기 외부로부터 상기 입/출력 버퍼를 통하여 입력된 데이터 신호를 한쌍의 비트 라인들(BL 및 /BL)에 전달한다.
한쌍의 칼럼 선택 트랜지스터들(Q15 및 Q16)은 상기 한쌍의 비트 라인들(BL 및 /BL) 및 한 쌍의 데이터 입출력 라인들(DB 및 /DB) 사이에 연결된다. 칼럼 선택 트랜지스터들(Q15 및 Q16)들은 도시되지 않은 칼럼 디코더로부터 출력 신호인 칼럼 선택 신호에 의해 제어된다.
하지만, 상기한 바와 같은 종래의 프리차지 회로는 수개의 모스 트랜지스터 및 프리차지 전압을 공급하는 프리차지 파워 라인, 프리차지 제어신호등에 의하여 디램 설계 면적 증가가 발생한다.
따라서, 본 발명의 목적은 종래의 디램에서 사용되는 프리차지 회로를 채용하지 않고 데이터 입출력 라인을 사용하여 프리차지 기능을 수행할 수 있는 프리차지 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 외부로부터 프리차지 전압 및 데이터 입출력 제어 신호을 선택적으로 수신하여 진위 및 보수의 비트 라인들로 전송하기 위한 진위 및 보수의 입출력 데이터 라인들; 및 프리차지 제어 신호에 반응하여 상기 프리차지 전압 및 입출력 제어 신호중 하나를 선택하기 위한 진위 및 보수의 멀티플렉서들을 포함하는 것을 특징으로 하는 반도체 메모리 장치용 프리차지 회로를 제공한다.
도 1은 종래의 반도체 메모리 장치용 프리차지 회로 및 그 주변 회로도를 나타낸 도면,
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치용 프리차지 회로 및 그 주변 회로를 나타낸 도면, 및
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치용 프리차지 회로 및 그 주변 회로를 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
200,300: 메모리 셀 201,301 : 프리차지 전압원
202,302 : 감지 증폭기 203, 204,303,304 : 멀티플렉서(MUX)
BL, /BL : 비트 라인 C21,C31: 커패시터
DB,/DB : 입력/출력 데이터 라인 N21,N22,N31,N32: NMOS 트랜지스터
P21, P22, P31,P32: PMOS 트랜지스터 Q21,Q31: 패스 트랜지스터
Q22, Q23,Q32,Q33: 칼럼 선택 트랜지스터 Q24,Q34: 등화용 트랜지스터
Q35: 프리차지용 NMOS 트랜지스터 WL : 워드 라인
이하, 본 발명을 첨부 도면을 참조하여 상세히 설명한다.
반도체 메모리 장치들에는 집적화 및 속도의 향상의 경향을 추구하는데 이용되는 여러 신호 전송 라인들이 있다. 입력/출력 데이터를 전송하기 위한 입력/출력 라인들은 선택된 메모리 셀로부터 리드된 데이터를 출력 버퍼를 통하여 생성되는 통로들로서의 역할을 한다. 상기 입력/출력 라인들은 또한 외부로부터의 데이터를 선택된 메모리 셀에 공급하는 통로들로서 역할을 한다. 상기 한쌍의 입력/출력 라인들에 있어서, 하나의 라인은 메모리 셀 정보를 나타낸다. 반면에, 타 라인은 상기 메모리 셀 정보의 보수를 나타낸다. 상기 선택된 메모리의 정보가 전압 형태로 상기 입력/출력 라인들에 실리면, 감지 증폭기는 상기 두 전압들의 차이를 감지 및 증폭하여 상기 정보를 효과적으로 인식할 수 있도록 한다.
도 2에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치용 프리차지 회로(20) 및 그 주변 회로가 도시되어 있다. 다수의 메모리 셀들(도면에는 하나의 메모리 셀만 도시됨)은 워드 라인(WL)에 연결된다. 각 메모리 셀(200)은 정보를 저장하는 커패시터(C21) 및 상기 커패시터(C21)에 연결되어 상기 커패시터(C21)를 외부의 회로와 연결시켜 주는 스위칭 역할을 하는 패스 트랜지스터(Q21)를 포함한다. 상기 커패시터(C21)의 일단은 접지에 연결된다. 상기 패스 트랜지스터(Q21)는 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 다수의 메모리 셀들이 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 및 다른 다수의 비트 라인들에 연결된다.
감지 증폭기(202)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결되어 상기 메모리 셀(200)로부터 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 상에 실린 데이터 신호를 감지 및 증폭하여 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)을 통하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)로 전달한다. 감지 증폭기(202)는 또한 외부로부터 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 및 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)을 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달된 데이터 신호를 감지 및 증폭하여 상기 메모리 셀(200)에 제공한다. 감지 증폭기(202)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)의 사이에 접속된 두 개의 PMOS형 트랜지스터들(P21 및 P22) 및 두 개의 NMOS형 트랜지스터들(N21 및 N22)로 이루어진 크로스 커플드 래치를 포함한다.
상기 반도체 메모리 장치용 프리차지 회로(20)는 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 및 진위 및 보수의 멀티플렉서들(203 및 204)를 포함한다. 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 각각 진위 및 칼럼 선택 트랜지스터들(Q22 및 Q23)읕 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 동작 시에 프리차지 전압원(201)에 의해 발생된 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호들 I/O 및 /I/O을 선택적으로 수신하여 진위 및 칼럼 선택 트랜지스터들(Q32 및 Q33)읕 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)로 전송한다.진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 동작시에 프리차지 전압원(201)에 의해 발생된 프리차지 전압 Vpr을 수신하여 진위 및 칼럼 선택 트랜지스터들(Q22 및 Q23)을 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)로 전송한다. 그에 따라 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB)은 프리차지 전압 Vpr으로 프리차지된다. 본 발명의 실시예에서는 상기 프리차지 전압 Vpr은 전원 전압 Vcc의 1/2인 Vcc/2인 것이 바람직하다.
상기 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB)은 메모리 셀(200)로부터 진위 및 칼럼 선택 트랜지스터들(Q22 및 Q23)을 통하여 전달된 상기 감지 증폭기(202)에 의해 증폭된 데이터 신호를 외부로 전달한다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 라이트 동작시에 외부에서 라이트되어 전달된 데이터 신호를 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23), 감지 증폭기(202), 및 상기 진위 및 보수의 비트 라인들(BL 및 /BL)을 통해 메모리 셀(200)에 전달한다.
진위 및 보수의 멀티플렉서들(203 및 204)은 프리차지 전압원(201) 및 데이터 입출력 제어 신호(I/O 및 /I/O)에 연결되고 프리차지 제어 신호 EQ에 반응하여 상기 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호 (I/O 및 /I/O)를 선택적으로 수신하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달한다. 프리차지 제어 신호 EQ가 활성화되면, 진위 및 보수의 멀티플렉서들(203 및 204)는 상기 프리차지 전압원(201)에 의해 발생된 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호(I/O 및 /I/O)중 프리차지 전압 Vpr을 선택하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)로 전달한다. 이와는 달리, 프리차지 제어 신호 EQ가 비활성화되면, 진위 및 보수의 멀티플렉서들(203 및 204)은 상기 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호(I/O 및 /I/O)중 데이터 입출력 제어 신호(I/O 및 /I/O)을 선택하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)로 전달한다.
상기 반도체 메모리 장치용 프리차지 회로(20)는 진위 및 보수의 비트 라인들(BL 및 /BL) 및 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB) 사이에 연결되어 상기 진위 및 보수의 비트 라인들(BL 및 /BL)과 상기 입출력 데이터 라인들(DB 및 /DB) 사이의 신호를 절환하기 위한 진위 및 보수의 칼럼 선택 트랜지스터들(Q22, Q23)를 추가로 구비한다. 프리차지 동작시 상기 진위 및 보수의 칼럼 선택 트랜지스터들(Q22, Q23)은 칼럼 디코더(도시 안됨)로부터의 칼럼 선택 신호 CAE에 의해 제어되어 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달된 프리차지 전압 Vcc/2을 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달한다. 리드 동작시 상기 진위 및 보수의 칼럼 선택 트랜지스터들(Q22, Q23)은 칼럼 선택 신호 CAE에 의해 제어되어 상기 메모리 셀(200)로부터 진위 및 보수의 비트 라인들(BL 및 /BL)에 실린 데이터를 데이터 입출력 라인들(DB 및 /DB)로 전달한다. 라이트 동작시 상기 진위 및 보수의 칼럼 선택 트랜지스터들(Q22, Q23)은 입/출력 데이터 라인들(DB 및 /DB)로 전달된 데이터 신호를 진위 및 보수의 비트 라인들(BL 및 /BL)로 전달한다.
상기 프리차지 회로(20)는 상기 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB) 사이에 접속된 드레인 및 소오스 전극 그리고 상기 프리차지 제어 신호 EQ에 연결된 게이트 전극을 구비하고 상기 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB)을 등화하기 위한 모스형 트랜지스터(Q24)를 추가로 구비한다.
상기와 같이 구성된 본 발명의 제1 실시예에 따른 반도체 메모리 장치용 프리차지 회로의 동작을 첨부 도면을 참조하여 이하에 설명한다. 로우 어드레스 스트로브 신호 /RAS가 로우 상태로 인에이블되기 전에, 프리차지 제어 신호 EQ가 하이 상태로 활성화되어 진위 및 보수의 멀티플렉서들(203 및 204) 및 등화 NMOS 트랜지스터(Q24) 및 등화용 NMOS 트랜지스터(Q24)의 게이트 전극에 인가되면, 상기 진위 및 보수의 멀티플렉서들(203 및 204)은 프리차지 전압원(201)에 의해 발생된 프리차지 전압 Vcc/2을 선택하여 입/출력 데이터 라인들(DB 및 /DB)들에 전달한다. 그에 따라 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 전압 Vcc로 프리차지 및 등화된다. 또한 상기 등화 NMOS 트랜지스터(Q24)는 턴-온되어 입/출력 데이터 라인들(DB 및 /DB)들을 등화시키는 역할을 수행한다.
그 후, 칼럼 디코더(도시 안됨)로부터 출력된 하이 레벨의 칼럼 선택 신호 CAE가 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)의 게이트 전극들에 인가되면, 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)는 턴-온되어 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달된 프리차지 전압 Vcc/2이 상기 칼럼 선택 트랜지스터들(Q22 및 Q23) 및 감지 증폭기(202)를 통하여 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달되도록 한다. 그에 따라 진위 및 보수의 비트 라인들(BL 및 /BL)은 프리차지 전압 Vcc/2으로 프리차지된다. 그 후, 로우 레벨의 칼럼 선택 신호 CAE가 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)의 게이트 전극들에 인가되어 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)을 턴-오프시켜 진위 및 보수의 비트 라인들(BL 및 /BL)에 대한 프리차지 동작을 완료시킨다.
프리차지 동작이 완료된 후에는 로우 레벨의 프리차지 제어 신호 EQ가 진위 및 보수의 멀티플렉서들(203 및 204) 및 등화 NMOS 트랜지스터(Q24)에 인가되면, 진위 및 보수의 멀티플렉서들(203 및 204)은 진위 및 보수의 데이터 입출력 제어 신호들(I/O, /I/O)을 선택하여 입/출력 데이터 라인들(DB 및 /DB)에 전달한다. 그에 따라 정상적인 정보 감지 동작이 수행되도록 한다.
이하, 도 3을 참조하여 본 발명의 제2 실시예를 상세히 설명한다. 도 3에는 본 발명의 제2 실시예에 따른 반도체 메모리 장치용 프리차지 회로(30) 및 그 주변 회로가 도시되어 있다. 다수의 메모리 셀들(도면에는 하나의 메모리 셀만 도시됨)은 워드 라인(WL)에 연결된다. 각 메모리 셀(300)은 정보를 저장하는 커패시터(C31) 및 상기 커패시터(C31)에 연결되어 상기 커패시터(C31)를 외부의 회로와 연결시켜 주는 스위칭 역할을 하는 패스 트랜지스터(Q31)를 포함한다. 상기 커패시터(C31)의 일단은 접지에 연결된다. 상기 패스 트랜지스터(Q31)는 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 다수의 메모리 셀들이 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 및 다른 다수의 비트 라인들에 연결된다.
감지 증폭기(302)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결되어 상기 메모리 셀(300)로부터 상기 진위 및 보수의 비트 라인들(BL 및 /BL) 상에 실린 데이터 신호를 감지 및 증폭하여 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)을 통하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)로 전달한다. 감지 증폭기(302)는 또한 외부로부터 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 및 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)을 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달된 데이터 신호를 감지 및 증폭하여 상기 메모리 셀(300)에 제공한다. 감지 증폭기(302)는 상기 진위 및 보수의 비트 라인들(BL 및 /BL)의 사이에 접속된 두 개의 PMOS형 트랜지스터들(P31 및 P32) 및 두 개의 NMOS형 트랜지스터들(N31 및 N32)로 이루어진 크로스 커플드 래치를 포함한다.
상기 반도체 메모리 장치용 프리차지 회로(30)는 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 및 진위 및 보수의 멀티플렉서들(303 및 304)를 포함한다. 상기 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB)은 각각 진위 및 칼럼 선택 트랜지스터들(Q22 및 Q23)읕 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)에 연결된다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 동작 시에 프리차지 전압원(301)에 의해 발생된 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호들 I/O 및 /I/O을 선택적으로 수신하여 진위 및 칼럼 선택 트랜지스터들(Q32 및 Q33)읕 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)로 전송한다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 동작시에 프리차지 전압원(301)에 의해 발생된 프리차지 전압 Vpr을 수신하여 진위 및 칼럼 선택 트랜지스터들(Q32 및 Q33)읕 통하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)로 전송하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)이 프리차지 전압 Vcc/2으로 프리차지되도록 한다. 본 발명의 실시예에서는 상기 프리차지 전압 Vpr은 전원 전압 Vcc의 1/2인 Vcc/2인 것이 바람직하다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 리드 동작시에 메모리 셀(300)로부터 진위 및 칼럼 선택 트랜지스터들(Q32 및 Q33)을 통하여 전달된 상기 감지 증폭기(302)에 의해 증폭된 데이터 신호를 외부로 전달한다. 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)은 라이트 동작시에 외부에서 라이트되어 전달된 데이터 신호를 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)및 감지 증폭기(302)를 통해 메모리 셀(300)에 전달한다.
진위 및 보수의 멀티플렉서들(303 및 304)는 상기 프리차지 전압원(301) 및 데이터 입출력 제어 신호(I/O 및 /I/O)에 연결되고 프리차지 제어 신호 EQ에 반응하여 상기 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호(I/O 및 /I/O)를 선택적으로 수신하여 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달한다. 프리차지 제어 신호 EQ가 활성화되면, 상기 프리차지 전압원(301)에 의해 발생된 프리차지 전압 Vpr 또는 데이터 입출력 제어 신호(I/O 및 /I/O)중 프리차지 전압 Vpr을 선택하여 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB)로 전달한다. 이와는 달리, 프리차지 제어 신호 EQ가 비활성화되면, 상기 프리차지 전압 Vpr 및 데이터 입출력 제어 신호(I/O 및 /I/O)중 데이터 입출력 제어 신호(I/O 및 /I/O)을 선택하여 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB)로 전달한다.
상기 반도체 메모리 장치용 프리차지 회로(30)는 각각 진위 및 보수의 비트 라인들(BL 및 /BL) 및 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 사이에 연결되는 칼럼 선택 트랜지스터들(Q32, Q33)를 추가로 구비한다. 프리차지 동작시 칼럼 선택 트랜지스터들(Q32, Q33)은 칼럼 디코더(도시 안됨)로부터의 칼럼 선택 신호 CAE에 의해 제어되어 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달된 프리차지 전압 Vcc/2을 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달한다. 리드 동작시 칼럼 선택 트랜지스터들(Q32, Q33)은 칼럼 선택 신호 CAE에 의해 제어되어 상기 메모리 셀(300)로부터 진위 및 보수의 비트 라인들(BL 및 /BL)에 실린 데이터를 데이터 입출력 라인들(DB 및 /DB)로 전달한다. 라이트 동작시 칼럼 선택 트랜지스터들(Q32, Q33)은 입/출력 데이터 라인들(DB 및 /DB)로 전달된 데이터 신호를 진위 및 보수의 비트 라인들(BL 및 /BL)로 전달한다.
상기 프리차지 회로(30)는 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB) 사이에 접속된 드레인 및 소오스 전극 그리고 상기 프리차지 제어 신호 EQ에 연결된 게이트 전극을 구비하고 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)을 등화하기 위한 모스형 트랜지스터(Q34)를 추가로 구비한다.
상기 프리차지 회로(30)는 상기 프리차지 제어 신호 EQ가 입력되는 게이트 전극, 상기 진위의 비트 라인(BL)에 연결된 드레인 전극, 상기 보수의 비트 라인(/BL)에 연결된 소스 전극으로 이루어진 프리차지용 NMOS 트랜지스터(Q35)를 추가로 구비한다. 상기 프리차지 제어 신호 EG가 활성화되어 상기 진위 및 보수의 데이터 입출력 라인들(DB 및 /DB)에 의해 진위 및 보수의 비트 라인들(BL 및 /BL)가 프리차지될 때, 프리차지용 NMOS 트랜지스터(Q35)는 상기 프리차지 제어 신호 EG에 의해 동작되어 진위 및 보수의 비트 라인들(BL 및 /BL)가 고속으로 프리차지되도록 하는 역할을 한다.
상기와 같이 구성된 본 발명의 제2 실시예에 따른 반도체 메모리 장치용 프리차지 회로의 동작을 이하에 설명한다. 로우 어드레스 스트로브 신호 /RAS가 로우 상태로 인에이블되기 전에, 프리차지 제어 신호 EQ가 하이 상태로 활성화되어 진위 및 보수의 멀티플렉서들(303 및 304), 등화 NMOS 트랜지스터(Q34)의 게이트 전극, 및 프리차지용 NMOS 트랜지스터(310)의 게이트 전극에 인가되면, 상기 진위 및 보수의 멀티플렉서들(303 및 304)은 프리차지 전압원(301)에 의해 발생된 프리차지 전압 Vcc/2을 선택하여 입/출력 데이터 라인들(DB 및 /DB)들에 전달한다. 그에 따라 입/출력 데이터 라인들(DB 및 /DB)은 프리차지 전압 Vcc로 프리차지 및 등화된다. 또한 상기 등화 NMOS 트랜지스터(Q34)는 턴-온되어 입/출력 데이터 라인들(DB 및 /DB)들을 등화시키는 역할을 수행한다.
그 후, 칼럼 디코더(도시 안됨)로부터 출력된 하이 레벨의 칼럼 선택 신호 CAE가 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)에 인가되면, 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)가 턴-온되어 상기 진위 및 보수의 입/출력 데이터 라인들(DB 및 /DB)에 전달된 프리차지 전압 Vcc/2이 상기 칼럼 선택 트랜지스터들(Q32 및 Q33) 및 감지 증폭기(302)를 통하여 진위 및 보수의 비트 라인들(BL 및 /BL)에 전달된다. 그에 진위 및 보수의 비트 라인들(BL 및 /BL)은 프리차지 전압 Vcc/2으로 프리차지된다. 이 때 프리차지용 NMOS 트랜지스터(Q35)는 상기 프리차지 제어 신호 EQ에 의해 동작되어 진위 및 보수의 비트 라인들(BL 및 /BL)가 고속으로 프리차지되도록 하는 역할을 한다. 그 후, 로우 레벨의 칼럼 선택 신호 CAE를 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)의 게이트 전극에 인가하여 진위 및 보수의 칼럼 선택 트랜지스터들(Q32 및 Q33)을 턴-오프시켜 진위 및 보수의 비트 라인들(BL 및 /BL)에 대한 프리차지 동작을 완료시킨다.
프리차지 동작이 완료된 후에는 로우 레벨의 프리차지 제어 신호 EQ가 진위 및 보수의 멀티플렉서들(303 및 304) 및 등화 NMOS 트랜지스터(Q34)에 인가되면, 진위 및 보수의 멀티플렉서들(303 및 304)은 진위 및 보수의 데이터 입출력 제어 신호들(I/O, /I/O)을 선택하여 입/출력 데이터 라인들(DB 및 /DB)에 전달한다. 그에 따라 정상적인 정보 감지 동작이 수행되도록 한다.
도 3의 회로는 본 발명의 I/O 버스를 이용한 프리차지 방식에 트랜지스터 1개를 이용한 더머 프리차지 회로를 사용하므로써 약간의 면적 증가를 수반하면서 고속의 프리차지 속도를 얻을 수 있다.
본 발명의 디램용 프리차지 방식은 종래의 디램에 사용하는 별도의 프리차지 기능 부가 회로 없이 I/O 버스를 이용하여 프리차지 기능이 수행 가능하므로 디램 설계시 프리차지 회로에 의해 발생하는 영역 증가를 없앨 수 있으므로 설계 면적 감소시킬 수 있다.
이상, 본 발명을 상기한 실시예를 들어 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기본 정신을 벗어나지 않는 범위내에서 당업자가 용이하게 다수 변형할 수 있는 것이다.

Claims (5)

  1. 프리차지 전압 또는 데이터 입출력 제어 신호을 선택적으로 수신하여 진위 및 보수의 비트 라인들로 전송하기 위한 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB); 및
    프리차지 제어 신호에 반응하여 상기 프리차지 전압 또는 데이터 입출력 제어 신호를 선택하여 상기 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB)로 전송하기 위한 진위 및 보수의 멀티플렉서들(203 및 204)을 포함하는 것을 특징으로 하는 반도체 메모리 장치용 프리차지 회로.
  2. 제1 항에 있어서, 상기 프리차지 제어 신호가 활성화되면, 상기 진위 및 보수의 멀티 플렉서들(203 및 204)은 상기 프리차지 전압 또는 입출력 제어 신호 중 프리차지 전압을 선택하여 상기 진위 및 보수의 비트 라인들(BL 및 /BL)로 전송하여 프리차지 동작을 수행하고, 상기 프리차지 제어 신호가 비활성화되면, 상기 진위 및 보수의 멀티 플렉서들(203 및 204)은 상기 프리차지 전압 및 데이터 입출력 제어 신호 중 데이터 입출력 제어신호들을 선택하여 정상적인 정보 감지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치용 프리차지 회로.
  3. 제1항에 있어서, 상기 진위 및 보수의 비트 라인들(BL 및 /BL)과 상기 입출력 데이터 라인들(DB 및 /DB) 사이에 접속되어 상기 진위 및 보수의 비트 라인들(BL 및 /BL)과 상기 입출력 데이터 라인들(DB 및 /DB) 사이의 신호를 절환하기 위한 진위 및 보수의 칼럼 선택 트랜지스터들(Q22 및 Q23)을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치용 프리차지 회로.
  4. 제1 항에 있어서, 상기 진위 및 보수의 입출력 데이터 라인들(DB 및 /DB) 사이에 접속된 드레인 및 소오스 전극 그리고 상기 프리차지 제어 신호에 연결된 게이트 전극을 구비하고 상기 진위 및 보수의 입출력 데이터 라인들(203 및 204)을 등화하기 위한 모스형 트랜지스터(Q24)를 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치용 프리차지 회로.
  5. 제1항에 있어서, 상기 프리차지 제어 신호가 입력되는 게이트 전극, 상기 진위의 비트 라인(BL)에 연결된 드레인 전극, 상기 보수의 비트 라인(/BL)에 연결된 소스 전극으로 이루어져, 상기 프리차지 제어 신호가 활성화되어 상기 진위 및 보수의 비트 라인들(BL 및 /BL)가 프리차지될 때 상기 프리차지 제어 신호에 의해 동작되어 진위 및 보수의 비트 라인들(BL 및 /BL)를 고속으로 프리차지시키기 위한 프리차지용 NMOS 트랜지스터(Q35)를 추가로 구비하는 것을 특징으로 반도체 메모리 장치용 프리차지 회로.
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