KR100613317B1

KR100613317B1 - 비트라인을 고정된 전위로 유지하여 메모리에 고속 기입을하는 시스템 및 방법

Info

Publication number: KR100613317B1
Application number: KR1020037015468A
Authority: KR
Inventors: 존 이. 주니어 바쓰; 하롤드 필로
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2001-06-29
Filing date: 2001-12-10
Publication date: 2006-08-21
Also published as: JP3953461B2; DE60119995D1; US6400629B1; DE60119995T2; JP2004531019A; WO2003003376A1; ATE327555T1; EP1433179A4; EP1433179B1; KR20040008197A; CN1522445A; TW574708B; EP1433179A1; CN100345213C

Abstract

감지 증폭기(51)가 설정될 때, 트루 비트라인(BT0) 및 기준 비트라인(BC0) 중 하나만을 고정된 전위, 예를 들어 그라운드로 유지함으로써 메모리 사이클 내에서 고속 기입을 하는 방법 및 시스템이 개시된다. 감지 증폭기(51)는, 메모리 셀에 데이터를 기입하기 위하여 트루 비트라인(BT0)과 기준 비트라인(BC0)간의 작은 전압 차이를 소정의 하이 및 로우 전압 레벨르 증폭한다. 이러한 방법으로, 기입은 메모리의 인접 비트라인 상의 데이터를 손상시키는 위험 없이 판독과 대략 동일한 시간으로 완료될 수 있다. 비트라인은, 감지 증폭기(51)에서 국지적인 프리챠지 장치를 사용하는 대신에, 비트스위치(T1)를 통하는 도전 경로에서 고정 전위로 프리챠지된다. 기입하기 위하여 비트스위치(T1) 및 기입 경로 트랜지스터(T3)는 트루 비트라인(BT0) 및 기준 비트라인(BC0) 중의 하나에 고정된 전위를 적용한다. 현재 기입되고 있지 않은 그러한 다른 메모리 셀 상의 비트스위치(T1)는 감지 증폭기를 설정할 때 그 메모리 셀에 연결된 비트라인을 고립시켜서, 기입되고 있지 않은 그러한 메모리 셀의 저장된 내용이 선택된 메모리 셀이 기입되는 때에 리프레시(다시 기입)된다.

비트라인, 워드라인, 프리챠지, 감지 증폭기, 팬 노드

Description

비트라인을 고정된 전위로 유지하여 메모리에 고속 기입을 하는 시스템 및 방법{SYSTEM AND METHOD FOR EARLY WRITE TO MEMORY BY HOLDING BITLINE AT FIXED POTENTIAL}

본 발명은 집적 회로 메모리에 관한 것으로, 특히 저장된 내용이 비트라인에 존재하는 작은 전압 신호로부터 감지되는 DRAM(dynamic random access memory)에 관한 것이다.

일반적으로 기존의 DRAM은 SRAM(static random access memory) 또는 ROM(read only memory) 보다 액세스하기에 더 느리다. 종래에, DRAM은 상대적으로 저렴한 가격과 적은 전력 손실로, 자기 또는 광 디스크 매체보다 더 빠르게 액세스하기 위하여 대용량의 데이터를 저장하는 독립된 집적 회로 칩(standalone independent integrated circuit chips)으로서 제조되어 왔다. 이에 비해, SRAM 및 ROM은 일반적으로 DRAM 보다 더 빠른 액세스를 제공하지만 흔히 가격 및 전력 손실이 더 높은데, 이는 이들 메모리 종류가, 저장된 데이터 비트 당 더 많은 소자 수를 요구하고 비용 및 밀도를 증가시키기 때문이다.

최근에, DRAM을 하나의 집적 회로, 예컨대 "시스템-온-칩(system on a chip)"의 여러 요소 중의 하나로서, 사용하는 것에 대한 관심이 증가하고 있는데, "시스템 온 칩"은 로직 또는 선형 회로 또는 다른 종류의 회로를 포함할 수도 있다. 그러한 DRAM 소자는 내장형(embedded) DRAM 또는 "EDRAM"이라고 불린다. 내장형 DRAM을 사용하는 목적은 빠른 액세스 시간을 갖지만 SRAM에 비하여 비용 및 전력 손실이 더 적고, 쉽게 재 기입이 가능한 잠재적으로 대용량의 저장 능력을 얻는 것을 포함한다. 기존의 DRAM의 문제점은, 메모리 셀의 데이터를 판독하거나 리프레시(refresh)하는 것보다 메모리 셀에 새로운 데이터를 기입하는 것이 더 오래 걸린다는 것이다. 이러한 문제점은 도 1 및 도 2를 참조하면 이해된다. 특히, 도 1은 종래 기술의 DRAM 메모리 셀이 판독되고 있을 때 활성화된 신호를 도시한다. 판독 동작(read operation)은 워드라인 전압(wordline voltage)(10)이 영 입력 값(quiescent value)(이 경우에는, 약 -0.4volts)으로부터, 메모리 셀의 액세스 트랜지스터를 도전(conduct)하게 하는 활성 값으로 상승함으로써 시작된다. 그 후 메모리 셀의 커패시터에 의하여 저장된 전하(charge)는 비트라인(bitline) 상의 트랜지스터를 통하여 감지 증폭기(sense amplifier)로 흐르기 시작한다. 감지 증폭기에서, 비트라인 BT 상의 전압(12)과 판독 중인 메모리 셀에 연결되지 않은 기준 비트라인(reference bitline) BC 상의 전압(14) 사이에 작은 전압 차이 신호(11)가 발생한다. 감지 증폭기는 메모리 셀에 데이터를 저장하거나 메모리 셀로부터 데이터를 전송하기 위하여 작은 스윙(swing), 예를 들어 비트라인 BT와 기준 비트라인 BC간의 "아날로그" 신호를 최대 스윙 로직 레벨 신호(full swing logic level signal)로 변환하는 기능을 한다. 작은 전압 신호(11)가 나타난 후에, 감지 증폭기는 신호 SETP(16)를 통하여 설정, 즉 트리거(trigger)되어 작은 전압 신호(11)를 최대 스윙 로직 레벨로 증폭한다. 이로 인하여 비트라인 전압(12) 및 기준 비트라인 전압(14)은 초기의 작은 전압 차이로부터 각각 소정의 하이(high) 로직 레벨 및 소정의 로우(low) 로직 레벨, 이 경우에는 약 1.2V 및 0.0V로 각각 분리된다. 메모리 셀에 저장된 전압은 곡선(18)에 의하여 도 1에 도시되어 있다.

이에 비해, 종래의 DRAM의 일부 기입 동작(write operation)은 판독 동작보다 수행하는데 더 오래 걸린다. 도 2를 참조하면, 현재 로우 로직 레벨, 즉 "0"을 저장하고 있는 메모리 셀에 하이 로직 레벨, 즉 "1"을 기입하는 동작은 "Read_0_Modify_Write_1"이라고 알려져 있다. 이 기입 동작은 "0"을 포함하고 있는 메모리 셀을 판독하고 그 후 메모리 셀이 반대 값 "1"을 저장하도록 함으로써 시작한다. 초기의 판독 단계는 인접 비트라인 상의 메모리 셀에 저장된 내용이 손상되는 것을 막기 위하여 필요하다. 하나의 메모리 셀이 "0" 상태로부터 "1"로 재기입(rewritten)되고 있는 동안, 동일한 워드라인에 의하여 액세스되는 다른 비트라인 상의 메모리 셀은 판독되고 이미 저장하고 있는 동일한 데이터로 "재 기입(written back)"된다.

도 2에 도시된 바와 같이, read_modify_write 동작은 판독 동작과 동일하게, 워드라인 전압(10)이 영 입력 값으로부터 활성 값으로 상승함으로써 시작한다. 그 후 메모리 셀의 커패시터에 의하여 저장된 전하는 비트라인 상의 트랜지스터를 통하여 감지 증폭기로 흐르기 시작하는데, 작은 전압 차이 신호(21)가 비트라인 BT 상의 전압(22)과 기입되고 있는 메모리 셀에 연결되지 않은 기준 비트라인 BC 상의 전압(20)간에 발생한다. 작은 전압 신호(21)가 나타난 후에, 신호 SETP(16)는 감 지 증폭기를 설정하는데, 이로 인하여 작은 전압 신호(21)가 메모리 셀에 저장된 원래의 "0" 값 데이터를 반영하는 기준 비트라인 BC 및 비트라인 BT 상의 소정의 하이 및 로우 로직 레벨로 각각 증폭된다.

도 2에 도시된 종래 기술의 DRAM 동작에서, 비트라인 BT 및 기준 비트라인 BC 상의 전압(22, 20)은 감지 증폭기가 설정된 후에만 새로운 레벨로 강제된다. 감지 증폭기가 설정된 후에, 전압(20, 22)은 각각 하이 및 로우 로직 레벨로 거의 완전하게 나아간다. 그 후, 비트라인 및 기준 비트라인 전압은 기입 동작에 의하여 요구되는 바와 같이 반대 레벨에 도달하기 위하여 경로를 역으로 한다. 기입을 하기 전에 초기 판독을 수행하는데 요구되는 시간으로 인하여 판독 동작의 경우보다 메모리 셀의 전압(24)을 상승시키는데 더 오래 걸린다. 도 1에 도시된 판독 동작과 비교하여, read_modify_write 동작에서, 메모리 셀 전압은 최종 값의 90%까지 상승하기 위하여 판독 동작에서 보다 약 30% 더 걸리는데, 이는 도 1의 간격 t0 - t1을 도 2의 t0' - t1'과 비교해 보면 명백하다.

지금까지, read_modify_write 동작을 수행하는데 더 오랜 시간이 걸리는 것은 용인될 수 있다고 간주되어 왔다. 이는 비트라인 신호 레벨을 너무 빨리 새로운 값으로 강제하는 것은 기입되고 있는 비트라인과 인접 비트라인간의 라인 노이즈 커플링(line noise coupling)으로 인하여 다른 메모리 셀의 데이터를 잠재적으로 손상시킬 수 있기 때문이다. 지금까지, 인접 비트라인에 의하여 액세스되는 메모리 셀의 데이터를 손상시키는 위험 없이 메모리 셀에 새로운 값을 빨리 기입하는 방법은 없었다.

따라서, 본 발명의 목적 중에서, 서로 선택적으로 또는 다른 목적과 함께 동작할 수 있는 각각의 목적은 아래와 같다.

본 발명의 목적은 판독 동작만큼 작은 시간내에 메모리 셀에 기입 동작을 수행하는 것이다.

본 발명의 다른 목적은 인접 비트라인에 의하여 액세스되는 메모리 셀의 데이터를 손상시키는 위험 없이 메모리 셀에 기입 동작을 고속으로 수행하는 것이다.

본 발명의 또 다른 목적은 프리챠지(precharge)가 주 감지 증폭기에 연결된 비트스위치(bitswitch)를 통하여 도전 경로(conduction path)에서 수행되는 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 트루 비트라인(true bitline) 및 기준 비트라인(reference bitline) 중 하나만을 고정된 전위(potential)로 유지하고, 메모리 셀에 데이터를 저장하기 위하여 트루 및 기준 비트라인간의 작은 전압 차이를 소정의 하이 및 로우 로직 레벨로 증폭하도록 감지 증폭기를 설정함으로써 기입 동작을 수행하는 것이다.

따라서, 본 발명의 태양에 따르면, 트루 및 기준 비트라인간의 작은 전압 차이를 소정의 하이 전압 및 소정의 로우 전압으로 증폭하도록 된 감지 증폭기가 설정되면, 트루 비트라인 및 기준 비트라인 중 하나만을 고정된 전위로 유지하는 비트스위치에 의하여 메모리 셀에 데이터를 기입하도록 된, 메모리를 포함하는 집적 회로가 제공된다. 이어서 트루 비트라인은 소정의 하이 전압 및 소정의 로우 전압 중 하나를 가지고, 그 전압은 데이터를 기입하기 위하여 메모시 셀로 전송된다.

본 발명의 더 바람직한 태양에 있어서, 기입되고 있는 메모리 셀 및 다른 메모리 셀은 워드라인에 의하여 액세스된다. 현재 기입되고 있지 않은 다른 메모리 셀 상의 비트스위치는, 그 메모리 셀들에 연결된 트루 및 기준 비트라인에 연결된 감지 증폭기가 설정되면, 이들 비트라인을 고립시킴으로써, 기입되고 있지 않은 메모리 셀의 저장된 내용이 선택 메모리 셀의 기입 시에 리프레시 되도록 한다.

도 1 및 도 2는 각각 종래 기술의 판독 및 read_modify_write 동작을 도시하는 타이밍 도.

도 3 및 도 4는 본 발명의 바람직한 실시예의 회로를 도시하는 도면.

도 5는 본 발명의 바람직한 실시예의 기입 및 판독 동작을 도시하는 타이밍 도.

본 발명은, 감지 증폭기가 설정될 때, 트루 비트라인 및 기준 비트라인 중 하나만을, 즉 상보성 비트라인(complementary bitline)을 고정된 전위, 예를 들어 그라운드(ground)로 유지함으로써 메모리 셀에 데이터를 기입하는 시스템 및 방법을 제공한다. 즉, 본 방법의 순차적인 단계에서, 트루 비트라인 및 기준 비트라인은 고정된 전위로 프리챠지된다. 그 후, 기입하기 위하여, 트루 비트라인 및 기준 비트라인 중 하나가 고정된 전위로 유지된다. 워드라인이 활성화된 후에, 작은 전압 차이가 트루 및 기준 비트라인간에 나타난다. 그 후, 감지 증폭기가 설정되어 서 작은 전압 차이를 트루 비트라인 및 기준 비트라인 중의 하나 상의 소정의 하이 전압(Vdd)과 다른 비트라인 상의 소정의 로우 전압(그라운드)인 최대 스윙으로 증폭한다. 메모리 셀은 트루 비트라인에 존재하는 하이 전압 또는 로우 전압을 저장함으로써 기입된다.

또한 본 발명은 주 감지 증폭기에 위치한 프리챠지 장치를 사용하지 않으면서 트루 및 기준 비트라인을 프리챠지하는 신규한 방법을 제공한다. 대신, 프리챠지는, 장치가 그라운드와 같은 프리챠지 전위에 연결될 때 팬-인 배치(fan-in arrangement)에 연결된 비트스위치를 "온" 시킴으로써 수행된다. 그러므로, 비트스위치는 비트라인을 프리챠지하는 도전 경로를 제공한다.

트루 및 기준 비트라인이 초기에 그라운드로 프리챠지되는 이러한 시스템에 있어서, 로우 전압 레벨(그라운드)은 아래의 방식으로 "0"으로서 메모리 셀에 저장된다. 워드라인은 활성화된다. 예를 들어 Vdd/2 전압이 저장된 기준 셀로부터 전하를 이동시킴으로써 상기 그라운드 기준 전위가 기준 비트라인에 나타나는 동안에, 트루 비트라인은 그라운드로 유지된다. 그 후, 감지 증폭기가 설정되어서 작은 전압 차이를 트루 비트라인 상의 소정의 로우 전압, 즉 그라운드, 및 기준 비트라인 상의 소정의 하이 전압(Vdd)인 최대 스윙 신호로 증폭한다. 메모리 셀은 "0"을 기입하기 위하여 트루 비트라인에 존재하는 로우 전압으로 기입된다.

판독 동작에서, 트루 비트라인 및 기준 비트라인은 초기에 그라운드로 프리챠지된다. 워드라인은 활성화되고, 메모리 셀로부터 트루 비트라인 상으로의 전하 이동 및 기준 비트라인 상에 나타나는 기준 전위에 기초하여 작은 전압 차이 신호 가 트루 및 기준 비트라인 상에서 발생한다. 기준 전위는, 예를 들어 Vdd/2와 같은 중간 전압을 저장하는 기준 셀로부터 기준 비트라인 상으로 전하를 이동시킴으로써, 기준 비트라인 상에 제공된다. 그 후 감지 증폭기가 설정되어서 작은 전압 차이 신호를 트루 비트라인 및 기준 비트라인 중의 하나 상의 소정의 하이 전압(Vdd)과 다른 비트라인의 소정의 로우 전압(그라운드)인 최대 스윙 신호로 증폭한다.

아래에서 설명된 실시예에서, 기입 동작 동안, 비트스위치 쌍(bitswitch pair)은, 감지 증폭기를 설정할 때 복수의 쌍, 예를 들어 네 개의 쌍 중에서 어떤 쌍이 트루 비트라인 및 기준 비트라인 중 하나를 고정된 전위로 고정시키는지를 제어한다. 도 3은 256 광폭 I/O 경로(wide I/O path)가 원-오브-포 팬-인 배치(one-of-four fan-in arrangement)에 의하여 1024개의 주 감지 증폭기로부터 제공되는 메모리 어레이와 관련된 입출력 회로의 블록도이다. 도 3을 참조하면, 네 개의 주 감지 증폭기의 각각의 그룹(50)에서 "온"/"오프" 신호 BXP<0:3>에 의하여 동작되는 비트스위치는 트루 비트라인 및 기준 비트라인 상의 판독 동작 동안 주 감지 증폭기 그룹(50)으로부터 판독 버퍼(60)로의 신호 흐름을 제어한다. 또한 비트스위치는, 트루 비트라인 및 기준 비트라인 중의 하나에 고정된 전위, 예를 들어 그라운드로의 도전 경로를 제공함으로써, 기입 동작 동안 네 개의 비트라인 쌍 중에서 어떤 쌍이 기입되는지를 선택하며, 이는 주 감지 증폭기가 설정될 때 고정된 전위가 주 감지 증폭기에 존재하도록 한다. 각각의 판독 버퍼(60)는, 비트스위치의 네 개의 쌍에 의하여 그룹(50)의 네 개의 트루 비트라인 중 하나 및 네 개의 기준 비트 라인 중 하나에 각각 연결된 한 개의 트루 팬 노드(true fan node) 및 한 개의 상보성 팬 노드(complement fan node)를 포함하고 있다. 비트스위치 중 각각의 네 개의 쌍에 대하여, 한 쌍은 신호 BXP<0;3>에 의하여 한번에 "온" 되어 기입 동작 동안 트루 비트라인 및 기준 비트라인 상으로의 신호 흐름을 허용하고, 판독 동작 동안 트루 비트라인 및 기준 비트라인으로부터 판독 버퍼로의 신호 흐름을 허용한다. 제어 블록(56)은 입력 READ, EQN, WRITE0N 및 WRITE1N에 기초하여 판독 및 기입 동작을 제어하기 위하여 주 감지 증폭기 그룹(50)과 판독 버퍼(60)간에 제공된다.

도 3 및 도 4는 그룹(50)의 네 개의 주 감지 증폭기 중 단지 하나로부터 판독된 데이터가 하나의 판독 동작에서 판독 버퍼(60)로 제공되는 원-오브-포 팬-인 배치에 기초한다. 당업자는, 사소한 변형으로 특정 설계에 대하여 바라는 대로, 2048개의 주 감지 증폭기를 사용하여 256 광폭 I/O 경로를 위한 원-오브-에이트 팬-인 배치(one-of-eight fan-in arrangement)를 만들고, 주 감지 증폭기의 수를 각각의 팬-인 노드로 증가시키거나 감소시킬 수 있다는 것을 이해할 것이다. 또한 I/O 경로의 폭은 단순한 설계 선택상의 문제이고, 256 비트 폭으로 도면에 도시된 것은 단지 예시적이라는 것을 이해할 것이다. 또한 선택적인 배치에서, 판독 버퍼(60)가 상위 및 하위 서브 어레이간에 공유될 수 있는 방식을 이해할 것이다. 상위 서브 어레이를 위한 입력 출력 회로만이 도 3에 도시되어 있다.

도 4는 주 감지 증폭기(51, 52, 53, 54); BT0, BC0와, BT1, BC1와, BT2, BC2와, BT3, BC3로서 각각 주 감지 증폭기에 연결된 트루 비트라인 및 기준 비트라인 의 네 개의 쌍; 도시된 바와 같이 각각의 비트라인 쌍에 연결되고 신호 BXP0..3에 의하여 동작되는 비트스위치 쌍 T1 및, 판독 버퍼(60)를 도시하는 도면이다. 제어 블록(56)은, READ 신호가 하이로 되면 "온"되어 판독 동작 동안 각각 두 개의 비트라인 쌍과 트루 팬 노드 FT 및 상보성 팬 노드 FC의 한 쌍간에서 도전 경로를 제공하는 트랜지스터 T2를 포함한다. 또한 제어 블록(56)은, 기입 경로 트랜지스터 T3를 포함하는데, 비트라인들 중 임의의 쌍, 예를 들어 BT0, BC0에 기입할 때 이들 트랜지스터 중 하나만이 "온"된다. 기입 동작 동안, 기입 경로 트랜지스터 T3는 트루 비트라인과 기준 비트라인 중 선택된 하나에만 고정된 전위로의 도전 경로를 제공한다. 프리챠지 동작 동안, 비트스위치 T1 뿐만 아니라, 각각의 쌍의 기입 경로 트랜지스터 T3는 고정된 전위로 비트라인을 프리챠지하기 위하여 둘 다 "온"된다. 기입 동작 동안 특정 주 감지 증폭기 그룹(50)을 마스크(mask)하는 것이 소망된다면, 기입 마스크는 두 개의 기입 경로 트랜지스터 T3를 "오프" 시킴으로써 수행된다. 도 4에 도시된 바와 같이, 고정된 전위는 그라운드이다. 그러나, 아래에서 더 상세하게 설명되는 바와 같이, 선택적인 배치에서, 고정된 전위는 Vdd일 수 있는데, 이는 하이 로직 레벨 또는 "1"이 메모리에 기입되는 소정의 하이 전압이다.

두 쌍의 비트라인, 예를 들어 BT0..BT1은 중간의 팬 노드 FT01, FC01으로 도전적으로 연결되어서, 각각의 판독 경로 트랜지스터 T2 및 각각의 기입 경로 트랜지스터 T3는 두 개의 트루 비트라인 또는 두 개의 기준 비트라인을 위한 공유된 도전 경로를 제공한다. 두 개의 다른 쌍 BT2..BT3은 동일한 구성으로 중간의 팬 노 드 FT23, FC23으로 도전적으로 연결된다. 이러한 공유에 의하여, 제어 블록(56)의 장치 수는 감소된다.

기입 신호 제어는 기입 경로 트랜지스터 T3에 "온"/"오프" 신호를 제공하는 NAND 게이트(70, 72)에 의하여 제공된다. "0"이 비트라인 BT0에 의하여 액세스되는 메모리 셀에 기입될 경우, T3 트랜지스터(74)는 NAND(72)에서 로우로 되는 WRITE0N 펄스에 의하여 "온" 된다. 이 신호는, 비트스위치 쌍(트랜지스터 T1)이 BXP0 신호에 의하여 "온" 되면 BT0를 그라운드하여, 감지 증폭기가 설정될 때, BT0는 그라운드로 유지되고 BC0는 소정의 하이 전압, 즉 Vdd로 구동된다. "1"이 비트라인 BT0에 의하여 액세스되는 메모리 셀에 기입될 경우, T3 트랜지스터는 NAND(70)에서 로우로 되는 WRITE1N 펄스에 의하여 "온" 된다. 이 동작은, 비트스위치 쌍(트랜지스터 T1)이 BXP0 신호에 의하여 "온" 되면 BC0를 그라운드하여, 감지 증폭기가 설정될 때, BC0는 그라운드로 유지되고 BT0는 소정의 하이 전압, 즉 Vdd로 구동된다.

또한 NAND 게이트(70, 72) 및 기입 경로 트랜지스터 T3는 프리챠지 동작을 제어한다. 이 실시예에서, 모든 비트라인 및 중간의 팬 노드는 그라운드로 프리챠지된다. 프리챠지 동안, 비트스위치 신호 BXP0..3가 T1 비트스위치를 "온" 시키고, 로우로 되는 동등화 신호(equalization signal) EQN가 NAND 게이트(70, 72)를 통하여 전송되어 모든 T3 트랜지스터를 "온" 시킴으로써, 중간의 팬 노드 및 비트라인을 그라운드로 방전한다. 이러한 방법으로, 프리챠지 장치는 감지 증폭기(51..54)에 국지적으로 위치될 필요가 없고, 동일한 트랜지스터 T3가 프리챠 지 및 기입 데이터 제어를 위하여 사용된다.

판독 버퍼(60)는 신호 LBRESTN의 인가 시에 팬 노드 FT 및 FC를 Vdd로 프리챠지하는 장치(78)를 포함한다. 한 쌍의 상호 연결된 장치(cross-coupled devices)(80), 바람직하게는 도시된 바와 같은 PFET는 각각의 소정의 하이 및 로우 전압으로 팬 노드 FT 및 FC 상의 전압을 구별하고 유지하도록 동작한다. 판독 동작에 의한 데이터는 단말 PDOT에서 팬 노드로부터 출력된다.

도 5를 참조하면, 동작은 다음과 같다. 기입 동작의 개시 시에, 비트라인 및 중간의 팬 노드는 BXP0..3 신호를 하이로하고 EQN 신호를 로우로 하여 T1 비트스위치를 "온" 시킴으로써 그라운드로 프리챠지된다. T3 트랜지스터가 "온" 됨으로써, 중간의 팬 노드 및 비트라인을 그라운드로 프리챠지한다. 프리챠지 후에, EQN은 다시 하이로 된다.

트루 비트라인 BT0에 의하여 액세스되는 메모리 셀에 "0"을 기입하는 것은 아래와 같이 수행된다. 기입 제어 신호 WRITE0N은 NAND 게이트(72)에서 로우로 되어, T3 기입 경로 트랜지스터(74)만을 그라운드로 "온" 시킨다. 이 예에서, 신호 LWE(low write enable)는 NAND 게이트(72)의 출력을 나타낸다. 하이일 때 LWE는 T3 트랜지스터를 "온" 시킨다. BXP0에 의하여 제어되는 T1 비트스위치의 쌍은 "온"으로 남아 있는 반면에, 다른 비트스위치 BXP1..BXP3는 "오프" 되어서, 트루 비트라인 BT0만이 그라운드로 유지된다.

워드라인은 WL이 하이로 됨으로써 활성화되어, 트루 비트라인 BT0를 메모리 어레이에 연결한다. 이 때에, 기준 비트라인 BC0에는 또한 그라운드 보다 큰 기준 전위가 제공된다. 바람직하게는 이것은 기준 셀에 저장된 Vdd/2 전압으로부터 제공되는데, 기준 셀은 어레이 워드라인과 동일한 시간에 활성화된 기준 워드라인에 의하여 액세스된다. 작은 전압 차이(90)가 비트라인 BT0와 BC0 간에 발생한다. 그 후 주 감지 증폭기(51)는 신호 SETP가 하이로 됨으로써 설정된다. 비트라인 BT0가 그라운드로 유지된 때부터, BC0 상의 신호는 소정의 하이 전압 Vdd로 구동되는 반면에 BT0는 그라운드로 남아있다. BXP0에 의하여 제어되는 비트스위치 T1은 "온"으로 남아있는 반면에, 워드라인은 메모리 셀에 "0" 데이터와 같은 소정의 로우 전압, 즉 그라운드를 기입하기 위하여 활성화된 채로 남아 있다. 기입 동작의 끝에서, 워드라인 활성화 전압 WL은, SETP가 감지 증폭기를 리셋시키기 위하여 하강함에 다시 하강한다.

이것이 비트라인 BT0에 의하여 액세스되는 메모리 셀 0에 "1"을 기입하는 동작이었다면, WRITE0N은 하이로 남아 있었을 것이고, 대신 로우로 되는 WRITE1N 펄스가 제공되었을 것이다. 그 후 NAND(70) 및 (이제 "온" 된) T3 트랜지스터(76)는 기준 비트라인 BC0를 그라운드로 고정한다. 워드라인 활성화(WL이 하이로 됨) 후에, 감지 증폭기는 SETP에 의하여 설정될 것이고, BC0 상의 전압은 그라운드로 고정한 채 남아있을 것이다. 트루 비트라인 BT0 상의 전압은 주 감지 증폭기(51)에 의하여 소정의 하이 전압 Vdd로 구동될 것이다. 소정의 하이 전압은 트루 비트라인 BT0의 하이 전압으로부터 "1"로서 메모리 셀에 저장될 것이다. 그 후 SETP 및 WL은 다시 떨어지고, 기입 동작을 마칠 것이다.

다음에, 도 5에 도시된 바와 같이, 그 후, 비트라인 및 중간의 팬 노드를 트 랜지스터 T3를 통하여 그라운드로 방전하기 위하여 비트스위치 T1은 BXP0..3이 하이로 되고 EQN이 로우로 되어 "온" 되면서 이전과 동일한 방식에 의해 그라운드로의 프리챠지가 수행된다.

하나의 비트라인, 예를 들어 비트라인 BT0 상의 기입 동작은 동일한 활성화된 워드라인에 연결된 다른 비트라인 상의 리프레시(라이트백(writeback)) 동작과 동시에 그리고 리프레시 동작만큼 작은 시간 내에 발생한다는 것이 상술한 내용으로부터 이해될 것이다. 비트라인 BT0..BT3은 동일한 워드라인에 의하여 모두 액세스되는 메모리 셀에 연결된다. 비트라인 BT0 상의 특정 메모리 셀 0이 새로운 데이터로 기입되고 있으면, 다른 비트라인 BT1..BT3 상의 메모리 셀의 데이터는 리프레시, 즉 다시 기입된다. 워드라인이 (WL이 하이로 됨으로써) 활성화되면, 그 워드라인에 접속된 모든 메모리 셀에 저장된 전하는 비트라인을 통해 감지 증폭기로 흐른다. 따라서, 워드라인 활성화 시에, 저장된 데이터를 나타내는 신호는 각각 비트라인 BT0..BT3 상의 메모리 셀로부터 주 감지 증폭기로 이동한다.

이러한 보통의 기입 동작에서, BXP0 비트스위치 쌍만이 그 때에 "온" 되기 때문에, 비트라인 BT0 상의 메모리 셀만이 기입된다. 비트라인 BT1..BT3의 메모리 셀은 기입되지 않는 대신에, 재 기입되는데, 이는 BXP1..BXP3 비트스위치 쌍이 이 때 "오프"이기 때문이다. 그러므로, BXP1..BXP3 비트스위치는, 다른 비트라인, 예를 들어 BT0 상의 데이터가 기입되는 경우에 각각의 그룹(50)의 각각의 경우(도 3)에 있어서 비트라인 쌍 BT1, BC1 등을 고립시킨다. 이러한 방법으로, 주 감지 증폭기(52..54)는 이것에 연결된 비트라인으로부터 저장된 데이터 신호를 수신하고, 소정의 하이 및 로우 로직 레벨로 데이터 신호를 재생성하는데, 이들 레벨은 메모리 셀에 다시 저장된다(라이트백 기능).

상술한 내용으로부터, 비트스위치가 상이하게 제어되면, 본 발명에 의하여 새로운 기능이 가능해진다는 것이 이해될 것이다. 기입 동작 동안 한 번에 두 개 이상의 비트스위치 쌍을 "온" 시킴으로써, 본 발명은 주 감지 증폭기 그룹(50)에 의하여 액세스되는 두 개 이상의 메모리 셀에 동시에 동일한 데이터를 "블록 기입(block write)"하는 방법을 제공하여, 동일한 워드라인 상의 메모리 셀에 기입하기 위하여 요구되는 기입 동작의 수를 감소시킨다. 이는 반복 패턴을 빨리 기입하거나 메모리에 소거 기능(blanking function)을 수행하기 위하여 소망된다.

다음에, 메모리 셀 0으로부터의 판독 동작은 트루 비트라인 BT0 및 기준 비트라인 BC0를 사용하여 수행된다. 비트라인 BT0 및 BC0 상의 T1 비트스위치를 "온"으로 유지하기 위하여 프리챠지 후에 신호 BXP0만이 하이로 남는 반면에, 다른 비트스위치 쌍이 BXP1..3이 로우로 됨으로써 "오프"로 된다. 워드라인은 WL이 하이로 됨으로써 활성화되고 작은 전압 차이 신호(92)가 트루 비트라인 BT0과 기준 비트라인 BC0간에 발생한다. 그 후 주 감지 증폭기(51)는 신호 SETP가 하이로 됨으로써 설정되어서, BT0 및 BC0 상의 전압을 각각 소정의 로우 및 하이 전압, 그라운드 및 Vdd로 구별한다. 주 감지 증폭기(이 경우에는 51)가 전압 차이(92)를 증폭하고 있으면 판독 경로 트랜지스터 T2는 "오프"로 유지된다. 이것은, 주 감지 증폭기에 대한 로딩(loading)과, 트랜지스터 T2가 오프가 아닐 경우 그룹(50)의 비트라인 쌍의 추가적인 커패시턴스 및 판독 버퍼(60)로부터 발생하는 전위 신호 저 하를 최소화한다. 신호 증폭 후에, BT0 및 BC0 상의 전압이 구별되면서, 하이로 되는 READ 신호는 판독 경로 트랜지스터 T2를 "온" 시켜서, BT0와 FT간에, 그리고 BC0와 판독 버퍼(60)의 FC간에 비트라인 신호를 전달한다. 판독 버퍼(60)에서, 팬 노드 전압 FT 및 FC는 이제 비트라인 BT0 상의 메모리 셀 0으로부터 판독된 데이터를 나타낸다. 신호 전달은 팬 노드 FT 및 FC에서의 전압을 Vdd 및 그라운드의 각각으로 유지하도록 동작하는 상호 연결된 장치(80)에 의하여 보조된다. 데이터는 PDOT의 출력으로서 제공된다. 그러므로, 판독 동작은 완전하게 설명되었다.

당업자는, 비트라인이 그라운드 대신에 소정의 하이 전압, Vdd로 프리챠지되는 방법으로 도 3 내지 도 5를 참조하여 설명된 배치를 약간의 수정으로 변경할 수 있다는 것을 이해할 것이다. 그러한 수정된 배치에서, 트루 비트라인 및 기준 비트라인 중 하나는 기입 동작 동안 Vdd로 유지될 것이지만, 더 낮은 기준 전위는, 예를 들어 Vdd/2 전압이 저장된 기준 셀로부터 전하를 이동시킴으로써 기준 비트라인 상에 나타난다. 도 3 내지 도 5의 배치에 유사하게, 제어는 Vdd 프리챠지 후에 온 상태인 비트스위치를 통하여, 그리고 선택된 트루 비트라인 또는 기준 비트라인을 Vdd에 연결하는 기입 경로 트랜지스터를 통하여 영향을 받을 것이다.

예를 들어, "1"을 메모리 셀에 기입할 때, 트루 비트라인은, 비트스위치가 온 상태이고 기입 경로 트랜지스터가 활성화된 상태에서, Vdd로 유지된다. 작은 전압 차이가 트루 비트라인과 기준 비트라인간에 나타나며, 감지 증폭기가 설정되면, 트루 비트라인은 Vdd로 남아 있는 반면에, 기준 비트라인은 그라운드와 같은 소정의 로우 전압으로 구동된다. 그 후 메모리 셀은 트루 비트라인에 존재하는 소 정의 하이 전압 Vdd로 기입된다.

본 발명이 특정 바람직한 실시예를 참조하여 설명되었지만, 당업자는 첨부된 청구항에서 청구된 바와 같이 본 발명의 범위 및 취지를 벗어나지 않으면서 다수의 수정 및 향상이 이루어질 수 있다는 것을 이해할 것이다.

Claims

집적 회로에서 메모리 어레이의 메모리 셀에 데이터를 기입하는 방법으로서,

상기 메모리 셀은 그것에 연결된 워드라인(wordline) 및 트루 비트라인(true bitline)에 의하여 액세스되는 데이터를 저장하고, 상기 메모리 셀은 상기 트루 비트라인에 의하여 감지 증폭기(sense amplifier)에 연결되며, 상기 감지 증폭기는 상기 트루 비트라인과 기준 비트라인(reference bitline)간의 작은 전압 신호를 상기 트루 비트라인 및 상기 기준 비트라인 중의 하나 상의 소정의 하이 전압(high voltage)과 상기 트루 비트라인 및 상기 기준 비트라인 중의 다른 하나 상의 소정의 로우 전압(low voltage)인 최대 스윙(full swing) 신호로 차동화하고(differentiate), 상기 작은 전압 신호는 상기 최대 스윙 신호 보다 훨씬 더 작은 신호를 가지고, 상기 방법은,

작은 전압 신호가 상기 트루 비트라인 및 상기 기준 비트라인에 나타나도록, 상기 워드라인을 활성화하는 단계;

상기 작은 전압 신호를 차동화하기 위하여 상기 감지 증폭기를 설정하기 전에, 그리고 기입 입력에 응답하여, 상기 트루 비트라인 및 상기 기준 비트라인 중의 하나만을 그라운드하는 단계; 및

그 후 상기 감지 증폭기를 설정하는 단계 - 상기 트루 비트라인 및 상기 기준 비트라인 중의 어느 것이 그라운드되는지에 따라 결정된 값을 가지는 데이터가 상기 메모리 셀에 기입됨 -

를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 워드라인을 활성화하는 단계 후에, 그리고 판독 입력(read input)에 응답하여, 상기 트루 비트라인 및 상기 기준 비트라인을 고립시키는 단계와, 그 후 상기 감지 증폭기를 설정하는 단계를 더 포함하여, 저장된 데이터가 상기 메모리 셀로부터 판독되는 것을 특징으로 하는 방법.
제1항에 있어서,

상기 트루 비트라인 및 상기 기준 비트라인을 각각 제1 및 제2 비트스위치(bitswitch)에 의하여 트루 팬 노드(true fan node) 및 상보성 팬 노드(complement fan node)에 연결하는 단계를 더 포함하며,

상기 제1 및 상기 제2 비트스위치가 도전하는 동안 상기 트루 비트라인 및 상기 기준 비트라인 중의 상기 하나가, 상기 트루 팬 노드 및 상기 상보성 팬 노드 중의 대응하는 하나가 그라운드될 때, 그라운드되는 것을 특징으로 하는 방법.
제3항에 있어서, 상기 워드라인을 활성화하는 단계 전에, 상기 트루 팬 노드 및 상기 상보성 팬 노드를 그라운드로 프리챠지(precharge)하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 메모리 어레이는 제2 메모리 셀을 더 포함하고, 상기 제2 메모리 셀은 그것에 연결된 상기 워드라인 및 제2 트루 비트라인에 의하여 액세스되는 데이터를 저장하며, 상기 제2 메모리 셀은 상기 제2 트루 비트라인에 의하여 제2 감지 증폭기에 연결되고, 상기 제2 감지 증폭기는 상기 제2 트루 비트라인과 제2 기준 비트라인간의 작은 전압 신호를 상기 제2 트루 비트라인 및 상기 제2 기준 비트라인 중의 하나 상의 소정의 하이 전압과 상기 제2 트루 비트라인 및 상기 제2 기준 비트라인 중의 다른 하나 상의 소정의 로우 전압인 최대 스윙 신호로 차동화하며, 상기 작은 전압 신호는 상기 최대 스윙 신호보다 훨씬 더 작은 신호 스윙을 가지고, 상기 방법은,

상기 워드라인을 활성화하는 단계 후에, 상기 제2 트루 비트라인 및 상기 제2 기준 비트라인을 고립시키는 단계, 및 그 후 상기 제1 감지 증폭기와 동시에 상기 제2 감지 증폭기를 설정하는 단계를 더 포함하여, 상기 데이터가 제1 메모리 셀에 기입되는 동안 상기 제2 메모리 셀에 저장된 데이터가 리프레시(refresh)되는 것을 특징으로 하는 방법.
메모리 어레이를 가지는 형태의 집적 회로로서,

상기 메모리 어레이는 연결된 트루 비트라인 및 기준 비트라인을 가지는 메모리 셀을 포함하고, 상기 트루 비트라인과 상기 기준 비트라인에 연결된 감지 증폭기를 더 포함하고,

상기 감지 증폭기는, 상기 메모리 셀로의 그리고 상기 메모리 셀로부터의 전송을 위해, 상기 트루 비트라인과 상기 기준 비트라인간의 작은 전압 차를, 소정의 하이 전압과 소정의 로우 전압인 최대 스윙 신호로 증폭하고, 상기 최대 스윙 신호는 상기 작은 전압 차보다 훨씬 더 큰 전압 차를 가지고,

상기 집적 회로는, 작은 전압 차가 상기 트루 비트라인 및 상기 기준 비트라인간에 발생하는 동안, 기입 동작 중 상기 감지 증폭기에 의한 증폭 전에 상기 트루 비트라인 및 상기 기준 비트라인 중의 하나만을 고정된 전위로 유지하는 제1 및 제2 비트스위치를 더 포함하고,

상기 메모리 셀에 데이터를 기입하기 위해, 상기 감지 증폭기는 상기 작은 전압 차를 상기 최대 스윙 신호로 증폭하고,

상기 소정의 하이 전압과 상기 소정의 로우 전압 중 하나는 상기 트루 비트라인 상에 있고, 상기 소정의 하이 전압과 상기 소정의 로우 전압 중 다른 하나는 상기 기준 비트라인 상에 있는 것을 특징으로 하는 집적 회로.
제6항에 있어서, 판독 동작 동안, 상기 제1 비트스위치 및 상기 제2 비트스위치는 상기 트루 비트라인 및 상기 기준 비트라인을 고립시키며, 상기 감지 증폭기는 상기 메모리 셀에 저장된 데이터를 판독하기 위하여 상기 트루 비트라인과 상기 기준 비트라인간의 작은 전압 차이를 증폭시키는 집적 회로.
제7항에 있어서,

트루 팬 노드 및 상보성 팬 노드를 더 포함하고,

상기 트루 팬 노드 및 상기 상보성 팬 노드는, 상기 제1 비트스위치 및 상기 제2 비트스위치에 의해, 상기 트루 비트라인과 상기 기준 비트라인에 선택적으로 연결되어, 상기 메모리 셀로부터 판독된 또는 상기 메모리 셀에 기입될 데이터를 저장하고,

상기 제1 비트스위치는, 상기 트루 팬 노드가 상기 고정된 전위로 유지될 때, 도전함으로써 상기 트루 비트라인을 상기 고정된 전위로 유지하고,

상기 제2 비트스위치는, 상기 상보성 팬 노드가 고정된 전위로 유지되는 동안, 도전함으로써 상기 기준 비트라인을 상기 고정된 전위로 유지하는 집적 회로.
제8항에 있어서,

제1 및 제2 기입 제어 스위치를 더 포함하고,

상기 트루 팬 노드는, 상기 소정의 하이 전압을 상기 메모리 셀에 저장할 때, 상기 제1 기입 제어 스위치에 의하여 그라운드보다 큰 전압인 상기 고정된 전위로 선택적으로 유지되며,

상기 상보성 팬 노드는, 상기 소정의 로우 전압을 상기 메모리 셀에 저장할 때, 상기 제2 기입 제어 스위치에 의하여 상기 고정된 전위로 선택적으로 유지되는 집적 회로.
제9항에 있어서, 상기 제1 및 상기 제2 비트스위치는, 상기 제1 및 상기 제2 기입 제어 스위치가 상기 트루 팬 노드 및 상기 상보성 팬 노드를 상기 고정된 전위로 유지하는 동안, 도전함으로써 상기 트루 비트라인 및 상기 기준 비트라인을 상기 고정된 전위에 프리챠지하는 집적 회로.