JPH0917177A - シングル・エンド転送回路 - Google Patents
シングル・エンド転送回路Info
- Publication number
- JPH0917177A JPH0917177A JP8188860A JP18886096A JPH0917177A JP H0917177 A JPH0917177 A JP H0917177A JP 8188860 A JP8188860 A JP 8188860A JP 18886096 A JP18886096 A JP 18886096A JP H0917177 A JPH0917177 A JP H0917177A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cells
- static
- circuit
- single transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 スタティック・メモリとダイナミック・メモ
リの間でデータを転送する転送回路及び方法を提供す
る。 【解決手段】 スタティック・メモリは順次アクセス・
メモリ（ＳＡＭ）であり、ダイナミック・メモリはダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
ある。転送回路は、両方のメモリに選択的に結合される
単一転送線を備える。スタティック・メモリと単一転送
線は所定の電圧レベルにプリチャージまたは平衡させる
ことができる。データの転送は、メモリ・セルを単一転
送線に結合して、転送線の電圧が所定の電圧レベルから
変化し、次に他方のメモリ・セルに結合されるようにす
ることによって行われる。
リの間でデータを転送する転送回路及び方法を提供す
る。 【解決手段】 スタティック・メモリは順次アクセス・
メモリ（ＳＡＭ）であり、ダイナミック・メモリはダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で
ある。転送回路は、両方のメモリに選択的に結合される
単一転送線を備える。スタティック・メモリと単一転送
線は所定の電圧レベルにプリチャージまたは平衡させる
ことができる。データの転送は、メモリ・セルを単一転
送線に結合して、転送線の電圧が所定の電圧レベルから
変化し、次に他方のメモリ・セルに結合されるようにす
ることによって行われる。
Description
【０００１】
【発明の属する技術分野】本発明は一般には集積回路メ
モリに関し、具体的には本発明はスタティック・メモリ
とダイナミック・メモリとの間でのデータ転送に係わ
る。
モリに関し、具体的には本発明はスタティック・メモリ
とダイナミック・メモリとの間でのデータ転送に係わ
る。
【０００２】
【従来の技術】マルチポート・ランダム・アクセス・メ
モリ（ＲＡＭ）は、標準ＲＡＭよりも実質的に高速であ
り、ビデオ・システムにおける有効性のために一般にビ
デオ・ランダム・アクセス・メモリ（ＶＲＡＭ）と呼ば
れる。その最も単純な形態では、マルチポート・メモリ
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）とＤＲＡＭ制御装置と少なくとも１つの直列式メ
モリと直列式メモリ制御装置とを備える。各直列式メモ
リは、本質的にはＤＲＡＭからデータのブロックを受け
取って、シリアル・データ・ポートからデータを直列に
シフト出力することができる長いシフト・レジスタであ
る。各直列式メモリは、シリアル・ポートからＤＲＡＭ
にデータを直列にシフト転送することもできる。
モリ（ＲＡＭ）は、標準ＲＡＭよりも実質的に高速であ
り、ビデオ・システムにおける有効性のために一般にビ
デオ・ランダム・アクセス・メモリ（ＶＲＡＭ）と呼ば
れる。その最も単純な形態では、マルチポート・メモリ
は、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）とＤＲＡＭ制御装置と少なくとも１つの直列式メ
モリと直列式メモリ制御装置とを備える。各直列式メモ
リは、本質的にはＤＲＡＭからデータのブロックを受け
取って、シリアル・データ・ポートからデータを直列に
シフト出力することができる長いシフト・レジスタであ
る。各直列式メモリは、シリアル・ポートからＤＲＡＭ
にデータを直列にシフト転送することもできる。
【０００３】ＤＲＡＭは、複数のビット・レジスタをそ
れぞれの面が行と列とを有する複数の２次元面に記憶す
るダイナミック・アレイである。各ビット・レジスタは
各面内の同じ行アドレス及び列アドレスによって定義さ
れる。各直列式メモリは、ＤＲＡＭの各面の１つに関連
するビット・レジスタ行を有し、ＤＲＡＭの列がレジス
タ行のビットに対応するようになっている。
れぞれの面が行と列とを有する複数の２次元面に記憶す
るダイナミック・アレイである。各ビット・レジスタは
各面内の同じ行アドレス及び列アドレスによって定義さ
れる。各直列式メモリは、ＤＲＡＭの各面の１つに関連
するビット・レジスタ行を有し、ＤＲＡＭの列がレジス
タ行のビットに対応するようになっている。
【０００４】一般に、ＤＲＡＭと直列式メモリは、独立
して、または組み合わさって、データの内部転送を行う
ことができる。組み合わさって動作するとき、直列式メ
モリはＤＲＡＭの１つの行にアクセスすることができる
ように構成される。各行に５１２の列アドレスを有する
ＤＲＡＭにおいて、直列式メモリがＤＲＡＭの１つの行
のアドレス０〜５１１の読取りまたは書込みを行うこと
ができるものと仮定する。この構成によって、ＤＲＡＭ
と直列式メモリの間でデータの双方向内部転送と、各メ
モリへの独立アクセスの両方を行うことができる。
して、または組み合わさって、データの内部転送を行う
ことができる。組み合わさって動作するとき、直列式メ
モリはＤＲＡＭの１つの行にアクセスすることができる
ように構成される。各行に５１２の列アドレスを有する
ＤＲＡＭにおいて、直列式メモリがＤＲＡＭの１つの行
のアドレス０〜５１１の読取りまたは書込みを行うこと
ができるものと仮定する。この構成によって、ＤＲＡＭ
と直列式メモリの間でデータの双方向内部転送と、各メ
モリへの独立アクセスの両方を行うことができる。
【０００５】ＤＲＡＭは、個々のメモリ・セルの配列か
ら成る。一般に各メモリ・セルは、電荷を保持すること
ができるキャパシタと、キャパシタ電荷にアクセスする
アクセス・トランジスタとを備える。この電荷はデータ
・ビットと呼ばれ、高電圧または低電圧となることがで
きる。データは書込みモード時にメモリ・セルに格納し
たり、データ読取りモード時にメモリ・セルから取り出
したりすることができる。データはディジット線と呼ば
れる信号線で伝送することができる。ディジット線はス
イッチ装置として使用されるトランジスタを介して入出
力線に結合されている。格納されているデータの各ビッ
トについて、その真論理状態を入出力線で入手すること
ができ、その相補論理状態が入出力相補線で入手するこ
とができる。したがって、各メモリ・セルはディジット
線とディジット相補線の２本のディジット線を有する。
ら成る。一般に各メモリ・セルは、電荷を保持すること
ができるキャパシタと、キャパシタ電荷にアクセスする
アクセス・トランジスタとを備える。この電荷はデータ
・ビットと呼ばれ、高電圧または低電圧となることがで
きる。データは書込みモード時にメモリ・セルに格納し
たり、データ読取りモード時にメモリ・セルから取り出
したりすることができる。データはディジット線と呼ば
れる信号線で伝送することができる。ディジット線はス
イッチ装置として使用されるトランジスタを介して入出
力線に結合されている。格納されているデータの各ビッ
トについて、その真論理状態を入出力線で入手すること
ができ、その相補論理状態が入出力相補線で入手するこ
とができる。したがって、各メモリ・セルはディジット
線とディジット相補線の２本のディジット線を有する。
【０００６】一般に、メモリ・セルはアレイ状に配列さ
れ、各セルはアレイ内の場所を識別するアドレスを有す
る。アレイは、各交点にメモリ・セルを持つ交差行から
成る構成を備える。セルの読取りまたは書込みを行うに
は、対象となる特定のセルをアドレス指定しなければな
らない。メモリ・セルのアドレスは、行デコーダ及び列
デコーダへの入力信号によって表される。行デコーダ
は、行アドレスに応じてワード線をアクティブにする。
選択されたワード線は、選択されたワード線と交信する
各メモリ・セルのアクセス・トランジスタをアクティブ
にする。列デコーダは、列アドレスに応じて１対のディ
ジット線を選択する。読取り動作の場合、選択されたワ
ード線は所与の行アドレスのアクセス・トランジスタを
アクティブにし、そのディジット線対にデータがラッチ
される。
れ、各セルはアレイ内の場所を識別するアドレスを有す
る。アレイは、各交点にメモリ・セルを持つ交差行から
成る構成を備える。セルの読取りまたは書込みを行うに
は、対象となる特定のセルをアドレス指定しなければな
らない。メモリ・セルのアドレスは、行デコーダ及び列
デコーダへの入力信号によって表される。行デコーダ
は、行アドレスに応じてワード線をアクティブにする。
選択されたワード線は、選択されたワード線と交信する
各メモリ・セルのアクセス・トランジスタをアクティブ
にする。列デコーダは、列アドレスに応じて１対のディ
ジット線を選択する。読取り動作の場合、選択されたワ
ード線は所与の行アドレスのアクセス・トランジスタを
アクティブにし、そのディジット線対にデータがラッチ
される。
【０００７】前述のように、従来のダイナミック・メモ
リはデータを記憶するために集積回路内にキャパシタと
して製作されたメモリ・セルを使用する。すなわち、論
理「１」はキャパシタに電荷として格納され、論理
「０」の場合はキャパシタはディスチャージされる。デ
ィジット線対は、メモリ・セルとセンス増幅器の両方に
接続される。これらのセンス増幅器を使用してディジッ
ト線対上の微小な差分を検知し、ディジット線を駆動し
てメモリ・セルの読取りまたはメモリ・セルへの書込み
のために全電源レールにする。データが検知されると、
そのデータはディジット線対を介して直列式メモリに送
信することができる。
リはデータを記憶するために集積回路内にキャパシタと
して製作されたメモリ・セルを使用する。すなわち、論
理「１」はキャパシタに電荷として格納され、論理
「０」の場合はキャパシタはディスチャージされる。デ
ィジット線対は、メモリ・セルとセンス増幅器の両方に
接続される。これらのセンス増幅器を使用してディジッ
ト線対上の微小な差分を検知し、ディジット線を駆動し
てメモリ・セルの読取りまたはメモリ・セルへの書込み
のために全電源レールにする。データが検知されると、
そのデータはディジット線対を介して直列式メモリに送
信することができる。
【０００８】一般に、ＤＲＡＭから順次アクセス・メモ
リ（ＳＡＭ）などの直列式メモリにデータを転送するに
は、ＤＲＡＭに記憶されているデータが差分電圧として
検知され、次にメモリが２本の転送線を使用して互いに
接続される。ＳＡＭがＤＲＡＭから転送されるデータと
は異なるデータを記憶する場合、ＤＲＡＭはＳＡＭを上
書きしなければならない。この動作は時間がかかるだけ
でなく、かなりの電流量を必要とする。
リ（ＳＡＭ）などの直列式メモリにデータを転送するに
は、ＤＲＡＭに記憶されているデータが差分電圧として
検知され、次にメモリが２本の転送線を使用して互いに
接続される。ＳＡＭがＤＲＡＭから転送されるデータと
は異なるデータを記憶する場合、ＤＲＡＭはＳＡＭを上
書きしなければならない。この動作は時間がかかるだけ
でなく、かなりの電流量を必要とする。
【０００９】さらに、より多くの記憶可能性を有する集
積ダイナミック・メモリ回路を求める要求に応えるため
に、同じ集積回路ダイにより多くのメモリ・セルが収ま
るように個々のメモリ・セルのサイズが小型化されてい
る。しかし、ダイナミック・メモリ・セルに記憶されて
いるデータを検知するために使用されるセンス増幅器
は、センス増幅器をメモリ・セルに合わせてシングル・
ピッチにすることができるほど小型化されてはおらず、
特に効率化のためにセンス増幅器を共用する場合には、
センス増幅器対メモリ・アレイの複雑なレイアウトは避
けられない。複雑なレイアウトの結果、ＤＲＡＭとＳＡ
Ｍの間の転送回路を設けるために転送線対を収容するダ
イ面積を増やす必要がある。したがって、集積メモリ回
路で使用されるメモリ・セルの小型化されたサイズの効
率を十分に活かすことができない。ＤＲＡＭとＳＲＡＭ
の間でより少ない動作電流でデータを転送することがで
き、必要ダイ面積が少ない転送回路が必要である。
積ダイナミック・メモリ回路を求める要求に応えるため
に、同じ集積回路ダイにより多くのメモリ・セルが収ま
るように個々のメモリ・セルのサイズが小型化されてい
る。しかし、ダイナミック・メモリ・セルに記憶されて
いるデータを検知するために使用されるセンス増幅器
は、センス増幅器をメモリ・セルに合わせてシングル・
ピッチにすることができるほど小型化されてはおらず、
特に効率化のためにセンス増幅器を共用する場合には、
センス増幅器対メモリ・アレイの複雑なレイアウトは避
けられない。複雑なレイアウトの結果、ＤＲＡＭとＳＡ
Ｍの間の転送回路を設けるために転送線対を収容するダ
イ面積を増やす必要がある。したがって、集積メモリ回
路で使用されるメモリ・セルの小型化されたサイズの効
率を十分に活かすことができない。ＤＲＡＭとＳＲＡＭ
の間でより少ない動作電流でデータを転送することがで
き、必要ダイ面積が少ない転送回路が必要である。
【００１０】上記の理由及び、当業者が本明細書を読ん
で理解すれば明らかになる後述の他の理由により、当技
術分野では単一転送線を使用してスタティック・メモリ
とダイナミック・メモリの間でデータを転送する転送回
路及び転送方法が必要である。
で理解すれば明らかになる後述の他の理由により、当技
術分野では単一転送線を使用してスタティック・メモリ
とダイナミック・メモリの間でデータを転送する転送回
路及び転送方法が必要である。
【００１１】
【発明が解決しようとする課題】本発明によって、集積
メモリ回路における転送回路に関する上記の問題及びそ
の他の問題に対処する。これは、以下の明細を読んで考
察すれば理解されよう。単一転送線を使用してスタティ
ック・メモリとダイナミック・メモリの間でデータの読
取りと書込みを行う転送回路を有する集積メモリ回路に
ついて述べる。
メモリ回路における転送回路に関する上記の問題及びそ
の他の問題に対処する。これは、以下の明細を読んで考
察すれば理解されよう。単一転送線を使用してスタティ
ック・メモリとダイナミック・メモリの間でデータの読
取りと書込みを行う転送回路を有する集積メモリ回路に
ついて述べる。
【００１２】
【課題を解決するための手段】特に、本発明はダイナミ
ック・メモリ・セルを有するダイナミック・メモリ・ア
レイと、スタティック・メモリ・セルを有するスタティ
ック・メモリと、それぞれの単一転送線がダイナミック
・メモリ・セルとスタティック・メモリ・セルの間でデ
ータを転送する、スタティック・メモリとダイナミック
・メモリに結合された単一転送線とを備える集積メモリ
回路について述べる。このメモリ回路は、単一転送線を
所定の電圧レベルに荷電する、単一転送線に接続された
プリチャージ回路を備えることができる。
ック・メモリ・セルを有するダイナミック・メモリ・ア
レイと、スタティック・メモリ・セルを有するスタティ
ック・メモリと、それぞれの単一転送線がダイナミック
・メモリ・セルとスタティック・メモリ・セルの間でデ
ータを転送する、スタティック・メモリとダイナミック
・メモリに結合された単一転送線とを備える集積メモリ
回路について述べる。このメモリ回路は、単一転送線を
所定の電圧レベルに荷電する、単一転送線に接続された
プリチャージ回路を備えることができる。
【００１３】他の実施例では、メモリはスタティック・
メモリ・セルを単一転送線に選択的に結合する、スタテ
ィック・メモリと単一転送線の間に電子的に配置された
パス回路を備える。さらに、メモリ・セル・パス回路
は、ダイナミック・メモリ・セルを単一転送線に選択的
に結合するように、ダイナミック・メモリ・セルと単一
転送線の間に電子的に配置することができる。他の実施
例では、スタティック・メモリ・セルを所定の電圧レベ
ルに平衡させる、スタティック・メモリ・セルに接続さ
れたメモリ平衡回路を備える。
メモリ・セルを単一転送線に選択的に結合する、スタテ
ィック・メモリと単一転送線の間に電子的に配置された
パス回路を備える。さらに、メモリ・セル・パス回路
は、ダイナミック・メモリ・セルを単一転送線に選択的
に結合するように、ダイナミック・メモリ・セルと単一
転送線の間に電子的に配置することができる。他の実施
例では、スタティック・メモリ・セルを所定の電圧レベ
ルに平衡させる、スタティック・メモリ・セルに接続さ
れたメモリ平衡回路を備える。
【００１４】他の実施例では、スタティック・メモリ・
セルを有するスタティック・メモリを使用して、ダイナ
ミック・メモリ・セルを有するダイナミック・メモリ・
アレイからデータを読み取る方法を述べる。この方法
は、スタティック・メモリ・セルを所定の電圧レベルに
平衡させるステップと、単一転送線を所定の電圧レベル
にプリチャージするステップと、ダイナミック・メモリ
・セルのうちの１つをセンス増幅器に結合するステップ
とを含む。また、この方法は、センス増幅器を単一転送
線に選択的に結合するステップと、スタティック・メモ
リ・セルのうちの１つを単一転送線に選択的に結合する
ステップも含む。
セルを有するスタティック・メモリを使用して、ダイナ
ミック・メモリ・セルを有するダイナミック・メモリ・
アレイからデータを読み取る方法を述べる。この方法
は、スタティック・メモリ・セルを所定の電圧レベルに
平衡させるステップと、単一転送線を所定の電圧レベル
にプリチャージするステップと、ダイナミック・メモリ
・セルのうちの１つをセンス増幅器に結合するステップ
とを含む。また、この方法は、センス増幅器を単一転送
線に選択的に結合するステップと、スタティック・メモ
リ・セルのうちの１つを単一転送線に選択的に結合する
ステップも含む。
【００１５】スタティック・メモリ・セルを有するスタ
ティック・メモリからダイナミック・メモリ・セルを有
するダイナミック・メモリ・アレイに書込みを行う方法
を提供する。この方法は、スタティック・メモリ・セル
の１つに記憶されたデータを単一転送線に選択的に結合
するステップと、複数のダイナミック・メモリ・セルの
うちの１つに関連するセンス増幅器を等化するステップ
とを含む。また、この方法は、センス増幅器を単一転送
線に選択的に結合するステップと、ダイナミック・メモ
リ・セルの１つをセンス増幅器に選択的に結合するステ
ップと、センス増幅器をストローブして単一転送線上の
信号を検知し、増幅するステップとを含む。
ティック・メモリからダイナミック・メモリ・セルを有
するダイナミック・メモリ・アレイに書込みを行う方法
を提供する。この方法は、スタティック・メモリ・セル
の１つに記憶されたデータを単一転送線に選択的に結合
するステップと、複数のダイナミック・メモリ・セルの
うちの１つに関連するセンス増幅器を等化するステップ
とを含む。また、この方法は、センス増幅器を単一転送
線に選択的に結合するステップと、ダイナミック・メモ
リ・セルの１つをセンス増幅器に選択的に結合するステ
ップと、センス増幅器をストローブして単一転送線上の
信号を検知し、増幅するステップとを含む。
【００１６】
【発明の実施の形態】以下の好ましい実施例の詳細な説
明では、本明細書の一部を形成する添付図面を参照す
る。図では本発明を実施することができる特定の好まし
い実施態様が例として図示されている。これらの実施例
について、当業者が本発明を実施することができるよう
に詳述する。他の実施態様も使用でき、本発明の精神及
び範囲から逸脱することなく論理的、機械的、並びに電
気的変更を加えることができるものと理解すべきであ
る。したがって以下の詳細な説明は、限定的なものとと
るべきではなく、本発明の範囲は特許請求の範囲によっ
てのみ規定される。
明では、本明細書の一部を形成する添付図面を参照す
る。図では本発明を実施することができる特定の好まし
い実施態様が例として図示されている。これらの実施例
について、当業者が本発明を実施することができるよう
に詳述する。他の実施態様も使用でき、本発明の精神及
び範囲から逸脱することなく論理的、機械的、並びに電
気的変更を加えることができるものと理解すべきであ
る。したがって以下の詳細な説明は、限定的なものとと
るべきではなく、本発明の範囲は特許請求の範囲によっ
てのみ規定される。
【００１７】本発明は、電圧を使用して２つの２値論理
レベルを表す電気回路に関する。本明細書では、「ロ
ー」及び「ハイ」という語はそれぞれ、偽と真の２値論
理レベルを一般的に指す。信号は一般にハイのときにア
クティブとみなされるが、本出願において信号名の後に
星印（*）が付いている場合、または信号名の上に線が
付いている場合は、その信号が負論理または反転論理で
あることを示す。負論理または反転論理は、信号がロー
のときにアクティブとみなされる。
レベルを表す電気回路に関する。本明細書では、「ロ
ー」及び「ハイ」という語はそれぞれ、偽と真の２値論
理レベルを一般的に指す。信号は一般にハイのときにア
クティブとみなされるが、本出願において信号名の後に
星印（*）が付いている場合、または信号名の上に線が
付いている場合は、その信号が負論理または反転論理で
あることを示す。負論理または反転論理は、信号がロー
のときにアクティブとみなされる。
【００１８】図１に、本発明を組み込んだマルチポート
・メモリを図示する。このマルチポート・メモリは、本
発明の譲受人である米国アイダホ州ボイシのマイクロン
・テクノロジ−・インコーポレーテッド(Micron Techno
logy Inc., Boise, Idaho)が製造し、部品番号ＭＴ４２
Ｃ８２５６として市販されているＶＲＡＭと同様のもの
である。このメモリの詳細な説明は、Micron Semicondu
ctor, Inc. Data Book(1993)の２−１３９ページから２
−１７９ページに記載されている。
・メモリを図示する。このマルチポート・メモリは、本
発明の譲受人である米国アイダホ州ボイシのマイクロン
・テクノロジ−・インコーポレーテッド(Micron Techno
logy Inc., Boise, Idaho)が製造し、部品番号ＭＴ４２
Ｃ８２５６として市販されているＶＲＡＭと同様のもの
である。このメモリの詳細な説明は、Micron Semicondu
ctor, Inc. Data Book(1993)の２−１３９ページから２
−１７９ページに記載されている。
【００１９】ＤＲＡＭ１１０は、アドレス線Ａ０〜Ａ８
を含む入出力接続部を介してマイクロプロセッサ（図示
せず）がアクセス可能な５１２×５１２×８ビットのア
レイであり、行アドレス・ラッチ／バッファ１１２及び
行デコーダ１１４が、Ａ０〜Ａ８に供給される行アドレ
ス信号から行アドレスをデコードし、ＤＲＡＭのそれに
対応する行をアドレス指定する。同様に、列アドレス・
ラッチ／バッファ１１６及び列デコーダ１１８が、線Ａ
０〜Ａ８に供給される列アドレス信号から列アドレスを
デコードし、ＤＲＡＭの対応する列をアドレス指定す
る。ＤＲＡＭ１１０に記憶されているデータは、ＤＲＡ
Ｍ出力バッファ１２０を介して出力ＤＱ１〜ＤＱ８に転
送することができる。
を含む入出力接続部を介してマイクロプロセッサ（図示
せず）がアクセス可能な５１２×５１２×８ビットのア
レイであり、行アドレス・ラッチ／バッファ１１２及び
行デコーダ１１４が、Ａ０〜Ａ８に供給される行アドレ
ス信号から行アドレスをデコードし、ＤＲＡＭのそれに
対応する行をアドレス指定する。同様に、列アドレス・
ラッチ／バッファ１１６及び列デコーダ１１８が、線Ａ
０〜Ａ８に供給される列アドレス信号から列アドレスを
デコードし、ＤＲＡＭの対応する列をアドレス指定す
る。ＤＲＡＭ１１０に記憶されているデータは、ＤＲＡ
Ｍ出力バッファ１２０を介して出力ＤＱ１〜ＤＱ８に転
送することができる。
【００２０】２つの２５６×８ビット順次アクセスメモ
リであるＳＡＭ １２２及び１２４が独立したメモリと
して設けられ、データの内部転送のためにＤＲＡＭに接
続されている。ＳＡＭ１２２は、ＤＲＡＭ１１０列アド
レス０から２５５までに関する内部転送専用であり、Ｓ
ＡＭ１２４は所与の行の列アドレス２５６から５１１ま
でに関する内部転送専用である。ＤＲＡＭ１１０と、Ｓ
ＡＭ１２２及び１２４とは、前述のように内部データ転
送のために独立して、または限定された組合せで動作す
ることができる。転送制御回路１２６は、転送ゲート１
２８及び１３０を使用してＳＡＭとＤＲＡＭの間におけ
るデータの内部転送を制御する。ＳＡＭのアドレス場所
は、ＳＡＭアドレス・ラッチ／バッファ１３２と、ＳＡ
Ｍアドレス・カウンタ１３４と、ＳＡＭ場所デコーダ１
３６とを使用してアドレス線Ａ０〜Ａ８を介して制御さ
れる。ＳＡＭ順次出力は、ＳＡＭ出力バッファ１３８を
介して線ＳＤＱ１〜ＳＤＱ８に供給される。同様に、Ｓ
ＡＭへの順次入力はＳＡＭ入力バッファ１４０を介して
線ＳＤＱ１〜ＳＤＱ８で制御される。分割ＳＡＭ状況及
び制御回路１３７が転送制御回路１２６にＳＡＭ状況フ
ィードバックを送る。
リであるＳＡＭ １２２及び１２４が独立したメモリと
して設けられ、データの内部転送のためにＤＲＡＭに接
続されている。ＳＡＭ１２２は、ＤＲＡＭ１１０列アド
レス０から２５５までに関する内部転送専用であり、Ｓ
ＡＭ１２４は所与の行の列アドレス２５６から５１１ま
でに関する内部転送専用である。ＤＲＡＭ１１０と、Ｓ
ＡＭ１２２及び１２４とは、前述のように内部データ転
送のために独立して、または限定された組合せで動作す
ることができる。転送制御回路１２６は、転送ゲート１
２８及び１３０を使用してＳＡＭとＤＲＡＭの間におけ
るデータの内部転送を制御する。ＳＡＭのアドレス場所
は、ＳＡＭアドレス・ラッチ／バッファ１３２と、ＳＡ
Ｍアドレス・カウンタ１３４と、ＳＡＭ場所デコーダ１
３６とを使用してアドレス線Ａ０〜Ａ８を介して制御さ
れる。ＳＡＭ順次出力は、ＳＡＭ出力バッファ１３８を
介して線ＳＤＱ１〜ＳＤＱ８に供給される。同様に、Ｓ
ＡＭへの順次入力はＳＡＭ入力バッファ１４０を介して
線ＳＤＱ１〜ＳＤＱ８で制御される。分割ＳＡＭ状況及
び制御回路１３７が転送制御回路１２６にＳＡＭ状況フ
ィードバックを送る。
【００２１】タイミング発生及び制御論理回路１４４を
使用して、ＤＲＡＭ１１０の多くの使用可能な機能を制
御する。ＤＲＡＭデータ入力は、ＤＲＡＭ入力バッファ
１４６を介して線ＤＱ１〜ＤＱ８に供給される。ＭＵＸ
１５１がＤＱ入力線とカラー・レジスタ１５０を多重化
して書込み制御回路１５８に送る。ブロック書込み制御
論理回路１４８と、カラー・レジスタ１５０と、列マス
ク１５２とは、マルチポート・メモリのカスタム機能を
制御するために使用される。マスク書込み制御論理回路
１５４と、マスク・データ・レジスタ１５６と、書込み
制御論理１５８とはマスキング機能を制御するために使
用される。センス増幅器１６０は、ＤＲＡＭに記憶され
ているデータの検出と増幅に使用される。
使用して、ＤＲＡＭ１１０の多くの使用可能な機能を制
御する。ＤＲＡＭデータ入力は、ＤＲＡＭ入力バッファ
１４６を介して線ＤＱ１〜ＤＱ８に供給される。ＭＵＸ
１５１がＤＱ入力線とカラー・レジスタ１５０を多重化
して書込み制御回路１５８に送る。ブロック書込み制御
論理回路１４８と、カラー・レジスタ１５０と、列マス
ク１５２とは、マルチポート・メモリのカスタム機能を
制御するために使用される。マスク書込み制御論理回路
１５４と、マスク・データ・レジスタ１５６と、書込み
制御論理１５８とはマスキング機能を制御するために使
用される。センス増幅器１６０は、ＤＲＡＭに記憶され
ているデータの検出と増幅に使用される。
【００２２】本発明はマルチポート・メモリにおいて説
明されるが、ダイナミック・メモリ・アレイ及びスタテ
ィック・メモリを組み込んだメモリであればどのような
メモリでも、本発明の精神から逸脱することなく使用す
ることができることがわかるであろう。
明されるが、ダイナミック・メモリ・アレイ及びスタテ
ィック・メモリを組み込んだメモリであればどのような
メモリでも、本発明の精神から逸脱することなく使用す
ることができることがわかるであろう。
【００２３】入出力接続以下に、マイクロプロセッサと
交信するために使用されるマルチポート・メモリの入出
力接続について説明する。タイミング発生及び制御論理
回路１４４へのシリアル・クロック入力（ＳＣ）が、各
ＳＡＭメモリのＳＡＭアドレス・ラッチ／バッファ１３
２及びＳＡＭアドレス・カウンタ１３４にクロック入力
を供給する。転送イネーブル／出力イネーブル（ＴＲ*
／ＯＥ*)入力が、ＤＲＡＭとＳＡＭの間におけるデータ
の内部転送のために供給され、ＤＲＡＭの出力バッファ
１２０をイネーブルする。マスク・イネーブル／書込み
イネーブル（ＭＥ*／ＷＥ*)入力は、マスク書込み機能
を実行するために使用される。ＭＥ*／ＷＥ*は、ＤＲＡ
Ｍにアクセスするときに読取りまたは書込みサイクルを
選択するためにも使用することができ、これにはＳＡＭ
を使用する読取り転送または書込み転送も含まれる。シ
リアル・ポート・イネーブル（ＳＥ*）入力は、ＳＡＭ
入力・バッファ１４０及び出力バッファ１３８をイネー
ブルするために使用される。特殊機能選択入力（ＤＳ
Ｆ）は特定のアクセス・サイクルにどの特殊機能（ブロ
ック書込み、フラッシュ書込み、分割転送など）を使用
するかを指示するために使用する。行アドレス・ストロ
ーブ（ＲＡＳ*）入力は、９ビットの行アドレス・ビッ
トにクロック入力して、ＭＥ*／ＷＥ*、ＴＲ*／ＯＥ*、Ｄ
ＳＦ、ＳＥ*、ＣＡＳ*、並びにＤＱ入力をストローブする
ために使用される。標準マルチポート・メモリでは、Ｒ
ＡＳ*はマスタ・チップ・イネーブルとしても機能し、
ＤＲＡＭまたは転送機能の起動のために下がらなければ
ならない。列アドレス・ストローブ（ＣＡＳ*）入力
は、９ビットの列アドレス・ビットにクロック入力する
ために使用され、ブロック書込み機能のＤＳＦ入力のス
トローブとして使用される。
交信するために使用されるマルチポート・メモリの入出
力接続について説明する。タイミング発生及び制御論理
回路１４４へのシリアル・クロック入力（ＳＣ）が、各
ＳＡＭメモリのＳＡＭアドレス・ラッチ／バッファ１３
２及びＳＡＭアドレス・カウンタ１３４にクロック入力
を供給する。転送イネーブル／出力イネーブル（ＴＲ*
／ＯＥ*)入力が、ＤＲＡＭとＳＡＭの間におけるデータ
の内部転送のために供給され、ＤＲＡＭの出力バッファ
１２０をイネーブルする。マスク・イネーブル／書込み
イネーブル（ＭＥ*／ＷＥ*)入力は、マスク書込み機能
を実行するために使用される。ＭＥ*／ＷＥ*は、ＤＲＡ
Ｍにアクセスするときに読取りまたは書込みサイクルを
選択するためにも使用することができ、これにはＳＡＭ
を使用する読取り転送または書込み転送も含まれる。シ
リアル・ポート・イネーブル（ＳＥ*）入力は、ＳＡＭ
入力・バッファ１４０及び出力バッファ１３８をイネー
ブルするために使用される。特殊機能選択入力（ＤＳ
Ｆ）は特定のアクセス・サイクルにどの特殊機能（ブロ
ック書込み、フラッシュ書込み、分割転送など）を使用
するかを指示するために使用する。行アドレス・ストロ
ーブ（ＲＡＳ*）入力は、９ビットの行アドレス・ビッ
トにクロック入力して、ＭＥ*／ＷＥ*、ＴＲ*／ＯＥ*、Ｄ
ＳＦ、ＳＥ*、ＣＡＳ*、並びにＤＱ入力をストローブする
ために使用される。標準マルチポート・メモリでは、Ｒ
ＡＳ*はマスタ・チップ・イネーブルとしても機能し、
ＤＲＡＭまたは転送機能の起動のために下がらなければ
ならない。列アドレス・ストローブ（ＣＡＳ*）入力
は、９ビットの列アドレス・ビットにクロック入力する
ために使用され、ブロック書込み機能のＤＳＦ入力のス
トローブとして使用される。
【００２４】前述のように、アドレス入力線Ａ０〜Ａ８
を使用して、行アドレスと列アドレスを識別し、２６
２，１４４個の使用可能なワードの中から少なくとも１
個の８ビット・ワードまたはレジスタを選択する。ＤＲ
ＡＭデータ入出力線ＤＱ１〜ＤＱ８は、ＤＲＡＭにデー
タ入力とデータ出力を供給し、マスク・データ・レジス
タ１５６とカラー・レジスタ１５０の入力線としても機
能する。順次データ入出力線ＳＤＱ１〜ＳＤＱ８は、Ｓ
ＡＭ １２２及び１２４にデータ入力と出力を供給す
る。ＳＡＭ分割状況出力（ＱＳＦ）は、ＳＡＭのうちの
どの一方にアクセスしているかを示し、ローはアドレス
０〜２５５にアクセスされていることを示し、ハイはア
ドレス２５６〜５１１がアドレス指定されていることを
示す。
を使用して、行アドレスと列アドレスを識別し、２６
２，１４４個の使用可能なワードの中から少なくとも１
個の８ビット・ワードまたはレジスタを選択する。ＤＲ
ＡＭデータ入出力線ＤＱ１〜ＤＱ８は、ＤＲＡＭにデー
タ入力とデータ出力を供給し、マスク・データ・レジス
タ１５６とカラー・レジスタ１５０の入力線としても機
能する。順次データ入出力線ＳＤＱ１〜ＳＤＱ８は、Ｓ
ＡＭ １２２及び１２４にデータ入力と出力を供給す
る。ＳＡＭ分割状況出力（ＱＳＦ）は、ＳＡＭのうちの
どの一方にアクセスしているかを示し、ローはアドレス
０〜２５５にアクセスされていることを示し、ハイはア
ドレス２５６〜５１１がアドレス指定されていることを
示す。
【００２５】転送機能 ＤＲＡＭとＳＡＭとの間で読取り及び書込み転送機能を
行うことができる。以下の方法は、デュアル・ポートＤ
ＲＡＭ及びマルチポートＤＲＡＭで使用される典型的な
読取り転送機能に関する。しかしこの方法は、ダイナミ
ック・メモリから何らかの形態のスタティック・ラッチ
またはＳＡＭなどの直列式メモリにデータが転送される
キャッシュＤＲＡＭのようなシングル・ポートＤＲＡＭ
にも適用される。このデータ転送は、ダイナミック・メ
モリでアクセスされる１行のデータ・ビット全体であっ
ても行の半分または一部であってもよい。さらに、デュ
アル・ポートＤＲＡＭ上で半直列式メモリ（半セル長ス
タティック・セル）手法を使用することもできる。
行うことができる。以下の方法は、デュアル・ポートＤ
ＲＡＭ及びマルチポートＤＲＡＭで使用される典型的な
読取り転送機能に関する。しかしこの方法は、ダイナミ
ック・メモリから何らかの形態のスタティック・ラッチ
またはＳＡＭなどの直列式メモリにデータが転送される
キャッシュＤＲＡＭのようなシングル・ポートＤＲＡＭ
にも適用される。このデータ転送は、ダイナミック・メ
モリでアクセスされる１行のデータ・ビット全体であっ
ても行の半分または一部であってもよい。さらに、デュ
アル・ポートＤＲＡＭ上で半直列式メモリ（半セル長ス
タティック・セル）手法を使用することもできる。
【００２６】読取り転送を行うには、ＲＡＳ*サイクル
（ＲＡＳ*下降）中に入力が検査される。入力が、ＴＲ*
／ＯＥ*がロー、ＭＥ*／ＷＥ*がハイ、ＤＳＦがローで
ある場合は、ＤＲＡＭ行からＳＡＭへの読取り転送機能
が行われる。アドレス・ピンＡ０〜Ａ８上に行アドレス
が存在することは、ＲＡＳ*が下がったときに通知され
る。
（ＲＡＳ*下降）中に入力が検査される。入力が、ＴＲ*
／ＯＥ*がロー、ＭＥ*／ＷＥ*がハイ、ＤＳＦがローで
ある場合は、ＤＲＡＭ行からＳＡＭへの読取り転送機能
が行われる。アドレス・ピンＡ０〜Ａ８上に行アドレス
が存在することは、ＲＡＳ*が下がったときに通知され
る。
【００２７】図２を参照しながら、典型的な検知及び転
送回路について説明する。ダイナミック・メモリ１６１
は、データを電荷として蓄えるキャパシタとして形成さ
れたメモリ・セル１６２を有する。前述のように、典型
的にはキャパシタには論理１が電荷として蓄えられ、論
理ゼロはディスチャージされたキャパシタとして蓄えら
れる。各メモリ・セルにはｎチャネル・アクセス・トラ
ンジスタ１６４がそれぞれ接続されており、ソースがメ
モリ・セルに接続され、ドレインがディジット線１６８
或いは１７０のうちの１つに接続されるようになってい
る。アクセス・トランジスタは、アドレス可能ワード線
１６５のうちの１本を使用してゲート電位を上げること
によってアクティブにされる。したがってメモリ・セル
は、Ｄｉｇｉｔ線１６８またはＤｉｇｉｔ*線１７０に
電気的に接続することができる。ＥＱ入力を使用してデ
ィジット線対を平衡させるために平衡トランジスタ１７
１が設けられている。２本のディジット線１６８及び１
７０にはｎセンス増幅器１７２とｐセンス増幅器１７４
が接続されている。ｎセンス増幅器は、１対の交差結合
ｎチャネル・トランジスタ１７６から成る。この２つの
トランジスタのソースは、共通ＮＬａｔｃｈ線に接続さ
れている。ＮＬａｔｃｈ線は、典型的には供給電圧（Ｖ
ｃｃ）の半分の電圧に保持され、ローにストローブされ
て、選択されたメモリ・セルに記憶されているデータを
検知する。同様に、ｐセンス増幅器は１対の交差結合ｐ
チャネル・トランジスタ１７８から成る。ｐチャネル・
トランジスタのソースは、共通ＰＬａｔｃｈ線に接続さ
れており、該ＰＬａｔｃｈ線は通常、Ｖｃｃ／２に保持
され、ハイにストローブされて、メモリ・セルに記憶さ
れているデータを検知する。
送回路について説明する。ダイナミック・メモリ１６１
は、データを電荷として蓄えるキャパシタとして形成さ
れたメモリ・セル１６２を有する。前述のように、典型
的にはキャパシタには論理１が電荷として蓄えられ、論
理ゼロはディスチャージされたキャパシタとして蓄えら
れる。各メモリ・セルにはｎチャネル・アクセス・トラ
ンジスタ１６４がそれぞれ接続されており、ソースがメ
モリ・セルに接続され、ドレインがディジット線１６８
或いは１７０のうちの１つに接続されるようになってい
る。アクセス・トランジスタは、アドレス可能ワード線
１６５のうちの１本を使用してゲート電位を上げること
によってアクティブにされる。したがってメモリ・セル
は、Ｄｉｇｉｔ線１６８またはＤｉｇｉｔ*線１７０に
電気的に接続することができる。ＥＱ入力を使用してデ
ィジット線対を平衡させるために平衡トランジスタ１７
１が設けられている。２本のディジット線１６８及び１
７０にはｎセンス増幅器１７２とｐセンス増幅器１７４
が接続されている。ｎセンス増幅器は、１対の交差結合
ｎチャネル・トランジスタ１７６から成る。この２つの
トランジスタのソースは、共通ＮＬａｔｃｈ線に接続さ
れている。ＮＬａｔｃｈ線は、典型的には供給電圧（Ｖ
ｃｃ）の半分の電圧に保持され、ローにストローブされ
て、選択されたメモリ・セルに記憶されているデータを
検知する。同様に、ｐセンス増幅器は１対の交差結合ｐ
チャネル・トランジスタ１７８から成る。ｐチャネル・
トランジスタのソースは、共通ＰＬａｔｃｈ線に接続さ
れており、該ＰＬａｔｃｈ線は通常、Ｖｃｃ／２に保持
され、ハイにストローブされて、メモリ・セルに記憶さ
れているデータを検知する。
【００２８】パス・トランジスタ１８０は、ディジット
線１６８及び１７０をスタティック・アドレス可能メモ
リ・セル１８２に接続するために使用される。前述のよ
うに、このスタティック・メモリはＳＡＭとすることが
できる。スタティック・メモリ・セルは、３個のｐチャ
ネル・トランジスタ１８４，１８６，１８８と、２個の
ｎチャネル・トランジスタ１９０及び１９２から成り、
スタティック・メモリ・セル１８２のうちの１つを入出
力（Ｉ／Ｏ）線１９６及びその相補入出力線１９８に電
気的に接続するように入出力（Ｉ／Ｏ）イネーブル・ト
ランジスタ１９４が設けられている。
線１６８及び１７０をスタティック・アドレス可能メモ
リ・セル１８２に接続するために使用される。前述のよ
うに、このスタティック・メモリはＳＡＭとすることが
できる。スタティック・メモリ・セルは、３個のｐチャ
ネル・トランジスタ１８４，１８６，１８８と、２個の
ｎチャネル・トランジスタ１９０及び１９２から成り、
スタティック・メモリ・セル１８２のうちの１つを入出
力（Ｉ／Ｏ）線１９６及びその相補入出力線１９８に電
気的に接続するように入出力（Ｉ／Ｏ）イネーブル・ト
ランジスタ１９４が設けられている。
【００２９】ＲＡＳ*サイクル中にデータを転送するに
は、図３に示すように、ディジット線をＶｃｃ／２に結
合するアクティブにされた平衡トランジスタ１７１によ
ってディジット線が平衡になる。ＲＡＳ*がローになる
と、即座に平衡トランジスタがそのゲート電圧（ＥＱ）
を下げることによってオフになる。次に、選択されたワ
ード線１６５がアクティブにされ、それに関連するアク
セス・トランジスタ１６４がオンになって、メモリ・セ
ル１６２をディジット線１６８或いは１７０のうちの１
本に接続する。メモリ・セルがディジット線と共用する
電荷によって、ディジット線の電位が約＋／−２００ｍ
ｖだけ変更される。次に、当業者に周知のように、ディ
ジット線間の差分がｎセンス増幅器１７２とｐセンス増
幅器１７４によって検知される。ＮＬａｔｃｈ線が下げ
られ、ＮＬａｔｃｈレベルよりも１しきい値レベル上の
電位を持つディジット線がトランジスタ１７６の一方を
アクティブにし、他方のディジット線をローにする。次
に、ＰＬａｔｃｈ線を上げることによってｐセンス増幅
器がストローブされる。ｎセンス増幅器よってにローに
されたディジット線は、トランジスタ１７８の一方をア
クティブにし、他方のディジット線がハイになるように
する。両方のセンス増幅器がストローブされた後、ディ
ジット線は全電力レール電位、Ｖｃｃ或いは接地電位に
なる。
は、図３に示すように、ディジット線をＶｃｃ／２に結
合するアクティブにされた平衡トランジスタ１７１によ
ってディジット線が平衡になる。ＲＡＳ*がローになる
と、即座に平衡トランジスタがそのゲート電圧（ＥＱ）
を下げることによってオフになる。次に、選択されたワ
ード線１６５がアクティブにされ、それに関連するアク
セス・トランジスタ１６４がオンになって、メモリ・セ
ル１６２をディジット線１６８或いは１７０のうちの１
本に接続する。メモリ・セルがディジット線と共用する
電荷によって、ディジット線の電位が約＋／−２００ｍ
ｖだけ変更される。次に、当業者に周知のように、ディ
ジット線間の差分がｎセンス増幅器１７２とｐセンス増
幅器１７４によって検知される。ＮＬａｔｃｈ線が下げ
られ、ＮＬａｔｃｈレベルよりも１しきい値レベル上の
電位を持つディジット線がトランジスタ１７６の一方を
アクティブにし、他方のディジット線をローにする。次
に、ＰＬａｔｃｈ線を上げることによってｐセンス増幅
器がストローブされる。ｎセンス増幅器よってにローに
されたディジット線は、トランジスタ１７８の一方をア
クティブにし、他方のディジット線がハイになるように
する。両方のセンス増幅器がストローブされた後、ディ
ジット線は全電力レール電位、Ｖｃｃ或いは接地電位に
なる。
【００３０】ある時点で、データが転送可能になるよう
な十分な信号がディジット線上に現れる。ＳＷ信号を上
げることによってトランジスタ１８４をオフにしてスタ
ティック・メモリ・セルのプルアップ能力をディスエー
ブルすることによって、読取り転送シーケンスが開始さ
れる。プルダウン・トランジスタ１９０及び１９２はデ
ィスエーブルされない。この時点で、ダイナミック・メ
モリとスタティック・メモリの間の転送ゲートが、ＰＡ
ＳＳ線を上げることによってアクティブにされる。した
がって、アクティブになったダイナミック・メモリが、
部分的に非アクティブにされたスタティック・メモリに
結合される。ダイナミック・メモリの状態がスタティッ
ク・メモリの状態と異なる上書きの場合には、高電位の
ディジット線がプルダウン・トランジスタ１９０または
１９２のうちの一方をアクティブにし、他方のディジッ
ト線が他方のプルダウン・トランジスタ１９０または１
９２をオフにする。これによってスティック・メモリ・
セルのハイ側がローになる。この時点で、スタティック
・メモリ・セルが上書きされ、ＰＡＳＳ線がローになる
ことによって転送トランジスタ１８０がオフになる。Ｓ
Ｗ線がローに戻って、スタティック・メモリ・セル・プ
ルアップ・トランジスタ１８４を再イネーブルする。し
たがって、読取り転送と上書きが完了する。
な十分な信号がディジット線上に現れる。ＳＷ信号を上
げることによってトランジスタ１８４をオフにしてスタ
ティック・メモリ・セルのプルアップ能力をディスエー
ブルすることによって、読取り転送シーケンスが開始さ
れる。プルダウン・トランジスタ１９０及び１９２はデ
ィスエーブルされない。この時点で、ダイナミック・メ
モリとスタティック・メモリの間の転送ゲートが、ＰＡ
ＳＳ線を上げることによってアクティブにされる。した
がって、アクティブになったダイナミック・メモリが、
部分的に非アクティブにされたスタティック・メモリに
結合される。ダイナミック・メモリの状態がスタティッ
ク・メモリの状態と異なる上書きの場合には、高電位の
ディジット線がプルダウン・トランジスタ１９０または
１９２のうちの一方をアクティブにし、他方のディジッ
ト線が他方のプルダウン・トランジスタ１９０または１
９２をオフにする。これによってスティック・メモリ・
セルのハイ側がローになる。この時点で、スタティック
・メモリ・セルが上書きされ、ＰＡＳＳ線がローになる
ことによって転送トランジスタ１８０がオフになる。Ｓ
Ｗ線がローに戻って、スタティック・メモリ・セル・プ
ルアップ・トランジスタ１８４を再イネーブルする。し
たがって、読取り転送と上書きが完了する。
【００３１】スタティック・メモリ・セルに記憶されて
いるデータを上書きするために、ｐセンス増幅器がかな
りの電流を受けることがわかる。図４に示すスタティッ
ク・メモリ平衡回路によって、ダイナミック・メモリ・
セルからスタティック・メモリ・セルへの読取り転送を
行うために使用される電流が少なくなる。スタティック
・メモリ・セルに平衡回路を付加し、スイッチ可能なよ
り低い基準電圧を供給することによって、読取り転送動
作の前にスタティック・メモリを平衡させることができ
る。
いるデータを上書きするために、ｐセンス増幅器がかな
りの電流を受けることがわかる。図４に示すスタティッ
ク・メモリ平衡回路によって、ダイナミック・メモリ・
セルからスタティック・メモリ・セルへの読取り転送を
行うために使用される電流が少なくなる。スタティック
・メモリ・セルに平衡回路を付加し、スイッチ可能なよ
り低い基準電圧を供給することによって、読取り転送動
作の前にスタティック・メモリを平衡させることができ
る。
【００３２】図４の集積回路は、図２を参照して前述し
たように、ダイナミック・メモリとセンス増幅器を有す
る。しかし、スタティック・メモリ・セル２０１は、平
衡トランジスタ２０２を備え、そのソースがノード２０
４に接続され、ドレインがノード２０６に接続されてい
る。平衡トランジスタは、ＳＡＭ ＥＱ線に接続された
ゲートを有する。ＳＡＭ ＥＱ線は、トランジスタ２０
８に接続され、トランジスタ２０８はＶｃｃ／２に接続
されたソースとプルダウン・トランジスタ２１０に接続
されたドレインとを有する。プルダウン・トランジスタ
は、そのゲートがスタティック・フロート・ノード（Ｓ
ＦＬＴ*)に接続されている。プルダウン・トランジスタ
のドレインとトランジスタ２０８のソースは両方とも、
トランジスタ２１２及び２１４のソースに接続されてお
り、ＳＡＭ ＲＥＦＥＲＥＮＣＥと呼ぶ。トランジスタ
２０８及び２１０は、接地電位（スタティック・メモリ
がデータを保持しているとき）とＶｃｃ／２（読取り転
送中）との間のＳＡＭ ＲＥＦＥＲＥＮＣＥ電位にバイ
アスをかけるためのバイアス回路として使用される。
たように、ダイナミック・メモリとセンス増幅器を有す
る。しかし、スタティック・メモリ・セル２０１は、平
衡トランジスタ２０２を備え、そのソースがノード２０
４に接続され、ドレインがノード２０６に接続されてい
る。平衡トランジスタは、ＳＡＭ ＥＱ線に接続された
ゲートを有する。ＳＡＭ ＥＱ線は、トランジスタ２０
８に接続され、トランジスタ２０８はＶｃｃ／２に接続
されたソースとプルダウン・トランジスタ２１０に接続
されたドレインとを有する。プルダウン・トランジスタ
は、そのゲートがスタティック・フロート・ノード（Ｓ
ＦＬＴ*)に接続されている。プルダウン・トランジスタ
のドレインとトランジスタ２０８のソースは両方とも、
トランジスタ２１２及び２１４のソースに接続されてお
り、ＳＡＭ ＲＥＦＥＲＥＮＣＥと呼ぶ。トランジスタ
２０８及び２１０は、接地電位（スタティック・メモリ
がデータを保持しているとき）とＶｃｃ／２（読取り転
送中）との間のＳＡＭ ＲＥＦＥＲＥＮＣＥ電位にバイ
アスをかけるためのバイアス回路として使用される。
【００３３】平衡回路によって、ダイナミック・メモリ
からの新しいデータの転送が行われる前にスタティック
・メモリ・セルを非アクティブにし、平衡することがで
き、次にディジット線を介してスタティック・メモリ・
セルにデータが結合された後で再びアクティブにするこ
とができる。従来の読取り転送動作よりも高速な読取り
転送動作を実現することができる。さらに、ＰＬａｔｃ
ｈとＮＬａｔｃｈがいつアクティブにされるかに関する
ダイナミック・メモリ・センス動作において、読取り転
送をより早い時点で行うことができる。また、平衡回路
によって、ＲＡＳ*サイクルを短縮することによって、
ダイナミック・メモリのライトバックがより早く行われ
るようにすることができ、したがってリフレッシュ減損
なしにダイナミック・メモリのプリチャージを早く行わ
れるようにすることができる。従来のスタティック・メ
モリより優れた他の利点は、スタティック・メモリ・セ
ルを通る接地までのＤＣ経路がないことである。前述の
ように、最悪の場合の転送は、ダイナミック・メモリが
スタティック・メモリ・セル内のデータを上書きしなけ
ればならない場合である。従来の回路における上書き時
には、ダイナミック・メモリのｐセンス増幅器は、交差
結合されたｎチャネル・トランジスタ１９０及び１９２
を通って接地基準まで流れる電流を分路しなければなら
なかった。平衡回路のＳＡＭ ＲＥＦＥＲＥＮＣＥ線に
よって、このＤＣ電流経路がなくなる。その結果、かな
りの電流低減となり、新たな使用電流は従来の回路の半
分未満となる。
からの新しいデータの転送が行われる前にスタティック
・メモリ・セルを非アクティブにし、平衡することがで
き、次にディジット線を介してスタティック・メモリ・
セルにデータが結合された後で再びアクティブにするこ
とができる。従来の読取り転送動作よりも高速な読取り
転送動作を実現することができる。さらに、ＰＬａｔｃ
ｈとＮＬａｔｃｈがいつアクティブにされるかに関する
ダイナミック・メモリ・センス動作において、読取り転
送をより早い時点で行うことができる。また、平衡回路
によって、ＲＡＳ*サイクルを短縮することによって、
ダイナミック・メモリのライトバックがより早く行われ
るようにすることができ、したがってリフレッシュ減損
なしにダイナミック・メモリのプリチャージを早く行わ
れるようにすることができる。従来のスタティック・メ
モリより優れた他の利点は、スタティック・メモリ・セ
ルを通る接地までのＤＣ経路がないことである。前述の
ように、最悪の場合の転送は、ダイナミック・メモリが
スタティック・メモリ・セル内のデータを上書きしなけ
ればならない場合である。従来の回路における上書き時
には、ダイナミック・メモリのｐセンス増幅器は、交差
結合されたｎチャネル・トランジスタ１９０及び１９２
を通って接地基準まで流れる電流を分路しなければなら
なかった。平衡回路のＳＡＭ ＲＥＦＥＲＥＮＣＥ線に
よって、このＤＣ電流経路がなくなる。その結果、かな
りの電流低減となり、新たな使用電流は従来の回路の半
分未満となる。
【００３４】図５を参照して、平衡回路を使用した読取
り転送動作時のスタティック・メモリのタイミングにつ
いて説明する。それぞれＳＡＭ ０及びＳＡＭ ０*と
呼ぶスタティック・メモリ・セル・ノード２０４及び２
０６が、相反する状態にラッチされる。読取り転送を行
うには、ＳＷ線を上げて、プルアップ・トランジスタ２
１６をディスエーブルする。それと同時に、ＳＥＬＴ*
ノードがローになり、トランジスタ２１２及び２１４を
接地から切断する。次に、ＳＡＭ ＥＱ線がハイにな
り、トランジスタ２０８及び２０２をアクティブにす
る。それによってＳＡＭ ０とＳＡＭ ０*がトランジ
スタ２１２及び２１４を介してＶｃｃ／２に等化され
る。ＳＡＭ ＥＱがローになり、ＰＡＳＳ線がハイにな
って、ダイナミック・メモリがスタティック・メモリ・
セルに接続される。ノード２０４及び２０６乗に差分電
圧が生じた後、ＰＡＳＳ線がローになって、スタティッ
ク・メモリ・セルをディジット線から分離する。次にＳ
ＥＬＴ*ノードがハイになり、トランジスタ２１２及び
２１４のソースをローにする。これらの交差結合ｎチャ
ネル・トランジスタは、ｎセンス増幅器として動作し、
一方のノードをローにラッチする。するとＳＷ線がロー
になって、トランジスタ２１８及び２２０のソースをハ
イにし、この２つのトランジスタはセンス増幅器のよう
に動作して、他方のノードをハイにする。
り転送動作時のスタティック・メモリのタイミングにつ
いて説明する。それぞれＳＡＭ ０及びＳＡＭ ０*と
呼ぶスタティック・メモリ・セル・ノード２０４及び２
０６が、相反する状態にラッチされる。読取り転送を行
うには、ＳＷ線を上げて、プルアップ・トランジスタ２
１６をディスエーブルする。それと同時に、ＳＥＬＴ*
ノードがローになり、トランジスタ２１２及び２１４を
接地から切断する。次に、ＳＡＭ ＥＱ線がハイにな
り、トランジスタ２０８及び２０２をアクティブにす
る。それによってＳＡＭ ０とＳＡＭ ０*がトランジ
スタ２１２及び２１４を介してＶｃｃ／２に等化され
る。ＳＡＭ ＥＱがローになり、ＰＡＳＳ線がハイにな
って、ダイナミック・メモリがスタティック・メモリ・
セルに接続される。ノード２０４及び２０６乗に差分電
圧が生じた後、ＰＡＳＳ線がローになって、スタティッ
ク・メモリ・セルをディジット線から分離する。次にＳ
ＥＬＴ*ノードがハイになり、トランジスタ２１２及び
２１４のソースをローにする。これらの交差結合ｎチャ
ネル・トランジスタは、ｎセンス増幅器として動作し、
一方のノードをローにラッチする。するとＳＷ線がロー
になって、トランジスタ２１８及び２２０のソースをハ
イにし、この２つのトランジスタはセンス増幅器のよう
に動作して、他方のノードをハイにする。
【００３５】図６に、ＳＡＭ平衡回路を組み込んだマル
チポート・メモリの読取り転送動作時のタイミングを図
示する。ＲＡＳ*線がローになり、読取り転送動作を行
うことを示すと同時に、ダイナミック・メモリ内の行ア
ドレスを指定する。アドレス指定された行を含むダイナ
ミック・メモリ・アレイのディジット線は、平衡を終了
する（Ａｒｒａｙ ＥＱ）。次に、アドレス指定された
行に関連するワード線が荷電されてハイ・レベルにな
る。ワード線が十分なレベルに達すると、アドレス指定
されたメモリ・セルに接続されているアクセス・トラン
ジスタがアクティブになる。次に、ダイナミック・メモ
リ・セルに蓄えられた電荷が、ディジット線Ｄｉｇｉｔ
０またはＤｅｇｉｔ ０*のうちの一方と共用され
る。この図では、アドレス指定されたダイナミック・セ
ルはＤｉｇｉｔ ０*線に接続され、線電位をその平衡
レベルまで下げる。ＮＬａｔｃｈ線がローにストローブ
されて、より低いレベルのディジット線がローにプルダ
ウンされ始めることになる。ＮＬａｔｃｈ線がローにな
った後、ＳＥＬＴ*ノードがローになって、スタティッ
ク・メモリ・セルのプルダウン・トランジスタ２１２及
び２１４をディスエーブルする。ＳＷ線がハイになっ
て、スタティック・メモリ・セルのプルアップ・トラン
ジスタ２１８及び２２０をディスエーブルする。ＳＡＭ
ＥＱ線がハイにパルスされて、ＳＡＭ ＲＥＦＥＲＥ
ＮＣＥ線をＶｃｃ／２にすることによってスタティック
・メモリ・セル・ノードＳＡＭ ０及びＳＡＭ ０*を
Ｖｃｃ／２に等化する。スタティック・メモリが等化さ
れた後、ＰＡＳＳ線がハイにパルスされ、２つのメモリ
を接続する。ＳＥＬＴ*線がローになるまでダイナミッ
ク・メモリとスタティック・メモリを独立して操作する
ことができることがわかるであろう。これによって、ダ
イナミック・メモリのセンス機能を実行している間にス
タティック・メモリ等化プロセスを進めることができ
る。ＳＡＭ ０ノード及びＳＡＭ ０*ノードが、Ｄｉ
ｇｉｔ ０線及びＤｉｇｉｔ ０*線に結合される。前
述のようにＰＡＳＳ線がローに戻ってスタティック・メ
モリ・セル・ノードを強制的に全電力レールにした後、
ＳＥＬＴ*線とＳＷ線をトグルする。ＳＦＬＴ*線とＳＷ
線をトグルする前に、ＰＡＳＳ線を下げることによっ
て、スタティック・メモリとダイナミック・メモリを独
立して動作させることができる。しかし、ＳＦＬＴ*線
とＳＷ線をトグルしている間、ＰＡＳＳ線はハイのまま
になっていることができることがわかるであろう。その
場合、スタティック・メモリとセンス増幅器が組み合わ
さって機能して、ディジット線を駆動して電力レールに
することになる。
チポート・メモリの読取り転送動作時のタイミングを図
示する。ＲＡＳ*線がローになり、読取り転送動作を行
うことを示すと同時に、ダイナミック・メモリ内の行ア
ドレスを指定する。アドレス指定された行を含むダイナ
ミック・メモリ・アレイのディジット線は、平衡を終了
する（Ａｒｒａｙ ＥＱ）。次に、アドレス指定された
行に関連するワード線が荷電されてハイ・レベルにな
る。ワード線が十分なレベルに達すると、アドレス指定
されたメモリ・セルに接続されているアクセス・トラン
ジスタがアクティブになる。次に、ダイナミック・メモ
リ・セルに蓄えられた電荷が、ディジット線Ｄｉｇｉｔ
０またはＤｅｇｉｔ ０*のうちの一方と共用され
る。この図では、アドレス指定されたダイナミック・セ
ルはＤｉｇｉｔ ０*線に接続され、線電位をその平衡
レベルまで下げる。ＮＬａｔｃｈ線がローにストローブ
されて、より低いレベルのディジット線がローにプルダ
ウンされ始めることになる。ＮＬａｔｃｈ線がローにな
った後、ＳＥＬＴ*ノードがローになって、スタティッ
ク・メモリ・セルのプルダウン・トランジスタ２１２及
び２１４をディスエーブルする。ＳＷ線がハイになっ
て、スタティック・メモリ・セルのプルアップ・トラン
ジスタ２１８及び２２０をディスエーブルする。ＳＡＭ
ＥＱ線がハイにパルスされて、ＳＡＭ ＲＥＦＥＲＥ
ＮＣＥ線をＶｃｃ／２にすることによってスタティック
・メモリ・セル・ノードＳＡＭ ０及びＳＡＭ ０*を
Ｖｃｃ／２に等化する。スタティック・メモリが等化さ
れた後、ＰＡＳＳ線がハイにパルスされ、２つのメモリ
を接続する。ＳＥＬＴ*線がローになるまでダイナミッ
ク・メモリとスタティック・メモリを独立して操作する
ことができることがわかるであろう。これによって、ダ
イナミック・メモリのセンス機能を実行している間にス
タティック・メモリ等化プロセスを進めることができ
る。ＳＡＭ ０ノード及びＳＡＭ ０*ノードが、Ｄｉ
ｇｉｔ ０線及びＤｉｇｉｔ ０*線に結合される。前
述のようにＰＡＳＳ線がローに戻ってスタティック・メ
モリ・セル・ノードを強制的に全電力レールにした後、
ＳＥＬＴ*線とＳＷ線をトグルする。ＳＦＬＴ*線とＳＷ
線をトグルする前に、ＰＡＳＳ線を下げることによっ
て、スタティック・メモリとダイナミック・メモリを独
立して動作させることができる。しかし、ＳＦＬＴ*線
とＳＷ線をトグルしている間、ＰＡＳＳ線はハイのまま
になっていることができることがわかるであろう。その
場合、スタティック・メモリとセンス増幅器が組み合わ
さって機能して、ディジット線を駆動して電力レールに
することになる。
【００３６】ダイナミック・メモリ・センス増幅器はス
タティック・メモリ・セルを上書きする必要がないこと
が理解されよう。スタティック・メモリを等化すること
によって、ディジット線上に１００〜２００ｍｖ程度の
差分電圧が現れるとただちにダイナミック・メモリから
スタティック・メモリにデータを転送することができ
る。つまり、ディジット線はデータを転送するために全
レールになる必要がない。従来の読み取り転送動作は、
ダイナミック・メモリ・センス増幅器がスタティック・
メモリ・セル内の電圧レベルを変動させる必要があっ
た。このような電圧変動は約２〜３ボルトであり、ディ
ジット線センス増幅器にかなりの電流ドレインをかけて
いた。ダイナミック・メモリが数千個のスタティック・
メモリ・セルを上書きしなければならないことを考える
と、必要電流量は明らかになる。この大きな電流ドレイ
ンのため、読取り転送はＶＲＡＭ上で最も電流を必要と
するサイクル／モードである。
タティック・メモリ・セルを上書きする必要がないこと
が理解されよう。スタティック・メモリを等化すること
によって、ディジット線上に１００〜２００ｍｖ程度の
差分電圧が現れるとただちにダイナミック・メモリから
スタティック・メモリにデータを転送することができ
る。つまり、ディジット線はデータを転送するために全
レールになる必要がない。従来の読み取り転送動作は、
ダイナミック・メモリ・センス増幅器がスタティック・
メモリ・セル内の電圧レベルを変動させる必要があっ
た。このような電圧変動は約２〜３ボルトであり、ディ
ジット線センス増幅器にかなりの電流ドレインをかけて
いた。ダイナミック・メモリが数千個のスタティック・
メモリ・セルを上書きしなければならないことを考える
と、必要電流量は明らかになる。この大きな電流ドレイ
ンのため、読取り転送はＶＲＡＭ上で最も電流を必要と
するサイクル／モードである。
【００３７】シングル・エンド転送 ＳＡＭを平衡させることによって転送電流を少なくする
ことができると同時に、少なくとも１つのＤＲＡＭアレ
イとスタティック・レジスタ、またはＳＡＭとの間でデ
ータを転送するために使用するシングル・エンド転送線
を設けるためにも用いることができる。シングル・エン
ド転送線によって、スタティック・レジスタが１つの中
央位置に配置されて、従来の複数のＳＡＭデコーダの代
わりに１つのＳＡＭデコーダしか必要としない、マルチ
ポート・アーキテクチャの効率的な実現が可能になる。
さらに、この１つの平衡ＳＡＭはＤＲＡＭの複数のアレ
イと電子的に交信することができ、したがって、ＤＲＡ
Ｍアレイ・ブロックの効率が大幅に向上する。従来の技
術は、ＤｉｇｉｔとＤｉｇｉｔ*の両方がパス・ゲート
を介してスタティック・セルに接続された差分方式で、
ＤＲＡＭとスタティック・レジスタとの間でデータを転
送していた。デュアル・ポートＤＲＡＭのためのこの差
分結合方法及びアーキテクチャについては、Integrated
Circuit Memory with Isolation of Column Line Pori
ons Through P-Sense AmplificationPeriodという名称
の米国特許第５２６５０５０号及びVRAM Having Isolat
ion Array Sections for Providing Write Functions T
hat Will Not Affect Other Array Sectionsという名称
の米国特許第５３９４１７２号を参照されたい。その両
者とも本発明の譲受人に譲渡されている。
ことができると同時に、少なくとも１つのＤＲＡＭアレ
イとスタティック・レジスタ、またはＳＡＭとの間でデ
ータを転送するために使用するシングル・エンド転送線
を設けるためにも用いることができる。シングル・エン
ド転送線によって、スタティック・レジスタが１つの中
央位置に配置されて、従来の複数のＳＡＭデコーダの代
わりに１つのＳＡＭデコーダしか必要としない、マルチ
ポート・アーキテクチャの効率的な実現が可能になる。
さらに、この１つの平衡ＳＡＭはＤＲＡＭの複数のアレ
イと電子的に交信することができ、したがって、ＤＲＡ
Ｍアレイ・ブロックの効率が大幅に向上する。従来の技
術は、ＤｉｇｉｔとＤｉｇｉｔ*の両方がパス・ゲート
を介してスタティック・セルに接続された差分方式で、
ＤＲＡＭとスタティック・レジスタとの間でデータを転
送していた。デュアル・ポートＤＲＡＭのためのこの差
分結合方法及びアーキテクチャについては、Integrated
Circuit Memory with Isolation of Column Line Pori
ons Through P-Sense AmplificationPeriodという名称
の米国特許第５２６５０５０号及びVRAM Having Isolat
ion Array Sections for Providing Write Functions T
hat Will Not Affect Other Array Sectionsという名称
の米国特許第５３９４１７２号を参照されたい。その両
者とも本発明の譲受人に譲渡されている。
【００３８】１６メガバイトの集積レベルの最新のプロ
セス方式を使用して製作された典型的なＤＲＡＭは、ア
レイのセンス増幅器部分を「インナー・ディジテート」
しなければならない。このインナー・ディジテーション
は、センス増幅器を列に合わせたピッチで効率的に実装
する余地がないために必要なものである。理想的なメモ
リ回路では、各ディジット線対がそれ自体のセンス増幅
器を有するようにして各センス増幅器がメモリ・アレイ
と同じピッチに配置される。シングル・ピッチの場合、
センス増幅器をすべてメモリ・アレイの一方に配置し、
スタティック・レジスタをアレイの他端に配置すること
ができる。これは、米国特許第５２６５０５０号及び米
国特許第５３９４１７２号で示されている。
セス方式を使用して製作された典型的なＤＲＡＭは、ア
レイのセンス増幅器部分を「インナー・ディジテート」
しなければならない。このインナー・ディジテーション
は、センス増幅器を列に合わせたピッチで効率的に実装
する余地がないために必要なものである。理想的なメモ
リ回路では、各ディジット線対がそれ自体のセンス増幅
器を有するようにして各センス増幅器がメモリ・アレイ
と同じピッチに配置される。シングル・ピッチの場合、
センス増幅器をすべてメモリ・アレイの一方に配置し、
スタティック・レジスタをアレイの他端に配置すること
ができる。これは、米国特許第５２６５０５０号及び米
国特許第５３９４１７２号で示されている。
【００３９】メモリ収容量を追加するためにメモリ・ア
レイのサイズが小型化されているが、センス増幅器とそ
の通信線のサイズはそれに比例して縮小されていない。
したがって、図７に示すように、センス増幅器は、アレ
イの一端に１つの列に関連する１つのセンス増幅器１９
７があり、アレイの他端に次の列のセンス増幅器１９９
があるように、インナー・ディジテートされる。列は、
１対のＤｉｇｉｔ線１６８及びＤｉｇｉｔ*線１７０に
よって画定される。さらに、センス増幅器１９９は、一
般に２つのアレイ（Ａｒｒａｙ１及びＡｒｒａｙ２）に
よって共用される。
レイのサイズが小型化されているが、センス増幅器とそ
の通信線のサイズはそれに比例して縮小されていない。
したがって、図７に示すように、センス増幅器は、アレ
イの一端に１つの列に関連する１つのセンス増幅器１９
７があり、アレイの他端に次の列のセンス増幅器１９９
があるように、インナー・ディジテートされる。列は、
１対のＤｉｇｉｔ線１６８及びＤｉｇｉｔ*線１７０に
よって画定される。さらに、センス増幅器１９９は、一
般に２つのアレイ（Ａｒｒａｙ１及びＡｒｒａｙ２）に
よって共用される。
【００４０】図７を参照すると、各アレイからのＤｉｇ
ｉｔ及びＤｉｇｉｔ*の２本の線が各センス増幅器に接
続されている。センス増幅器は、古いＤＲＡＭアーキテ
クチャの場合のようにシングル・ピッチではなく、効果
的にダブル・ピッチになっている。シングル・ピッチの
センス増幅器からデュアル・ピッチのインナー・ディジ
テート型センス増幅器手法に変えることにより、マルチ
ポートまたはデュアル・ポートＤＲＡＭアーキテクチャ
の場合に問題が生じる。ＤＲＡＭ内でスタティック・レ
ジスタまたはＳＡＭをセンス増幅器に隣接させて容易に
実装することは、ダイ・サイズの点から実行不可能であ
ることがわかる。さらに、何らかの種類のデコーダを介
してスタティック・レジスタにアクセス可能にする必要
があるため、シングル・ピッチのセンス増幅器の場合に
必要なデコーダの数が増えることになる。これは、セン
ス増幅器の分散性によるものである。その他のアーキテ
クチャ上の欠点は、以下に述べるように、本発明によっ
て克服することができる。
ｉｔ及びＤｉｇｉｔ*の２本の線が各センス増幅器に接
続されている。センス増幅器は、古いＤＲＡＭアーキテ
クチャの場合のようにシングル・ピッチではなく、効果
的にダブル・ピッチになっている。シングル・ピッチの
センス増幅器からデュアル・ピッチのインナー・ディジ
テート型センス増幅器手法に変えることにより、マルチ
ポートまたはデュアル・ポートＤＲＡＭアーキテクチャ
の場合に問題が生じる。ＤＲＡＭ内でスタティック・レ
ジスタまたはＳＡＭをセンス増幅器に隣接させて容易に
実装することは、ダイ・サイズの点から実行不可能であ
ることがわかる。さらに、何らかの種類のデコーダを介
してスタティック・レジスタにアクセス可能にする必要
があるため、シングル・ピッチのセンス増幅器の場合に
必要なデコーダの数が増えることになる。これは、セン
ス増幅器の分散性によるものである。その他のアーキテ
クチャ上の欠点は、以下に述べるように、本発明によっ
て克服することができる。
【００４１】本発明は、１つのスタティック・レジスタ
またはＳＡＭがＤＲＡＭの複数のアレイ・ブロックと電
子的に交信することができるメモリ回路を提供する。ま
た本発明は、この新しいハードウェアを、ＤＲＡＭを使
用したデータの読取りと書込みの両方の転送を行うよう
に動作させる方法も開示する。本発明により、サイズと
電力消費の両方が削減される。
またはＳＡＭがＤＲＡＭの複数のアレイ・ブロックと電
子的に交信することができるメモリ回路を提供する。ま
た本発明は、この新しいハードウェアを、ＤＲＡＭを使
用したデータの読取りと書込みの両方の転送を行うよう
に動作させる方法も開示する。本発明により、サイズと
電力消費の両方が削減される。
【００４２】図８に、シングル・エンドＳＡＭ転送回路
の一実施例を示す。スタティック・メモリ・セル２０１
は、上記で図４を参照しながら説明したものと同じであ
る。しかし、ノード２０４及び２０６はＤｉｇｉｔ線及
びＤｉｇｉｔ*線に接続されていない。ノード２０４
は、分離ｎチャネル・トランジスタを２２６を介して転
送線２２４に結合されている。トランジスタ２２６のゲ
ートは、ＳＡＭパス線に接続されている。ＳＡＭパス線
を使用して、ＳＡＭがＤＲＡＭメモリ・アレイに選択的
に結合される。転送線２２４は、ｎチャネル平衡トラン
ジスタ２２８のドレインに接続されている。トランジス
タ２２８はＰＲＥＴＲＡＮ線に接続されたゲートを有
し、以下で詳述するように、転送を行う前に転送線２２
４をＶｃｃ／２の電位にプリチャージ、または平衡させ
る。
の一実施例を示す。スタティック・メモリ・セル２０１
は、上記で図４を参照しながら説明したものと同じであ
る。しかし、ノード２０４及び２０６はＤｉｇｉｔ線及
びＤｉｇｉｔ*線に接続されていない。ノード２０４
は、分離ｎチャネル・トランジスタを２２６を介して転
送線２２４に結合されている。トランジスタ２２６のゲ
ートは、ＳＡＭパス線に接続されている。ＳＡＭパス線
を使用して、ＳＡＭがＤＲＡＭメモリ・アレイに選択的
に結合される。転送線２２４は、ｎチャネル平衡トラン
ジスタ２２８のドレインに接続されている。トランジス
タ２２８はＰＲＥＴＲＡＮ線に接続されたゲートを有
し、以下で詳述するように、転送を行う前に転送線２２
４をＶｃｃ／２の電位にプリチャージ、または平衡させ
る。
【００４３】転送線２２４は、結合トランジスタ２３０
を介していくつかのメモリ・アレイ２３４（１）〜
（４）のセンス増幅器２３２に選択的に結合される。結
合トランジスタは、トランジスタのゲートに接続されて
いるパス・アレイ線を使用して選択的にアドレス指定す
ることができ、１つのアレイを転送線に選択的に結合し
てＳＡＭを使用してデータを転送することができるよう
になっている。センス増幅器２３２は、当業者に周知の
ように、ダイナミック・メモリ・セルにアクセスするよ
うに、Ｄｉｇｉｔ線及びＤｉｇｉｔ*線に接続されてい
る。
を介していくつかのメモリ・アレイ２３４（１）〜
（４）のセンス増幅器２３２に選択的に結合される。結
合トランジスタは、トランジスタのゲートに接続されて
いるパス・アレイ線を使用して選択的にアドレス指定す
ることができ、１つのアレイを転送線に選択的に結合し
てＳＡＭを使用してデータを転送することができるよう
になっている。センス増幅器２３２は、当業者に周知の
ように、ダイナミック・メモリ・セルにアクセスするよ
うに、Ｄｉｇｉｔ線及びＤｉｇｉｔ*線に接続されてい
る。
【００４４】図９に、４つのメモリ・アレイ２３４
（１）〜（４）をスタティック・メモリ・セル２０１に
結合する１つのメモリ・アーキテクチャのより詳細な実
施例を図示する。スタティック・メモリ・セルには、Ｓ
ＡＭアドレスをデコードし、そこから入出力を制御する
ＳＡＭデコーダが接続されている。各スタティック・メ
モリ・セルは、ＤＲＡＭの複数のメモリ・アレイ・ブロ
ックと電気的に交信する。これは、スタティック・メモ
リ・セルがＤＲＡＭの１つのメモリ・アレイ・ブロック
と電気的に交信する従来の転送回路とは異なる。前述の
ように、単一転送線２２４を使用してＤＲＡＭメモリ・
ブロックとスタティック・セル２０１との間で転送を行
う。それに対して、従来のメモリは、純粋な差分、すな
わち２導線転送システムを使用してＤＲＡＭをスタティ
ック・セルに結合していた。センス増幅器２３２は、効
率化のためにインナー・ディジテート、すなわち互い違
いに配置されている。したがって、複数のメモリ・セル
が１つのセンス増幅器を共用することができ、センス増
幅器の総数を減らすことができる。
（１）〜（４）をスタティック・メモリ・セル２０１に
結合する１つのメモリ・アーキテクチャのより詳細な実
施例を図示する。スタティック・メモリ・セルには、Ｓ
ＡＭアドレスをデコードし、そこから入出力を制御する
ＳＡＭデコーダが接続されている。各スタティック・メ
モリ・セルは、ＤＲＡＭの複数のメモリ・アレイ・ブロ
ックと電気的に交信する。これは、スタティック・メモ
リ・セルがＤＲＡＭの１つのメモリ・アレイ・ブロック
と電気的に交信する従来の転送回路とは異なる。前述の
ように、単一転送線２２４を使用してＤＲＡＭメモリ・
ブロックとスタティック・セル２０１との間で転送を行
う。それに対して、従来のメモリは、純粋な差分、すな
わち２導線転送システムを使用してＤＲＡＭをスタティ
ック・セルに結合していた。センス増幅器２３２は、効
率化のためにインナー・ディジテート、すなわち互い違
いに配置されている。したがって、複数のメモリ・セル
が１つのセンス増幅器を共用することができ、センス増
幅器の総数を減らすことができる。
【００４５】差分転送回路の使用における困難をさらに
示すために、図１０に典型的なダイナミック・メモリの
略断面図を示す。典型的には、ＤＲＡＭは第１のレベル
の金属、すなわち金属１を使用して、ＤＲＡＭアレイ内
にＤｉｇｉｔ線及びＤｉｇｉｔ*線２３８を作製する。
アレイ・レイアウトの効率上の考慮のために、転送線は
通常、第２のレベルの金属導体、すなわち金属２の上に
作製される。当業界で周知の理由から、金属２の幅と間
隔は、金属１の形状寸法まで小さくすることはできな
い。この間隔要件の１つの理由は、ＤＲＡＭでは金属２
が主周辺回路コミュニケーションと電力バスに使用され
ることである。したがって、電力上の考慮のために、金
属２は金属１よりも大きい。差分転送技法を使用するメ
モリを作製するには、２本の金属２導線を使用しなけれ
ばならない。この間隔要件のために、ディジット線対が
占める面積と同じダイ面積内に差分転送回路を作製する
ことができない。しかし、単一転送線２２４を使用すれ
ば、追加の集積回路ダイ面積を必要とせずに転送回路を
実装することができる。
示すために、図１０に典型的なダイナミック・メモリの
略断面図を示す。典型的には、ＤＲＡＭは第１のレベル
の金属、すなわち金属１を使用して、ＤＲＡＭアレイ内
にＤｉｇｉｔ線及びＤｉｇｉｔ*線２３８を作製する。
アレイ・レイアウトの効率上の考慮のために、転送線は
通常、第２のレベルの金属導体、すなわち金属２の上に
作製される。当業界で周知の理由から、金属２の幅と間
隔は、金属１の形状寸法まで小さくすることはできな
い。この間隔要件の１つの理由は、ＤＲＡＭでは金属２
が主周辺回路コミュニケーションと電力バスに使用され
ることである。したがって、電力上の考慮のために、金
属２は金属１よりも大きい。差分転送技法を使用するメ
モリを作製するには、２本の金属２導線を使用しなけれ
ばならない。この間隔要件のために、ディジット線対が
占める面積と同じダイ面積内に差分転送回路を作製する
ことができない。しかし、単一転送線２２４を使用すれ
ば、追加の集積回路ダイ面積を必要とせずに転送回路を
実装することができる。
【００４６】以下に、ＤＲＡＭからＳＲＡＭへのＲＥＡ
Ｄと、ＳＡＭからＤＲＡＭにデータを書き込むＷＲＩＴ
Ｅ転送を行うための、単一転送線メモリ回路の動作方法
を説明する。両方の転送において基礎となる動作は、単
一転送線２２４に信号を供給し、次にそれをＲＥＡＤ転
送のために平衡ＳＡＭセルに結合するか、またはＷＲＩ
ＴＥ転送のために平衡ＤＲＡＭセンス増幅器に結合する
ことである。
Ｄと、ＳＡＭからＤＲＡＭにデータを書き込むＷＲＩＴ
Ｅ転送を行うための、単一転送線メモリ回路の動作方法
を説明する。両方の転送において基礎となる動作は、単
一転送線２２４に信号を供給し、次にそれをＲＥＡＤ転
送のために平衡ＳＡＭセルに結合するか、またはＷＲＩ
ＴＥ転送のために平衡ＤＲＡＭセンス増幅器に結合する
ことである。
【００４７】基本転送方法は、上書きされるレジスタが
平衡状態またはプリチャージ状態にあり、データを供給
するレジスタがアクティブに駆動される状態にある、レ
ジスタ間転送に基づいている。選択された２つのレジス
タは、単一転送線回路によって互いに結合される。図１
１を参照すると、このメモリ回路の略ブロック図が示さ
れている。直列式メモリは、単一転送線によってＤＲＡ
Ｍに結合されている。この転送線は平衡させることがで
き、ＤＲＡＭは、メモリ・セルと、センス増幅器と、デ
ィジット線とを備え、ＳＡＭは平衡させることができ
る。さらにこの単一転送線回路は、いくつかのスタティ
ック・メモリがいくつかのダイナミック・メモリに結合
されているメモリに組み込むことができる。
平衡状態またはプリチャージ状態にあり、データを供給
するレジスタがアクティブに駆動される状態にある、レ
ジスタ間転送に基づいている。選択された２つのレジス
タは、単一転送線回路によって互いに結合される。図１
１を参照すると、このメモリ回路の略ブロック図が示さ
れている。直列式メモリは、単一転送線によってＤＲＡ
Ｍに結合されている。この転送線は平衡させることがで
き、ＤＲＡＭは、メモリ・セルと、センス増幅器と、デ
ィジット線とを備え、ＳＡＭは平衡させることができ
る。さらにこの単一転送線回路は、いくつかのスタティ
ック・メモリがいくつかのダイナミック・メモリに結合
されているメモリに組み込むことができる。
【００４８】図１２を参照しながら、ＲＥＡＤ転送動作
について詳細に説明する。転送を開始するために、ＲＡ
Ｓ*線がローになり、当業者に周知のように集積回路の
外部入力からＲＥＡＤ転送コマンドがデコードされる。
次に、アレイＥＱ線を下げることによってＤＲＡＭアレ
イ平衡を終了する。選択された行線がハイになり、メモ
リ・セル電荷をＤｉｇｉｔ線とＤｉｇｉｔ*線にダンプ
する。この図では、メモリ・セルは論理ゼロを含み、そ
れに接続されるとＤｉｇｉｔ*線をローに引き下げる。
次に、前述のように、ＮＬａｔｃｈとＰＬａｔｃｈを介
してセンス増幅器をアクティブにすることによってＤｉ
ｇｉｔ線とＤｉｇｉｔ*線の電圧レベルが検知される。
について詳細に説明する。転送を開始するために、ＲＡ
Ｓ*線がローになり、当業者に周知のように集積回路の
外部入力からＲＥＡＤ転送コマンドがデコードされる。
次に、アレイＥＱ線を下げることによってＤＲＡＭアレ
イ平衡を終了する。選択された行線がハイになり、メモ
リ・セル電荷をＤｉｇｉｔ線とＤｉｇｉｔ*線にダンプ
する。この図では、メモリ・セルは論理ゼロを含み、そ
れに接続されるとＤｉｇｉｔ*線をローに引き下げる。
次に、前述のように、ＮＬａｔｃｈとＰＬａｔｃｈを介
してセンス増幅器をアクティブにすることによってＤｉ
ｇｉｔ線とＤｉｇｉｔ*線の電圧レベルが検知される。
【００４９】ＮＬａｔｃｈ線とＰＬａｔｃｈ線を使用し
てセンス増幅器がストローブされた後、Ｄｉｇｉｔ線と
Ｄｉｇｉｔ*線はそれぞれの全電力レール及び接地レー
ルに別々に分かれる。この時点で、図６を参照しながら
説明したようにＳＡＭメモリ・セル・ノード２０４及び
２０６がＶｃｃ／２に平衡またはプリチャージされる。
ＳＡＭ ＰＡＳＳがローのときＳＡＭとＤＲＡＭが分離
され、サイクル内のより早い時点でＳＡＭセルを平衡さ
せることもできることがわかるであろう。次に、ＰＲＥ
ＴＲＡＮを下げて、トランジスタ２２８をオフにし、転
送線２２４のＶｃｃ／２へのプリチャージを終了する。
てセンス増幅器がストローブされた後、Ｄｉｇｉｔ線と
Ｄｉｇｉｔ*線はそれぞれの全電力レール及び接地レー
ルに別々に分かれる。この時点で、図６を参照しながら
説明したようにＳＡＭメモリ・セル・ノード２０４及び
２０６がＶｃｃ／２に平衡またはプリチャージされる。
ＳＡＭ ＰＡＳＳがローのときＳＡＭとＤＲＡＭが分離
され、サイクル内のより早い時点でＳＡＭセルを平衡さ
せることもできることがわかるであろう。次に、ＰＲＥ
ＴＲＡＮを下げて、トランジスタ２２８をオフにし、転
送線２２４のＶｃｃ／２へのプリチャージを終了する。
【００５０】ＰＳＤＤ ＡＲＲＡＹ線のうちの１本がア
クティブにされてハイになり、トランジスタ２３０を介
してＤｉｇｉｔ線信号を転送線に結合する。次に、ＳＡ
ＭＰＡＳＳ線がアクティブにされ、トランジスタ２２６
を介して転送線２２４をＳＡＭセル２０１に結合する。
ＳＡＭ ＰＡＳＳをアクティブにする前にＳＡＭＥＱが
ローになって、転送線２２４からＳＡＭセルに信号を結
合することができることに留意されたい。適切な量の信
号がＳＡＭセルに結合された後（所定の電圧変化Δ
Ｖ）、ＰＡＳＳ ＡＲＲＡＹとＰＡＳＳ ＳＡＭが非ア
クティブにされ、ＤＲＡＭメモリ・セルからＳＡＭセル
への結合を終了する。次にＳＡＭセルの基準電圧が再び
アクティブになる。つまり、ＳＥＬＴ*がハイになり、
トランジスタ２１０を介してＳＡＭ ＲＥＦＥＲＥＮＣ
Ｅを接地電圧にし、ＳＷがローになってＳＡＭセルのプ
ルアップ・トランジスタ２１６を再イネーブルする。Ｐ
ＲＥＴＲＡＮ線を再度アクティブにして、転送線を今後
の転送動作のためにＶｃｃ／２にプリチャージし戻すこ
とができる。
クティブにされてハイになり、トランジスタ２３０を介
してＤｉｇｉｔ線信号を転送線に結合する。次に、ＳＡ
ＭＰＡＳＳ線がアクティブにされ、トランジスタ２２６
を介して転送線２２４をＳＡＭセル２０１に結合する。
ＳＡＭ ＰＡＳＳをアクティブにする前にＳＡＭＥＱが
ローになって、転送線２２４からＳＡＭセルに信号を結
合することができることに留意されたい。適切な量の信
号がＳＡＭセルに結合された後（所定の電圧変化Δ
Ｖ）、ＰＡＳＳ ＡＲＲＡＹとＰＡＳＳ ＳＡＭが非ア
クティブにされ、ＤＲＡＭメモリ・セルからＳＡＭセル
への結合を終了する。次にＳＡＭセルの基準電圧が再び
アクティブになる。つまり、ＳＥＬＴ*がハイになり、
トランジスタ２１０を介してＳＡＭ ＲＥＦＥＲＥＮＣ
Ｅを接地電圧にし、ＳＷがローになってＳＡＭセルのプ
ルアップ・トランジスタ２１６を再イネーブルする。Ｐ
ＲＥＴＲＡＮ線を再度アクティブにして、転送線を今後
の転送動作のためにＶｃｃ／２にプリチャージし戻すこ
とができる。
【００５１】図１３を参照しながら、ＷＲＩＴＥ転送動
作について詳細に説明する。転送を開始するために、Ｒ
ＡＳ*がローになり、当技術分野で周知のように、外部
入力からＷＲＩＴＥ転送コマンドがデコードされる。Ｐ
ＲＥＴＲＡＮ線が下げられ、トランジスタ２２８をオフ
にする。次に信号ＰＡＳＳ ＳＡＭがハイに引き上げら
れ、ＳＡＭセル２０１を転送線２２４に結合する。ＰＡ
ＳＳ ＳＡＭがハイになる前に、ＳＡＭノード２０４と
２０６が反対の電力レールになっている。図１３では、
ＳＡＭ*ノード２０６がＶｃｃ、ＳＡＭノード２０４が接
地電圧となるようにＳＡＭセルには論理ゼロが格納され
ている。ＰＡＳＳ ＳＡＭ線をアクティブにすると、転
送線２２４上にただちに信号が発生する。転送線上のプ
リチャージ電圧がローに結合されると、ＳＡＭノード２
０４がわずかにハイに引き上げられる。ＤＲＡＭ ＡＲ
ＲＡＹ ＥＱ線が下げられて、平衡トランジスタ１７１
をオフにする。前述のように、平衡トランジスタ１７１
は２本のＤｉｇｉｔ線の間に接続されて、Ｄｉｇｉｔ線
の電圧を選択的に等化する。ＡＲＲＡＹ ＥＱ線が下げ
られた後、ＰＡＳＳ ＡＲＲＡＹ線のうちの１本がハイ
になり、Ｄｉｇｉｔ線を転送線に結合する。行線１６５
がアクティブにされ、トランジスタ１６４を介してＤＲ
ＡＭメモリ・セル１６２をＤｉｇｉｔ線またはＤｉｇｉ
ｔ*線に選択的に結合する。図１３には、行線がハイに
なった後でＤｉｇｉｔ*の電圧が下がることによって明
らかなように、Ｄｉｇｉｔ*線に結合されたメモリ・セ
ルに格納されている論理ゼロが示されている。
作について詳細に説明する。転送を開始するために、Ｒ
ＡＳ*がローになり、当技術分野で周知のように、外部
入力からＷＲＩＴＥ転送コマンドがデコードされる。Ｐ
ＲＥＴＲＡＮ線が下げられ、トランジスタ２２８をオフ
にする。次に信号ＰＡＳＳ ＳＡＭがハイに引き上げら
れ、ＳＡＭセル２０１を転送線２２４に結合する。ＰＡ
ＳＳ ＳＡＭがハイになる前に、ＳＡＭノード２０４と
２０６が反対の電力レールになっている。図１３では、
ＳＡＭ*ノード２０６がＶｃｃ、ＳＡＭノード２０４が接
地電圧となるようにＳＡＭセルには論理ゼロが格納され
ている。ＰＡＳＳ ＳＡＭ線をアクティブにすると、転
送線２２４上にただちに信号が発生する。転送線上のプ
リチャージ電圧がローに結合されると、ＳＡＭノード２
０４がわずかにハイに引き上げられる。ＤＲＡＭ ＡＲ
ＲＡＹ ＥＱ線が下げられて、平衡トランジスタ１７１
をオフにする。前述のように、平衡トランジスタ１７１
は２本のＤｉｇｉｔ線の間に接続されて、Ｄｉｇｉｔ線
の電圧を選択的に等化する。ＡＲＲＡＹ ＥＱ線が下げ
られた後、ＰＡＳＳ ＡＲＲＡＹ線のうちの１本がハイ
になり、Ｄｉｇｉｔ線を転送線に結合する。行線１６５
がアクティブにされ、トランジスタ１６４を介してＤＲ
ＡＭメモリ・セル１６２をＤｉｇｉｔ線またはＤｉｇｉ
ｔ*線に選択的に結合する。図１３には、行線がハイに
なった後でＤｉｇｉｔ*の電圧が下がることによって明
らかなように、Ｄｉｇｉｔ*線に結合されたメモリ・セ
ルに格納されている論理ゼロが示されている。
【００５２】ＤＲＡＭメモリ・セルを上書きするには、
転送線２２４からの信号がＤＲＡＭメモリ・セルによる
信号変化よりも大きくなければならないことがわかるで
あろうう。すなわち、Ｄｉｇｉｔ線電圧（ΔＶDigit）
の変化はＤｉｇｉｔ*線電圧（ΔＶDigit*）よりも大き
くなければならない。この結果、ＤＲＡＭのＤｉｇｉｔ
対または列が上書きされる。したがって、ＤＲＡＭセル
が結合されたときにＤｉｇｉｔ*がローになったとして
も、ＳＡＭ転送後にＤｉｇｉｔ線よりも電圧が低くない
ため、結局はハイになる。
転送線２２４からの信号がＤＲＡＭメモリ・セルによる
信号変化よりも大きくなければならないことがわかるで
あろうう。すなわち、Ｄｉｇｉｔ線電圧（ΔＶDigit）
の変化はＤｉｇｉｔ*線電圧（ΔＶDigit*）よりも大き
くなければならない。この結果、ＤＲＡＭのＤｉｇｉｔ
対または列が上書きされる。したがって、ＤＲＡＭセル
が結合されたときにＤｉｇｉｔ*がローになったとして
も、ＳＡＭ転送後にＤｉｇｉｔ線よりも電圧が低くない
ため、結局はハイになる。
【００５３】ＤＲＡＭメモリ・セルがＤｉｇｉｔ線のう
ちの１本に結合された後、ＰＡＳＳＡＲＲＡＹ線とＰＡ
ＳＳ ＳＡＭ線が下げられ、ＤＲＡＭとＳＡＭが転送線
から減結合される。Ｄｉｇｉｔ線が転送線から分離され
ていると、ＤＲＡＭセンス増幅器がＮＬａｔｃｈ信号と
ＰＬａｔｃｈ信号を使用してストローブされ、Ｄｉｇｉ
ｔ及びＤｉｇｉｔ*上の電圧が検知され、それぞれの電
力レールに増幅される。最後に、次の転送動作に備え
て、ＰＲＥＴＲＡＮ線を再イネーブルして転送線をＶｃ
ｃ／２にプリチャージすることができる。
ちの１本に結合された後、ＰＡＳＳＡＲＲＡＹ線とＰＡ
ＳＳ ＳＡＭ線が下げられ、ＤＲＡＭとＳＡＭが転送線
から減結合される。Ｄｉｇｉｔ線が転送線から分離され
ていると、ＤＲＡＭセンス増幅器がＮＬａｔｃｈ信号と
ＰＬａｔｃｈ信号を使用してストローブされ、Ｄｉｇｉ
ｔ及びＤｉｇｉｔ*上の電圧が検知され、それぞれの電
力レールに増幅される。最後に、次の転送動作に備え
て、ＰＲＥＴＲＡＮ線を再イネーブルして転送線をＶｃ
ｃ／２にプリチャージすることができる。
【００５４】本発明は、並列スタティック・レジスタを
使用してＤＲＡＭアレイと電気的に交信する、ＣＡＣＨ
Ｅ ＤＲＡＭタイプの部品にきわめて好適であることに
留意されたい。さらに、他の実施例には、当業者に周知
のように、半分の長さのＳＡＭ素子２４０を使用するシ
ングル・エンド転送が含まれる。図１４に示すように、
２ＤＲＡＭ列ごとに１つのＳＡＭメモリ・セル２０１を
設ける。このメモリでは、１本の転送線２２４がＤＲＡ
Ｍアレイの２対のＤｉｇｉｔ線に結合されている。これ
によって、当技術分野で周知のようにＤＲＡＭアレイへ
のランダム・アクセス動作のために、列デコード回路が
未使用の金属２線２４３上に選択信号を供給することが
できる。
使用してＤＲＡＭアレイと電気的に交信する、ＣＡＣＨ
Ｅ ＤＲＡＭタイプの部品にきわめて好適であることに
留意されたい。さらに、他の実施例には、当業者に周知
のように、半分の長さのＳＡＭ素子２４０を使用するシ
ングル・エンド転送が含まれる。図１４に示すように、
２ＤＲＡＭ列ごとに１つのＳＡＭメモリ・セル２０１を
設ける。このメモリでは、１本の転送線２２４がＤＲＡ
Ｍアレイの２対のＤｉｇｉｔ線に結合されている。これ
によって、当技術分野で周知のようにＤＲＡＭアレイへ
のランダム・アクセス動作のために、列デコード回路が
未使用の金属２線２４３上に選択信号を供給することが
できる。
【００５５】結論 以上、スタティック・メモリとダイナミック・メモリと
の間でデータを転送するための単一転送線回路について
述べた。スタティック・メモリは所定の電圧レベルに平
衡させることができる。また、単一転送線所定の電圧レ
ベルにプリチャージすることもできる。メモリ間での読
取り転送または書込み転送のために、これらの要素を選
択的に結合し、平衡させる方法についても述べている。
この回路によって１つのスタティック・メモリをいくつ
かのダイナミック・メモリに有効に結合することができ
ると同時に、通信線に必要なダイ面積を少なくすること
ができる。
の間でデータを転送するための単一転送線回路について
述べた。スタティック・メモリは所定の電圧レベルに平
衡させることができる。また、単一転送線所定の電圧レ
ベルにプリチャージすることもできる。メモリ間での読
取り転送または書込み転送のために、これらの要素を選
択的に結合し、平衡させる方法についても述べている。
この回路によって１つのスタティック・メモリをいくつ
かのダイナミック・メモリに有効に結合することができ
ると同時に、通信線に必要なダイ面積を少なくすること
ができる。
【図１】本発明を組み込むマルチポート・メモリを示す
ブロック図である。
ブロック図である。
【図２】関連するダイナミック・メモリ及び結合された
スタティック・メモリの一部を示す図である。
スタティック・メモリの一部を示す図である。
【図３】図２の回路のタイミング図である。
【図４】ダイナミック・メモリ及びスタティック・メモ
リ平衡回路を組み込んだ結合されたスタティック・メモ
リの一部を示す図である。
リ平衡回路を組み込んだ結合されたスタティック・メモ
リの一部を示す図である。
【図５】図４のスタティック・メモリ回路のタイミング
図である。
図である。
【図６】図４の読取り転送操作のタイミング図である。
【図７】センス増幅器及びＤＲＡＭアレイの配置を示す
図である。
図である。
【図８】スタティック・メモリをいくつかのＤＲＡＭア
レイに接続する単線転送回路を示す図である。
レイに接続する単線転送回路を示す図である。
【図９】１つのＳＡＭと４つのＤＲＡＭアレイの間のい
くつかの単線転送回路を示す図である。
くつかの単線転送回路を示す図である。
【図１０】金属列線と金属転送線を有するＤＲＡＭダイ
の断面図である。
の断面図である。
【図１１】図８の回路を使用するＳＡＭとＤＲＡＭの間
の転送を示す略ブロック図である。
の転送を示す略ブロック図である。
【図１２】図８の回路を使用する読取り転送のタイミン
グ図である。
グ図である。
【図１３】図８の回路を使用する書込み転送のタイミン
グ図である。
グ図である。
【図１４】図８の回路を使用してＤＲＡＭに結合された
分割ＳＡＭを示す図である。
分割ＳＡＭを示す図である。
１１０ ＤＲＡＭアレイ １１２ 行アドレス・ラッチ／バッファ １１６ 列アドレス・ラッチ／バッファ １１８ 列デコーダ １２０ ＤＲＡＭ出力バッファ １２２ 下位ＳＡＭ １２４ 上位ＳＡＭ １２６ 転送制御回路 １２８ 転送ゲート １３０ 転送ゲート １３２ ＳＡＭアドレス・ラッチ／バッファ １３６ ＳＡＭ場所デコーダ １３７ 分割ＳＡＭ状況及び制御回路 １３８ ＳＡＭ出力バッファ １４０ ＳＡＭ入力バッファ １４４ タイミング発生及び制御論理回路 １４６ ＤＲＡＭ入力バッファ １４８ ブロック書込み制御論理回路 １５０ カラー・レジスタ １５２ 列マスク １５４ マスク書込み制御論理回路 １５６ マスク・データ・レジスタ １５８ 書込み制御論理回路 １６０ センス増幅器
Claims (14)
- 【請求項１】 複数のダイナミック・メモリ・セルを有
するダイナミック・メモリ・アレイと、 複数のスタティック・メモリ・セルを有するスタティッ
ク・メモリと、 それぞれの単一転送線が複数のダイナミック・メモリ・
セルのうちの１つのセルとスタティック・メモリ・セル
のうちの１つのセルとの間でデータを転送する、スタテ
ィック・メモリとダイナミック・メモリとに結合された
複数の単一転送線とを含む集積メモリ回路。 - 【請求項２】 複数の単一転送線を所定の電圧レベルに
荷電する、複数の単一転送線に接続されたプリチャージ
回路をさらに含む、請求項１に記載の集積メモリ回路。 - 【請求項３】 複数のスタティック・メモリ・セルを複
数の単一転送線に選択的に結合する、スタティック・メ
モリと複数の単一転送線との間に電子的に配置されたパ
ス回路をさらに含む、請求項１に記載の集積メモリ回
路。 - 【請求項４】 複数のダイナミック・メモリ・セルのう
ちの１つのセルを複数の単一転送線のうちの１本に選択
的に結合する、複数のダイナミック・メモリ・セルと複
数の単一転送線との間に電気的に配置されたメモリ・セ
ル・パス回路をさらに含む、請求項１に記載の集積メモ
リ回路。 - 【請求項５】 複数のスタティック・メモリ・セルを所
定の電圧レベルに平衡させる、複数のスタティック・メ
モリ・セルに接続された平衡回路をさらに含む、請求項
１に記載の集積メモリ回路。 - 【請求項６】 複数のスタティック・メモリ・セルのそ
れぞれが第１及び第２のノードを含み、 平衡回路が、第１及び第２のノードに接続されたトラン
ジスタを含むことを特徴とする、請求項５に記載の集積
メモリ回路。 - 【請求項７】 第１及び第２のノードを所定の電位に電
気的に結合する、バイアス回路をさらに含む、請求項６
に記載の集積メモリ回路。 - 【請求項８】 ダイナミック・メモリ・アレイが、複数
のダイナミック・メモリ・セルを有する複数の列に配置
され、複数の単一転送線がダイナミック・メモリ・アレ
イの２つの列に選択的に結合されて、２つの列のうちの
１つの列の複数のダイナミック・メモリ・セルのちの１
つのセルとスタティック・メモリ・セルのうちの１つの
セルとの間でデータを選択的に転送することを特徴とす
る、請求項１に記載の集積メモリ回路。 - 【請求項９】 複数のダイナミック・メモリ・セルを有
するダイナミック・メモリ・アレイと、 複数のスタティック・メモリ・セルを有するスタティッ
ク・メモリと、 それぞれの単一転送線が複数のダイナミック・メモリ・
セルのうちの１つのセルとスタティック・メモリ・セル
のうちの１つのセルとの間でデータを転送する、スタテ
ィック・メモリとダイナミック・メモリとに結合された
複数の単一転送線と、 複数の単一転送線を所定の電圧レベルに荷電する、複数
の単一転送線に接続されたプリチャージ回路と、 複数のスタティック・メモリ・セルを複数の単一転送線
に選択的に結合する、スタティック・メモリと複数の単
一転送線との間に電子的に配置されたパス回路と、 複数のダイナミック・メモリ・セルのうちの１つのセル
を複数の単一転送線のうちの１本に選択的に結合する、
複数のダイナミック・メモリ・セルと複数の単一転送線
との間に電気的に配置されたメモリ・セル・パス回路
と、 複数のスタティック・メモリ・セルを所定の電圧レベル
に平衡させる複数のスタティック・メモリ・セルに接続
された平衡回路とを含む、集積メモリ回路。 - 【請求項１０】 複数のダイナミック・メモリ・セルを
有するダイナミック・メモリ・アレイから複数のスタテ
ィック・メモリ・セルを有するスタティック・メモリを
使用してデータを読み取る方法であって、 複数のスタティック・メモリ・セルを所定の電圧レベル
に平衡させるステップと、 単一転送線を所定の電圧レベルにプリチャージするステ
ップと、 複数のダイナミック・メモリ・セルのうちの１つをセン
ス増幅器に結合するステップと、 センス増幅器を単一転送線に選択的に結合するステップ
と、 複数のスタティック・メモリ・セルのうちの１つを単一
転送線に選択的に結合するステップとを含む方法。 - 【請求項１１】 複数のスタティック・メモリ・セルの
うちの１つのセルに電圧を転送するステップと、 複数のスタティック・メモリ・セルのうちの１つのセル
を単一転送線から電気的に分離するステップと、 複数のスタティック・メモリ・セルのうちの１つのセル
を使用して電圧をラッチするステップとをさらに含む、
請求項１０に記載の方法。 - 【請求項１２】 複数のメモリ・セルを有するスタティ
ック・メモリから複数のダイナミック・メモリ・セルを
有するダイナミック・メモリ・アレイに書込みを行う方
法であって、 複数のスタティック・メモリ・セルのうちの１つのセル
上に格納されているデータを単一転送線に選択的に結合
するステップと、 複数のダイナミック・メモリ・セルのうちの１つのセル
に関連するセンス増幅器を等化するステップと、 センス増幅器を単一転送線に選択的に結合するステップ
と、 複数のダイナミック・メモリ・セルのうちの１つのセル
をセンス増幅器に選択的に結合するステップと、 センス増幅器をストローブして単一転送線上の信号を検
知し、増幅するステップとを含む方法。 - 【請求項１３】 センス増幅器をストローブする前にセ
ンス増幅器から単一転送線を減結合するステップをさら
に含む、請求項１２に記載の方法。 - 【請求項１４】 ダイナミック・メモリからプルアップ
回路とプルダウン回路とを有するスタティック・メモリ
にデータを転送する方法であって、 プルアップ回路をディスエーブルするステップと、 プルダウン回路をディスエーブルするステップと、 スタティック・メモリを所定の電位に平衡させるステッ
プと、 スタティック・メモリをダイナミック・メモリに結合す
るステップと、 スタティック・メモリ上に差分電圧を与えるステップ
と、 スタティック・メモリをダイナミック・メモリから減結
合するステップと、 プルダウン回路をアクティブにするステップと、 プルアップ回路をアクティブにするステップとを含む方
法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US49754095A | 1995-06-30 | 1995-06-30 | |
| US08/497,540 | 1995-06-30 | ||
| US08/497,071 | 1995-06-30 | ||
| US08/497,071 US5657266A (en) | 1995-06-30 | 1995-06-30 | Single ended transfer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917177A true JPH0917177A (ja) | 1997-01-17 |
Family
ID=27052387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188860A Pending JPH0917177A (ja) | 1995-06-30 | 1996-06-28 | シングル・エンド転送回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0917177A (ja) |
| KR (1) | KR100430536B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054217B2 (en) | 2003-09-12 | 2006-05-30 | Sanyo Electric Co. Ltd. | Semiconductor memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102590417B1 (ko) * | 2023-03-22 | 2023-10-17 | 이상진 | 원적외선을 발산시키는 온열기 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960005353B1 (ko) * | 1993-07-31 | 1996-04-24 | 삼성전자주식회사 | 비디오램의 열디코오더 배열방법 |
| JP3199205B2 (ja) * | 1993-11-19 | 2001-08-13 | 株式会社日立製作所 | 並列演算装置 |
-
1996
- 1996-06-28 JP JP8188860A patent/JPH0917177A/ja active Pending
- 1996-06-29 KR KR1019960026056A patent/KR100430536B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054217B2 (en) | 2003-09-12 | 2006-05-30 | Sanyo Electric Co. Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100430536B1 (ko) | 2004-07-19 |
| KR970003243A (ko) | 1997-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5768178A (en) | Data transfer circuit in a memory device | |
| US4943944A (en) | Semiconductor memory using dynamic ram cells | |
| US5568428A (en) | Memory device and serial-parallel data transform circuit | |
| US6351423B2 (en) | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode | |
| JP2724932B2 (ja) | デュアルポートメモリ | |
| KR100197757B1 (ko) | 다이나믹형 반도체메모리장치 | |
| JPS60136086A (ja) | 半導体記憶装置 | |
| JPS61296449A (ja) | 二重アレイメモリ | |
| US5892724A (en) | NAND-type dynamic RAM having temporary storage register and sense amplifier coupled to multi-open bit lines | |
| KR100613317B1 (ko) | 비트라인을 고정된 전위로 유지하여 메모리에 고속 기입을하는 시스템 및 방법 | |
| US6108254A (en) | Dynamic random access memory having continuous data line equalization except at address transition during data reading | |
| JPH04216394A (ja) | 半導体記憶装置 | |
| JPH0467496A (ja) | 半導体メモリ | |
| US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
| US5586076A (en) | Semiconductor memory device permitting high speed data transfer and high density integration | |
| EP0573046B1 (en) | Semiconductor memory device with single data line pair shared between memory cell arrays | |
| US5654933A (en) | Equilibrated sam read transfer circuit | |
| US5383160A (en) | Dynamic random access memory | |
| US5463584A (en) | Semiconductor memory device | |
| US5894440A (en) | Semiconductor memory device and data transferring structure and method therein | |
| US5341332A (en) | Semiconductor memory device capable of flash writing and method of flash writing | |
| JPH07141881A (ja) | 階層的ビットラインメモリアーキテクチュア | |
| US7064993B2 (en) | Semiconductor memory device with common I/O type circuit configuration achieving write before sense operation | |
| JPH0917177A (ja) | シングル・エンド転送回路 | |
| JP2740486B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060421 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060629 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060515 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070227 |