KR100430536B1 - 단일라인으로종료되는전송회로 - Google Patents

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Abstract

정적 메모리와 동적 메모리 간에 데이타를 전송하기 위한 전송 회로 및 방법이 개시된다. 상기 정적 메모리는 직렬 액세스 메모리(SAM)이고, 동적 메모리는 동적 랜덤 액세스 메모리(DRAM)이다. 상기 전송 회로는 메모리 모두에 선택적으로 연결된 단일 전송 라인을 구비한다. 상기 정적 메모리와 상기 단일 전송 라인은 소정의 전압 레벨로 예비-충전되거나 평형화될 수 있다. 상기 전송 라인 전압이 상기 소정의 전압 레벨로부터 바뀐 후 다른 메모리 셀에 연결될 수 있도록 메모리 셀을 단일 전송 라인에 연결시킴으로서 데이타의 전송이 수행된다.

Description

단일 라인으로 종료되는 전송 회로
기술 분야 및 배경 기술
본 발명은 대체로 집적 회로 메모리에 관한 것으로, 특히 정적(static) 메모리와 동적(dynamic) 메모리 간에 데이타를 전송하는 것에 관한 것이다.
멀티-포트 랜덤 액세스 메모리(RAM)는 비디오 시스템에 있어서의 그 효율성 때문에 흔히 비디오 랜덤 액세스 메모리(VRAM)로 불리우며, 스탠더드 RAM보다 훨씬 빠르다. 그 간단한 형태로, 멀티포트 메모리는 동적 랜덤 액세스 메모리(DRAM), DRAM 콘트롤러, 적어도 한 개의 직렬 메모리(serial memory) 및 직렬 메모리 콘트롤러를 포함한다. 각각의 직렬 메모리는 기본적으로, DRAM으로부터 데이타의 블럭을 수신하여 직렬 데이타 포트를 통해 직렬로 데이타를 시프트(shift data out) 아웃할 수 있는 롱(long) 시프트 레지스터이다. 또한 각각의 직렬 메모리는 직렬 포트를 통해 직렬로 데이타를 시프트 인(shift data in)하여 DRAM에 데이타를 전송할 수 있다.
DRAM은 각각 열과 행을 갖는 복수의 2차원 평면에 복수의 비트 레지스터를저장하기 위한 동적 어레이이다. 각 비트 레지스터는 각 평면에 동일한 행과 열 어드레스에 의해 한정된다. 각각의 직렬 메모리는, DRAM의 열이 레지스터 행의 비트에 대응하도록 DRAM의 각 평면 중 하나와 연관된 비트 레지스터 행을 갖는다.
일반적으로, DRAM 및 직렬 메모리는 데이타의 내부 전송을 위해 조합하여 또는 독립적으로 동작할 수 있다. 조합하여 동작할 때, 직렬 메모리는 DRAM의 한 행에 액세스를 허용하도록 구성된다. 각 행에 512 열 어드레스를 갖는 DRAM이라고 가정하면, 직렬 메모리는 DRAM의 한 행의 어드레스 0-511를 읽거나 또는 이것에 기록할 수 있다. 이와 같은 구성으로 DRAM과 직렬 메모리 사이에 양방향으로의 내부 데이타 전송 뿐만 아니라, 각 메모리에의 독립적인 액세스도 가능하게 한다.
DRAM은 개별적인 메모리 셀의 배열로 구성되어 있다. 각 메모리 셀은 전형적으로 전하를 유지할 수 있는 커패시터와 커패시터 전하를 액세스하기 위한 액세스 트랜지스터를 구비한다. 상기 전하를 데이타 비트라고 하며, 고전압 또는 저전압일 수 있다. 데이타는 기록 모드 동안 메모리 셀에 저장되거나 또는 판독 모드동안 메모리 셀로부터 검색될 수 있다. 데이터는 디짓 라인(Digit lines)으로 불리우는 단일 라인을 통해 전송되고, 디짓 라인은 스위칭 디바이스로 사용되는 트랜지스터를 통해 입/출력 라인에 연결된다. 저장된 데이타의 각 비트에 대해, 그것의 참 논리 상태는 I/O 라인 상에서 이용할 수 있고, 그 상보성 논리 상태는 I/O 상보성 라인(complementary line) 상에서 이용할 수 있다. 이와 같이, 각 메모리 셀은 두 개의 디짓 라인, 즉 디짓(Digit)과 디짓 콤플리먼트(Digit complement)를 갖는다.
전형적으로, 메모리 셀은 어레이로 배열되고, 각 셀은 어레이에서 그 위치를식별하는 어드레스를 갖는다. 상기 어레이는 각 교차점에서 메모리 셀과 행을 교차시키는 구성을 포함한다. 셀로부터 판독하거나 또는 셀에 기록하기 위해서는, 문제의 특정 셀이 어드레스되어야 한다. 특정 메모리 셀에 대한 어드레스는 행 디코더 및 열 디코더로의 입력 신호로써 표현된다. 행 디코더는 행 어드레스에 응답하여 워드 라인을 구동시킨다. 선택된 워드 라인은 선택된 워드 라인과 통신하는 각 메모리 셀을 위한 액세스 트랜지스터를 구동시킨다. 열 디코더는 열 어드레스에 응답하여 디짓 라인 쌍(a Digit line pair)을 선택한다. 판독 동작을 위해, 선택된 워드 라인은 소정의 행 어드레스에 대한 액세스 트랜지스터를 구동시키고, 데이타가 디짓 라인 쌍에 래치된다.
상술한 바와 같이, 종래의 동적 메모리는 데이타를 저장하기 위해 집적 회로에 커패시터로서 제조된 메모리 셀을 사용한다. 즉, 논리 "1"은 커패시터에 전하로서 저장되고, 논리 "0"에 대해서는 커패시터가 방전된다. 디짓 라인의 쌍들은 메모리 셀 및 감지 증폭기 모두에 접속된다. 이들 감지 증폭기는 디짓 라인 쌍에 있어서의 미세한 차이를 감지하고 메모리 셀을 판독하거나 또는 메모리 셀에 기록하기 위해 디짓 라인들을 최대 전원 공급 레일(full power supply rails)로 구동시키는데 이용된다. 일단 데이타가 감지되면, 이는 디짓 라인 쌍을 거쳐 직렬 메모리로 전송될 수 있다.
일반적으로, DRAM에서 직렬 액세스 메모리(SAM)와 같은 직렬 메모리로 데이타를 전송하기 위해, DRAM에 저장된 데이타는 차동 전압으로서 감지된 다음, 메모리는 두 개의 전송 라인을 사용하여 접속된다. 만약 SAM이 DRAM으로부터 전송되고있는 데이타와는 다른 데이타를 저장하고 있으면, DRAM은 SAM을 오버라이트(over-write)하여야 한다. 이 동작은 시간을 허비하고 상당한 양의 전류를 필요로 한다.
또한, 보다 많은 저장 능력을 갖는 집적 동적 메모리 회로의 요구에 응답하기 위해, 개별적인 메모리 셀들의 크기는 축소됨으로써, 보다 많은 메모리 셀을 동일한 집적 회로 다이에 설치할 수 있다. 그러나, 동적 메모리 셀에 저장된 데이타를 감지하는데 사용되는 감지 증폭기는 감지 증폭기가 메모리 셀과 단일 피치(single pitched)로 되도록 충분히 축소되지 않고 있으며, 특히 만약 감지 증폭기가 효율을 고려하여 공유된 경우, 증폭기 회로 배치를 감지하기 위한 복잡한 메모리 어레이를 피할 수 없다. 복잡한 회로 배치의 결과, DRAM과 SAM간의 전송 회로는, 다이 면적이 전송 라인 쌍을 수용하도록 커질 것을 필요로 한다. 따라서, 집적 메모리 회로에 사용된 축소된 메모리 셀 크기를 최대한 효율적으로 완전히 활용할 수는 없다. 적은 동작 전류와 축소된 다이 면적을 충족시키며 DRAM과 SAM 간에 데이타를 전송할 수 있는 전송 회로가 필요하다.
상술된 이유로 인해 그리고 본 발명의 명세서를 읽고 이해하는 기술분야의 숙련자에게는 명확할 이하 서술되는 다른 이유로 인해, 기술분야에서는 단일 전송 라인을 사용하여 정적 메모리와 동적 메모리 간에 데이타를 전송하기 위한 전송 회로 및 방법의 필요성이 존재한다.
발명의 요약
본 발명은 집적 메모리 회로에서 전송 회로가 갖는 상술한 문제와 다른 문제들을 다루게 되며, 이는 다음 명세서를 읽고 연구함으로써 알 수 있을 것이다. 단일 전송 라인을 사용하여 정적 메모리와 동적 메모리 사이에 데이타를 판독하고 기록하기 위한 전송 회로를 갖는 집적 메모리 회로가 서술된다.
특히, 본 발명은 동적 메모리 셀을 갖는 동적 메모리 어레이, 정적 메모리 셀을 갖는 정적 메모리와, 상기 정적 메모리와 상기 동적 메모리에 연결되어 있고 각각 상기 동적 메모리 셀과 상기 정적 메모리 셀 간에 데이타를 전송하기 위한 단일 전송 라인을 구비하는 집적 메모리 회로를 서술한다. 상기 메모리 회로는 단일 전송 라인을 소정의 전압 레벨로 충전시키기 위해 단일 전송 라인에 접속된 예비-충전 회로(pre-charge circuit)를 포함할 수 있다.
다른 실시예에서, 메모리는 정적 메모리 셀을 단일 전송 라인에 선택적으로 연결하기 위해 단일 전송 라인과 정적 메모리 사이에 전자적으로 놓인 패스 회로(pass circuitry)를 포함한다. 또한, 메모리 셀 패스 회로는 동적 메모리 셀을 단일 전송 라인에 선택적으로 연결시키기 위해 동적 메모리 셀과 단일 전송 라인 사이에 전기적으로 놓일 수 있다. 또 다른 실시예에서, 메모리는 정적 메모리 셀을 소정의 전압 레벨로 평형화시키기 위해 정적 메모리 셀에 접속된 평형화 회로를 포함할 수 있다.
다른 실시예는 정적 메모리 셀을 갖는 정적 메모리로써 동적 메모리 셀을 갖는 동적 메모리 어레이로부터 데이타를 판독하기 위한 방법을 서술한다. 상기 방법은 정적 메모리 셀을 소정의 전압 레벨로 평형화시키는 단계, 단일 전송 라인을 소정의 전압 레벨로 예비-충전하는 단계, 및 동적 메모리 셀 중 한 개의 셀을 감지 증폭기에 연결하는 단계를 포함한다. 상기 방법은 또한 상기 감지 증폭기를 단일전송 라인에 선택적으로 연결하는 단계와, 상기 정적 메모리 셀 중 한 개의 메모리 셀을 단일 전송 라인에 선택적으로 연결하는 단계를 포함한다.
정적 메모리 셀을 갖는 정적 메모리로부터 동적 메모리 셀을 갖는 동적 메모리 셀에 기록하기 위한 방법이 제공된다. 상기 방법은 정적 메모리 셀 중 하나의 셀에 저장된 데이타를 단일 전송 라인에 선택적으로 연결하는 단계와, 복수의 동적 메모리 셀 중 하나의 메모리 셀과 연관된 감지 증폭기를 평형화시키는 단계를 포함한다. 상기 방법은 또한 감지 증폭기를 단일 전송 라인에 선택적으로 연결하는 단계, 동적 메모리 셀 중 하나의 셀을 상기 감지 증폭기에 선택적으로 연결하는 단계, 및 상기 단일 전송 라인 상의 신호를 감지하고 증폭하기 위해 상기 감지 증폭기를 스트로브(strobing)하는 단계를 포함한다.
실시예
바람직한 실시예에 대한 다음의 상세한 설명에서는, 첨부된 도면이 참조되며, 본 도면에서는 본 발명이 실시되는 특정 실시예를 도시하기 위해 도시되었다. 이들 실시예는 기술분야의 숙련자가 본 발명을 실시할 수 있도록 매우 상세히 서술되었으며, 다른 실시예도 이용될 수 있으며, 본 발명의 정신과 영역을 벗어나지 않고 논리적, 기계적 및 전기적 변화가 있을 수 있다는 것을 알아야 한다. 따라서, 다음의 상세한 설명은 한정하는 의미로 간주되어서는 안되고, 본 발명의 범위는 첨부된 특허청구의 범위에 의해 한정된다.
본 발명은 전압을 이용하여 2개의 2진 논리 레벨을 표현하는 전기 회로에 관한 것이다. 본 명세서에서 단어 "로우(low)"와 "하이(high)"는 거짓과 참의 2진 논리 레벨을 각각 가리킨다. 그러나 신호들이 하이일 때 신호들은 일반적으로 액티브(active)인 것으로 간주되고, 본 출원에서 신호 명칭 다음에 오는 별표 (*) 또는 신호 명칭 위의 막대(-)는 신호가 음 또는 반전 논리라는 것을 가리킨다. 음 또는 반전 논리는 신호가 로우일 때 액티브로 간주된다.
제1도는 본 발명을 포함하는 멀티포트 메모리의 블록도이다. 상기 멀티포트 메모리는 본 발명의 양수인인 아이다호주 보이세에 위치한 마이크론 테크놀리지 인크.가 제조한 부품번호 MT42C8256으로서 입수할 수 있는 VRAM과 유사하다. 본 메모리에 대한 완전한 설명은 마이크론 세미컨덕터, 인크.의 데이타 북, 페이지 2-139 내지 2-179(1993)에서 알 수 있다.
DRAM(110)은 어드레스 라인 A0-A8을 포함하는 입/출력 접속부를 통해 마이크로프로세서(도시않됨)에 의해 액세스될 수 있는 512 x 512 x 8비트 어레이이다. 행 어드레스 래치/버퍼(112)와 행 디코더(114)는 A0-A8 상에 제공된 행 어드레스 신호로부터 행 어드레스를 디코드하고, DRAM의 대응하는 행을 어드레스한다. 이와 유사하게, 열 어드레스 래치/버퍼(116)와 열 디코더(118)는 A0-A8 상에 제공된 열 어드레스 신호로부터 열 어드레스를 디코드하고, 대응하는 DRAM의 열을 어드레스한다. DRAM(110)에 저장된 데이타는 DRAM 출력 버퍼(120)를 통해 출력 DQ1-DQ8에 전송될 수 있다.
두 개의 256x8 비트 액세스 메모리인 SAM(122, 124)는 독립적인 메모리로서 제공되고 데이타의 내부 전송을 위해 DRAM에 접속된다. SAM(122)은 DRAM(110)의 열어드레스 0 내지 255와의 내부 전송 전용이고, SAM(124)은 DRAM(110)의 임의의 주어진 행의 열 어드레스 256 내지 511와의 내부 전송 전용이다. DRAM(110)과 SAM(122, 124)은 상술한 바와 같이 데이타 내부 전송을 위해 한정된 조합으로 또는 독립적으로 동작할 수 있다. 전송 제어 회로(126)는 전송 게이트(128, 130)를 이용하여 SAM과 DRAM 간에 데이타의 내부 전송을 제어한다. SAM의 어드레스 위치는 SAM 어드레스 래치/버퍼(132), SAM 어드레스 카운터(134) 및 SAM 위치 디코더(136)를 사용하여 어드레스 라인 A0-A8을 통해 제어된다. SAM 직렬 출력은 SAM 출력 버퍼(138)를 통해 라인 SDQ1-SDQ8 상에 제공된다. 이와 유사하게, SAM에 대한 직렬 입력은 SAM 입력 버퍼(140)를 통해 라인 SDQ1-SDQ8 상에서 제어된다. 스플릿 SAM 상태 및 제어부(137)는 전송 제어부(126)에 SAM 상태 피드백을 제공한다.
타이밍 발생부 및 제어 논리부(144)는 DRAM(110)의 이용 가능한 많은 기능들을 제어하는데 사용된다. DRAM 데이타 입력은 DRAM 입력 버퍼(146)를 통해 라인 DQ1-DQ8 상에 제공된다. MUX(151)는 제어 논리부(158)를 기록하기 위해 DQ 입력 라인과 컬러 레지스터(150)를 멀티플렉스한다. 블럭 기록 제어 논리부(148), 컬러 레지스터(150) 및 열 마스크(152)는 멀티포트 메모리의 커스텀 피쳐(custom features)를 제어하는데 사용된다. 마스크된 기록 제어 논리부(154), 마스크된 데이타 레지스터(156), 및 기록 제어 논리부(158)는 마스킹 피쳐들을 제어하는데 사용된다. 감지 증폭기(160)는 DRAM에 저장된 데이타를 검출하고 증폭하는데 사용된다.
본 발명은 멀티포트 메모리에 대하여 서술되었지만, 본 발명의 정신으로부터벗어나지 않고 동적 메모리 어레이와 정적 메모리를 포함하는 임의의 메모리가 사용될 수 있다는 것을 알 수 있을 것이다.
입출력 접속
마이크로 프로세서와 통신하는데 사용되는 멀티포트 메모리의 입력 및 출력 접속부가 다음과 같이 서술된다. 타이밍 발생부와 제어 논리부(144)에 대한 직렬 클럭 입력(SC)은 SAM 메모리 각각에 대해 SAM 어드레스 래치/버퍼(132)와 SAM 어드레스 카운터(134)를 위한 클럭 입력을 제공한다. 전송 인에이블/출력 인에이블(TR*/OE*) 입력은 DRAM과 SAM 간에 내부적인 데이타 전송을 제공하고, 또한 DRAM의 출력 버퍼(120)를 인에이블시킨다. 마스크된 인에이블/기록 인에이블(ME*/WE*) 입력은 마스크된 기록 기능을 수행하는데 사용된다. ME*/WE*는 또한 DRAM을 액세스할때 판독 또는 기록 사이클을 선택하는데 사용될 수 있으며, 이는 SAM으로써 판독 전송 또는 기록 전송을 포함한다. 직렬 포트 인에이블 (SE*) 입력은 SAM 입력 버퍼(140)와 출력 버퍼(138)를 인에이블시키는데 사용된다. 특수 기능 선택 입력(DSF)은 특정한 액세스 사이클 동안 어떤 특수 기능(블럭 기록, 플래시 기록, 스플릿 전송 등)이 사용되는가를 가리키는데 사용된다. 행 어드레스 스트로브(RAS*) 입력은 9개의 행 어드레스 비트로 클럭하고 ME*/WE*, TR*/OE*, DSF, SE*, CAS*및 DQ 입력을 스트로브하는데 사용된다. 표준 멀티포트 메모리에서, RAS*는 또한 마스터 칩 인에이블로서 작용하고, 임의의 DRAM의 초기화 또는 전송 기능을 위해서는 하강하여야 한다. 열 어드레스 스트로브(CAS*) 입력은 9개의 열 어드레스 비트로 클럭하고 블럭 기록 기능을 위해 DSF 입력을 스트로브하는데 사용된다.
어드레스 입력 라인 A0-A8은 상술한 바와 같이, 이용 가능한 262,144 워드 중에서 적어도 하나의 8 비트 워드 또는 레지스터를 선택하기 위해 행 및 열 어드레스를 식별하는데 사용된다. DRAM 데이타 입/출력 라인 DQ1-DQ8는 DRAM에 대해 데이타 입력 및 출력을 제공하고, 역시 마스크 데이타 레지스터(156)와 컬러 레지스터(150)를 위한 입력으로 작용한다. 직렬 데이타 입/출력 라인 SDQ1-SDQ8는 SAM(122, 124)에 데이타 입력과 출력을 제공한다. SAM 스플릿 상태 출력(QSF)은 SAF의 어느 절반이 액세스되고 있는지를 가리키고, 여기서 로우는 어드레스 0-255가 액세스되고 있는지를 가리키며, 한편 하이는 어드레스 256-511이 액세스되고 있는지를 가리킨다.
전송 기능
판독 및 기록 전송 기능은 DRAM과 SAM 간에 수행될 수 있다. 다음 방법은 이중 포트 DRAM와 멀티포트 DRAM에 사용되는 전형적인 판독 전송 기능에 관한 것이다. 그러나, 이는 또한 캐시 DRAM과 같은 단일 포트 DRAM에 적용될 수 있으며, 여기서 데이타는 동적 메모리에서 SAM과 같은 일정 형태의 정적 래치 또는 직렬 메모리로 전송된다. 이 데이타 전송은 동적 메모리에서 액세스된 데이타 비트의 한 행 전체이거나 또는 한 행의 절반 또는 한 행의 일부일 수 있다. 또한, 반 직렬 메모리(half serial memory) (또는 반 길이 정적 셀, half length static cell) 접근방법이 이중 포트 DRAM에 사용될 수 있다.
판독 전송을 수행하기 위해, RAS*사이클 (RAS*가 하강하는) 동안 입력이 조사된다. 만약 입력이 TR*/OE*이 로우, ME*/WE*이 하이, 및 DSE가 로우로 되도록 입력이 가해지면, DRAM 행으로부터 SAM으로 판독 전송 기능이 수행될 것이다. RAS*/이 하강할 때 어드레스 핀A0-A8 상에 행 어드레스가 존재한다는 신호가 발신된다.
제2도를 참조하면, 전형적인 감지 및 전송 회로가 서술된다. 동적 메모리(161)는 데이타를 전하로서 저장하는 커패시터로서 형성된 메모리 셀(162)을 갖는다. 상술된 바와 같이, 논리 1은 통상적으로 커패시터 상에 전하로서 저장되고, 논리 제로는 통상적으로 방전된 캐피시터로서 저장된다. n-채널 액세스 트랜지스터(164)는, 소스가 메모리 셀이 접속되고 드레인이 디짓 라인(168, 170) 중 하나의 라인에 접속되도록 각 메모리 셀에 접속된다. 액세스 트랜지스터는 어드레스 가능한 워드 라인(165) 중 한 라인을 이용하여 게이트 전위를 상승시킴으로써 구동된다. 따라서, 메모리 셀은 디짓 라인(168) 또는 디짓*라인(170)에 전기적으로 연결될 수 있다. 평형 트랜지스터(equilibrate transistor)(171)는 EQ 입력을 사용하여 디짓 라인 쌍을 평형화시키기 위해 제공된다. n-감지 증폭기(172)와 p-감지 증폭기(174)는 두 개의 디짓 라인(168, 170)에 접속되어 있다. n-감지 증폭기는 교차-연결된 한 쌍의 n-채널 트랜지스터(176)로 구성된다. 이들 트랜지스터의 소스는 공통 N래치 라인에 접속되어 있다. 상기 N래치 라인은 통상적으로 공급 전압(Vcc)의 1/2로 유지되고, 선택된 메모리 셀 상에 저장된 데이타를 감지하기 위해 로우로 스트로브된다. 이와 유사하게, p-감지 증폭기는 교차-연결된 한 쌍의 P-채널 트랜지스터(178)로 구성되어 있다. 상기 P-채널 트랜지스터의 소스는, 정상적으로 Vcc/2로 유지되고 메모리셀 상에 저장된 데이타를 감지하기 위해 하이로 스트로브되어 있는 공통 P래치 라인에 접속되어 있다.
패스 트랜지스터(180)는 디짓 라인(168, 170)을 어드레스 가능한 정적 메모리 셀(182)에 접속하는데 사용된다. 상기 서술된 바와 같이, 정적 메모리는 SAM일 수 있다. 정적 메모리 셀은 3개의 p-채널 트랜지스터(184, 186 및 188)와 두 개의 n-채널 트랜지스터(190, 192)로 구성된다. I/O 인에이블 트랜지스터(194)는 정적 메모리 셀(182) 중 하나의 셀을 I/O 라인(196) 및 그 상보성 I/O 라인(198)에 전기적으로 접속시키기 위해 제공된다.
RAS*사이클 동안 데이타를 전송하기 위해, 디짓 라인들은 제3도에 도시된 바와 같이 디짓 라인을 Vcc/2에 연결시키는 구동된 평형 트랜지스터(171)에 의해 평형 상태에 있게 된다. RAS*가 로우로 된 직후, 평형 트랜지스터는 게이트 전압(EQ)을 낮춤으로써 턴 오프된다. 다음에, 선택된 워드 라인(165)이 구동되고 연관된 액세스 트랜지스터(164)가 턴 온되어 메모리 셀(162)이 디짓 라인(168, 170) 중 하나의 디짓 라인에 연결된다. 메모리 셀에 의해 디짓 라인과 공유되는 전하는 약 ±200mv만큼 디짓 라인 전위를 변하게 할 것이다. 이때 디짓 라인 간의 차이는, 기술분야의 숙련자에게 공지된 바와 같이, n-감지 증폭기(172)와 p-감지 증폭기(174)를 사용하여 감지된다. N래치 라인은, N래치 레벨 이상의 임계 전위 레벨을 갖는 디짓 라인이 트랜지스터(176) 중 한 트랜지스터를 구동시켜 다른 디짓 라인을 로우로 만들도록 낮아진다. 이때 P-감지 증폭기는 P래치 라인을 상승시킴으로서 스트로브된다. n-감지 증폭기에 의해 로우로 된 디짓 라인은 트랜지스터(178) 중 하나의 트랜지스터를 구동시킴으로써, 다른 디짓 라인은 하이로 될 것이다. 두 개의 감지 증폭기 모두가 스트로브된 후, 디짓 라인은 최대 전원 레일 전위(full power rail potential), Vcc 또는 접지에 있게 된다.
어느 시점에서, 데이타가 전송될 준비가 되기에 충분한 신호가 디짓 라인 상에 나타난다. SW 신호를 상승시켜 트랜지스터(184)를 턴-오프시킴으로써 정적 메모리 셀의 풀 업 능력(pull up capability)을 디스에이블시키게 되고, 그에 의해 판독 전송 시퀀스가 시작된다. 풀 다운 트랜지스터(190, 192)는 디스에이블되지 않는다. 이때 동적 메모리와 정적 메모리 사이의 전송 게이트는 패스 라인(PASS line)을 상승시킴으로써 구동된다. 이와 같이, 구동된 동적 메모리는 부분적으로 구동되지 않은 정적 메모리에 연결된다. 동적 메모리의 상태가 정적 메모리의 상태와는 다른 오버라이트의 경우, 하이 전위를 갖는 디짓 라인이 풀 다운 트랜지스터(190, 192) 중 하나의 트랜지스터를 구동시키고, 다른 디짓 라인은 나머지 풀-다운 트랜지스터(190 또는 192)를 턴-오프시킨다. 이는 정적 메모리 셀의 하이 측을 로우로 만든다. 이때 정적 메모리 셀이 오버라이트되고, 로우로 되는 패스 라인에 의해 전송 트랜지스터(180)가 턴-오프된다. SW 라인이 로우로 복귀하여 정적 메모리 셀 풀-업 트랜지스터(184)를 다시 인에이블시킨다. 따라서, 판독 전송 및 오버라이트가 완료된다.
정적 메모리 셀에 저장된 데이타를 오버라이트하기 위해, p-감지 증폭기에 의해 큰 전류가 흐르게 됨을 알 수 있다. 제4도에 도시된 상기 정적 메모리 평형화 회로는 동적 메모리 셀에서 정적 메모리 셀로의 판독 전송 동작을 수행하는데 사용되는 전류를 감소시킨다. 평형화 회로를 상기 정적 메모리 셀에 부가하고 전환 가능한 좀더 낮은 기준 전압을 제공함으로써, 판독 전송 동작 이전에 상기 정적 메모리가 평형화될 수 있다.
제4도에 도시된 집적 회로는 제2도를 참조하여 서술된 바와 같은 동적 메모리와 감지 증폭기를 갖는다. 그러나, 정적 메모리 셀(201)은 소스가 노드(204)에 접속되고 드레인이 노드(206)에 접속된 평형화 트랜지스터(202)를 포함한다. 상기 평형화 트랜지스터는 게이트가 SAM EQ 라인에 접속되어 있다. SAM EQ 라인은, 소스가 Vcc/2에 접속되고 드레인이 풀 다운 트랜지스터(210)에 접속된 트랜지스터(208)에 접속되어 있다. 풀 다운 트랜지스터는 게이트가 정적 플로트 노드(static float node)(SFLT*)에 접속된 게이트를 갖는다. 풀 다운 트랜지스터의 드레인과 트랜지스터(208)의 소스는 모두 트랜지스터(212, 214)의 소스에 접속되어 있고 SAM 기준(SAM REFERENCE)이라고 한다. 트랜지스터(208, 210)는 접지 전위(정적 메모리가 데이타를 유지하고 있을 때)와 Vcc/2(판독 전송 동안) 사이에 SAM 기준 전위를 바이어스하는 바이어스 회로로서 사용된다.
평형화 회로에 의하여, 정적 메모리 셀은 동적 메모리로부터 새로운 데이타의 전송이 발생하기 전에 비활성화되고 평형화될 수 있으며, 그 후 정적 메모리 셀은 디짓 라인을 통해 데이타가 메모리 셀에 연결된 후 다시 구동될 수 있게 된다. 이전의 판독 전송 동작보다 빠른 판독 전송 동작이 실현될 수 있다. 또한, 판독 전송은 P래치와 L래치가 구동될 때와 관련하여 동적 메모리 감지 동작에서 보다 빨리 발생할 수 있다. 또한 평형화 회로는 RAS*사이클을 단축시킴으로써 동적 메모리 라이트-백(write-back)이 보다 빨리 발생할 수 있게 하며, 그에 따라 동적 메모리의 예비-충전이 리프레시 저하(refresh degradation) 없이도 보다 빨리 발생하도록 한다. 정적 메모리 셀을 통해 접지로 가는 어떠한 DC 경로도 없다는 점에서 종래의 정적 메모리 셀과 비교하여 다른 장점을 발견할 수 있다. 상기 서술한 바와 같이, 최악의 경우는 동적 메모리가 정적 메모리 셀에 데이타를 오버라이트하여야 할 때이다. 종래의 회로에서 오버라이트하는 동안, 동적 메모리의 p-감지 증폭기는 교차-연결된 n-채널 트랜지스터(190, 192)를 통하여 접지 기준으로 전류를 우회(shunt)시켜야만 하였다. 평형화 회로의 SAM 기준 라인은 DC 전류 경로를 제거한다. 그 결과 전류가 상당히 감소하게 되며, 사용된 새로운 전류가 종래 회로의 절반 미만으로 되게 된다.
제5도를 참조하면, 평형화 회로를 사용하는 판독 전송 동작 동안 정적 메모리 셀의 타이밍이 서술된다. 각각 SAM0과 SAM0*로 지칭되는 정적 메모리 셀 노드(204, 206)는 반대의 상태로 래치된다. 판독 전송을 수행하기 위해, SW 라인이 상승되어 풀-업 트랜지스터(216)는 디스에이블된다. 이와 동시에, SFLT*노드가 로우로 되어 트랜지스터(212, 214)가 접지로부터 분리된다. 이후에 SAM EQ 라인이 하이가 되어 트랜지스터(208, 202)를 구동시킨다. 이것에 의해 SAM0과 SAM0*은 트랜지스터(212, 214)를 통해 Vcc/2로 평형화된다. SAM EQ는 로우로 되고, 다음에 패스 라인이 하이가 되어 동적 메모리는 정적 메모리 셀로 연결된다. 노드(204, 206) 상에 차동 전압이 발생한 후, 패스 라인은 로우가 되어 디짓 라인으로부터 정적 메모리 셀을 격리시킨다. 그 이후 SFLT*노드는 하이가 되어 트랜지스터(212, 214)의 소스를 로우로 만든다. 이와 같이 교차-연결된 n-채널 트랜지스터는 n-감지 증폭기로 동작하고 한 개의 노드를 로우로 래치시킨다. 그 이후에 SW 라인은 로우가 되어, 감지 증폭기와 같이 동작하고 다른 노드를 하이로 만드는 트랜지스터(218, 220)의 소스를 하이로 만든다.
제6도는 판독 전송 동작 동안 SAM 평형화 회로를 포함하는 멀티포트 메모리의 타이밍을 도시한다. RAS*라인은 로우가 되어, 판독 전송 동작이 실행될 것이라는 것을 가리키고 동적 메모리의 행 어드레스를 지정한다. 어드레스된 행을 포함하는 동적 메모리 어레이의 디짓 라인들은 평형 상태로 종단된다.(어레이 EQ) 그 이후 어드레스된 행과 연관된 워드 라인이 하이 레벨로 충전된다. 워드 라인이 충분한 레벨에 도달할 때, 어드레스된 메모리 셀에 접속된 액세스 트랜지스터가 구동된다. 이후, 동적 메모리 셀에 저장된 전하는 디짓 라인들, 디짓 0 또는 디짓 0*중 하나의 디짓 라인과 공유된다. 본 설명에서, 어드레스된 동적 메모리 셀은 디짓 0*라인에 접속되고, 그 평형 레벨로부터 라인 전위를 낮춘다. N래치 라인은 로우로 스트로브되어 좀더 낮은 레벨을 갖는 디짓 라인이 로우로 되기 시작할 것이다. N래치 라인이 로우로 된 후, SFLT*노드는 로우로 되어 정적 메모리 셀의 풀 다운 트랜지스터(212, 214)를 디스에이블시킨다. SW 라인은 하이가 되어 정적 메모리 셀의 풀-업 트랜지스터(218, 220)를 디스에이블시킨다. SAM EQ 라인은 하이로 펄스되어, SAM 기준 라인을 Vcc/2로 만듦으로써 정적 메모리 셀 노드 SAM 0과 SAM 0*을 Vcc/2로 평형화시킨다. 정적 메모리가 평형화된 후, 패스 라인은 하이로 펄스되어 두 개의 메모리들을 접속시킨다. 동적 메모리와 정적 메모리는 SFLT*라인이 로우로 될 때까지 독립적으로 동작될 수 있다는 것을 알 수 있을 것이다. 이것은 동적 메모리 감지 기능이 수행되고 있는 동안 정적 메모리 평형화 처리가 진행되는 것을 가능하게 한다. SAM0과 SAM0*노드는 디짓 0과 디짓 0*라인에 연결된다. 상기 서술한 바와 같이, 패스 라인이 로우로 복귀되어 정적 메모리 셀 노드가 최대 전원 레일(full power rails)로 되도록 한 후, SFLT*와 SW 라인이 토글된다. SFLT*와 SW 라인을 토글하기 전에 패스 라인을 낮춤으로서 정적 메모리와 동적 메모리는 독립적으로 동작될 수 있다. 그러나, SFLT*와 SW 라인이 토글되는 동안 패스 라인은 하이로 유지될 수 있다는 것을 알 수 있다. 다음에 정적 메모리와 감지 증폭기가 함께 동작하여 디짓 라인을 전원 레일로 구동시킨다.
동적 메모리 감지 증폭기는 정적 메모리 셀을 오버라이트할 필요가 없다는 것을 알 수 있을 것이다. 정적 메모리를 평형화함으로서, 약 100-200mv의 차동 전압이 디짓 라인 상에 존재하기만 하면 동적 메모리에서 정적 메모리로 데이타가 전송될 수 있다. 즉, 디짓 라인은 데이타를 전송하기 위해 최대 레일일 필요가 없다. 종래의 판독 전송 동작은 동적 메모리 감지 증폭기가 정적 메모리 셀내의 전압 레벨을 스윙할 것을 필요로 하였다. 이와 같은 전압 스윙은 약 2-3볼트이고 디짓 라인 감지 증폭기 상에 큰 전류 유출이 발생한다. 이러한 전류 요구조건은 동적 메모리가 수 천개의 정적 메모리 셀을 오버라이트해야 할 때 명확해진다. 이와 같이 큰 전류 유출 때문에, 판독 전송은 VRAM에서 가장 전력이 부족한 사이클/모드이다.
단일 종단 전송 (Single Ended Transfer)
SAM을 평형화시킴으로써 전송 전류를 줄어들게 할 수 있을 뿐 아니라, 이는 적어도 한 개의 DRAM 어레이와 정적 레지스터 또는 SAM 간에 데이타를 전송하는데 사용되는 단일 종단의 전송 라인(single ended transfer line)을 제공하는데에도 사용될 수 있다. 단일 전송 라인은 멀티-포트 구조의 효율적인 구현을 가능하게 하는데, 여기서 정적 레지스터는 종래의 다수의 SAM 디코더 대신에 한 개의 SAM 디코더만을 필요로 하는 하나의 중앙 위치에 놓인다. 또한, 이와 같이 한 개의 평형화된 SAM은 다수의 DRAM 어레이들과 전자적으로 통신할 수 있으며, 그에 따라 DRAM 어레이 블럭의 효율성을 크게 향상시킨다. 종래 기술에서는 패스 게이트를 통해 두 개의 디짓과 디짓*이 정적 셀에 접속되어 있는 방식으로 DRAM과 정적 레지스터 사이에 데이타가 전송되었다. 발명의 명칭이 "P-감지 증폭기 주기를 통해 열 라인 부분이 격리된 집적 회로 메모리"인 미합중국 특허 제5,265,050호와 "다른 어레이 섹션에 영향을 미치지 않을 기록 기능을 제공하기 위한 격리 어레이 섹션을 갖는 VRAM"인 미합중국 특허 제5,394,172호 모두는 본 발명의 양수인에게 양도된 것으로, 이중 포트 DRAM을 위한 서로 다른 연결 방법 및 구조를 개시하고 있다.
16 메가바이트 집적도로 현대의 공정 규칙을 사용하여 제조된 전형적인 DRAM은 어레이의 감지 증폭기 부분을 "인너-디지테이트(inner-digitate)"하여야 한다. 감지 증폭기를 열과 함께 피치 상에 효율적으로 위치시키기 위한 공간이 없기 때문에 이와 같은 인너-디지테이트가 요구된다. 이상적인 메모리 회로에서, 각각의 감지 증폭기는 각 디짓 라인 쌍이 그 자신의 감지 증폭기를 갖도록 메모리 어레이와 동일한 피치 상에 놓일 것이다. 단일 피치로써, 감지 증폭기는 정적 레지스터가 어레이의 다른 단에 놓이도록 메모리 어레이의 한 쪽에 모두 놓일 수 있다. 이는 상기 미국 특허 제5,265,050호와 미국 특허 제5,394,172호에 도시되어 있다.
메모리 어레이의 크기가 감소되어 부수적인 메모리 용량을 제공하는 반면, 감지 증폭기와 그 통신 라인은 이에 비례하여 크기가 감소되지 않아 왔다. 따라서, 감지 증폭기는 인너-디지테이트되고, 그에 따라 제7도에 도시된 바와 같이 한 열과 연관된 한 개의 감지 증폭기(197)가 어레이의 한쪽 단 상에 존재하게 되고, 다음 열에 대한 감지 증폭기(199)는 어레이의 다른 쪽 단에 놓이게 된다. 열들은 한 쌍의 디짓(168)과 디짓*(170) 라인들에 의해 한정된다. 또한, 감지 증폭기(199)는 효율성을 위해 전형적으로 두개의 어레이(어레이 1과 어레이 2) 사이에 공유된다.
제7도를 참조하면, 각 어레이로부터 두 개의 라인, 디짓과 디짓*은 각 감지 증폭기에 접속되어 있다. 상기 감지 증폭기는 이들이 이전의 DRAM 구조에 있던 것과 같이 단일 피치화된(single pitched) 것과는 달리, 효율적으로 이중 피치화되어(dual pitched) 있다. 단일 피치화된 감지 증폭기에서 이중 피치화된 인너-디지테이트된 감지 증폭기 접근 방법으로의 변화는 멀티포트 또는 이중 포트 DRAM 구조에 문제를 일으킨다. 다이 크기의 관점으로 볼 때 DRAM에서 정적 레지스터 또는 SAM의 인접하는 감지 증폭기를 용이하게 집적하는 것이 불가능하다는 것을 알 수 있다. 물론, 몇몇 종류의 디코더를 통해 액세스할 수 있는 정적 레지스터를 제조하는 데에 필요한 요구조건으로 인하여 단일 피치화된 감지 증폭기에 요구되는 디코더의 수는 증가된다. 이는 감지 증폭기의 분산된 특성의 결과이다. 다른 구조에 있어서의 단점은 이하 서술되는 바와 같이 본 발명에 의해 극복될 수 있다.
본 발명은 한 개의 정적 레지스터 또는 SAM이 다수의 DRAM 어레이 블럭들과 전자적으로 통신할 수 있는 메모리 회로를 제공한다. 또한 본 발명은 DRAM과 데이타의 판독 및 기록 전송 모두를 달성하는 방법으로 새로운 하드웨어를 동작시키는 방법을 서술한다. 본 발명에 의해 다이 크기를 보다 작게 하고 전원 소비를 줄일 수 있다.
제8도는 단일 종단 SAM 전송 회로의 한 실시예를 도시한다. 정적 메모리 셀(201)은 상기 제4도를 참조로 서술된 것과 동일하다. 그러나, 노드(204와 206)는디짓과 디짓*라인들에 접속되어 있지 않다. 노드(204)는 격리 n-채널 트랜지스터(226)를 통해 전송 라인(224)에 연결되어 있다. 트랜지스터(226)의 게이트는 SAM을 DRAM 메모리 셀 어레이에 선택적으로 연결시키는데 사용되는 SAM 패스 라인에 접속된다. 전송 라인(224)은 n-채널 평형화 트랜지스터(228)의 드레인에 접속된다. 트랜지스터(228)는 게이트가 PRETRAN 라인에 접속되어 있고, 이하에 상세히 서술되는 바와 같이 전송을 수행하기 이전에 Vcc/2의 전위로 전송 라인(224)을 예비-충전 또는 평형화시키도록 동작한다.
전송 라인(224)은 연결 트랜지스터(230)를 통해 몇몇 메모리 어레이(234 (1) - (4))의 감지 증폭기(232)에 선택적으로 연결된다. 연결 트랜지스터는 트랜지스터의 게이트에 접속된 패스 어레이 라인을 사용하여 선택적으로 어드레스될 수 있으며, 이에 따라 한 개의 어레이가 SAM과 데이타를 전송하기 위한 전송 라인에 선택적으로 연결될 수 있다. 감지 증폭기(232)는 기술분야의 당업자에 공지된 바와 같이 동적 메모리 셀을 액세스하기 위하여 디짓 및 디짓*라인에 접속된다.
제9도는 네 개의 메모리 어레이(234(1)-(4))를 정적 메모리 셀(201)에 연결하기 위한 한 개의 메모리 구조에 대한 보다 완전한 실시예를 도시한다. SAM 디코더는 SAM 어드레스를 디코드하고 그로부터의 입력 및 출력을 제어하기 위하여 정적 메모리 셀에 접속되어 있는 것으로 도시되어 있다. 각각의 정적 메모리 셀은 DRAM의 복수의 메모리 어레이 블럭들과 전기적으로 통신한다. 이는 정적 메모리 셀이 DRAM의 한 메모리 어레이 블럭과 전기적으로 통신되는 종래의 전송 회로와는 다르다. 상술된 바와 같이, 단일 전송 라인(224)은 DRAM 메모리 블럭과 정적 셀(201) 사이를 전송하는데 사용된다. 이와 대조적으로, 전통적인 메모리는 DRAM을 정적 셀에 연결하기 위해 1개의 순수 차동 또는 2개의 전도체 전송 시스템을 사용하곤 하였다. 감지 증폭기(232)는 효율성을 위해 인너-디지테이트되어 있거나 또는 스태거(inner-digitated or staggered)되어 있다. 따라서, 한 개 이상의 메모리 어레이가 감지 증폭기를 공유할 수 있고 감지 증폭기의 전체 수가 감소될 수 있다.
차동 전송 회로를 사용하는데 있어서의 문제점을 상세히 서술하기 위해, 전형적인 동적 메모리의 간략화된 단면도가 제10도에 도시되어 있다. 전형적으로, DRAM은 제1 금속 또는 금속 1 레벨을 사용하여 DRAM 어레이에 디짓 및 디짓*라인(238)을 구성한다. 어레이 배치의 효율성을 고려하여, 전송 라인은 흔히 제2 금속 또는 금속 2 레벨 상에 구성된다. 업계에 공지된 이유들로 인하여, 금속 2의 폭과 간격은 금속 1의 형상만큼 줄어들 수 없다. 간격(spacing)이 요구되는 한가지 이유는, DRAM에서 금속 2가 주변 회로의 주요 통신과 전원 버스에 사용되기 때문이다. 따라서, 금속 2는 전원을 고려하면 금속 1의 그것보다 크다. 차동 전송 기술을 사용하여 메모리를 구성하기 위해 2개의 금속 2개의 금속 전도체가 사용된다. 공간이 필요하기 때문에, 차동 전송 회로는 디짓 라인 쌍이 점유한 것과 같은 동일한 다이 면적 내에 조립될 수 없다. 그러나, 단일 전송 라인(224)를 사용하여, 부수적인 집적 회로 다이 면적을 필요로 하지 않고도 전송 회로를 구현할 수 있다.
다음 설명은, DRAM에서 SAM으로의 판독(READ)과 SAM에서 나오는 데이타가DRAM에 기록되는 기록(WRITE) 전송을 수행하기 위해 단일 전송 라인 메모리 회로를 동작시키는 방법에 대한 것이다. 이들 모두의 전송에 있어서 기본적인 동작은 단일 전송 라인(224) 상에 신호를 제공하는 것인데, 이러한 단일 전송 라인은 판독 전송을 위하여 평형화된 SAM 셀에 연결되거나 또는 기록 전송을 위하여 평형화된 DRAM 감지 증폭기에 연결된다.
기본적인 전송 방법은, 레지스터 대 레지스터 전송에 근거하고 있고, 여기서 오버라이트될 레지스터는 평형화되거나 또는 예비-충전된 상태에 있고, 데이타를 공급하는 레지스터는 액티브하게 구동된 상태에 있다. 선택된 두 개의 레지스터는 함께 단일 전송 라인 회로에 의해 함께 연결된다. 제11도를 참조하여 메모리 회로의 간략화된 블럭 다이어그램이 제공된다. 직렬 메모리는 단일 전송 라인에 의해 DRAM에 연결된다. 전송 라인은 평형화될 수 있고, DRAM은 메모리 셀, 감지 증폭기 및 디짓 라인을 포함하며, SAM은 평형화될 수 있다. 또한, 본 발명의 단일 전송 라인 회로는 몇 개의 정적 메모리가 몇 개의 동적 메모리에 연결되는 메모리에 포함될 수 있다.
제12도를 참조하여 판독 전송 동작이 상세히 서술된다. 전송을 시작하기 위해, RAS*라인은 로우가 되고 판독 전송 명령이 기술분야의 당업자에 공지된 바와 같이 집적 회로의 외부 입력으로부터 디코드된다. 다음에 어레이 EQ 라인을 낮춤으로서 DRAM 어레이 평형이 종료된다. 선택된 행 라인은 하이가 되어 메모리 셀 전하를 디짓 및 디짓*라인 상에 남겨둔다. 본 도면에서, 메모리 셀은 그에 접속될 때디짓*라인을 로우로 만드는 논리 제로를 포함하였다. 이때 디짓 및 디짓*라인의 전압 레벨은 상술한 바와 같이 N래치 및 P래치 라인을 통해 감지 증폭기가 구동됨으로써 감지된다.
N래치 및 L래치 라인을 사용하여 감지 증폭기가 스트로브된 후, 디짓 및 디짓*라인은 그들 각각의 최대 전원 및 접지 레일로 서로 다르게 분리된다. 이 때, 제6도를 참조로 서술된 바와 같이, SAM 메모리 셀 노드(204, 206)가 평형화되어 Vcc/2로 예비-충전된다. SAM과 DRAM은 SAM 패스가 로우일 때 격리되고 SAM 셀은 사이클에서 보다 빨리 평형화될 수 있다는 것을 알 수 있을 것이다. 다음에 PRETRAN이 낮아져, 전송 라인(224)의 예비-충전을 Vcc/2에서 종단시키는 트랜지스터(228)를 턴-오프한다.
패스 어레이 라인 중 한 라인은 하이로 구동되어, 트랜지스터(230)를 통해 디짓 라인 신호를 전송 라인에 연결시킨다. 다음에 SAM 패스 라인이 구동되어, 트랜지스터(226)를 통해 트랜지스터 라인(224)을 SAM 셀(201)에 연결시킨다. 차후에 전송 라인(224)로부터 SAM 셀로 신호가 연결될 수 있도록, 신호 SAM EQ는 SAM 패스를 구동시키기 이전에 로우로 된다는 것을 알아야 한다. 적절한 양의 신호가 SAM 셀로 연결된 후(소정의 전압 변화, △V), 패스 어레이와 패스 SAM이 구동되지 않게 되어 DRAM 메모리 셀로부터 SAM 셀로의 연결이 종료된다. 그 이후, SAM 셀 기준이 다시 구동된다. 즉, SFLT*가 하이가 되어 SAM 기준을 트랜지스터(210)를 통해 접지로 만들고 SW가 로우가 되어 SAM 셀 풀업 트랜지스터(216)를 디스인에이블시킨다.PRETRAN 라인이 다시 구동되어 차후의 전송 동작을 위해 전송 라인을 다시 Vcc/2로 예비-충전시킨다.
제13도를 참조하여 기록 전송 동작에 대해 상세히 서술한다. 전송을 시작하기 위해, RAS*라인이 로우가 되고, 기술분야의 당업자에 공지된 바와 같이, 기록 전송 명령이 외부 입력으로부터 디코드된다. PRETRAN 라인이 낮아져 트랜지스터(228)를 턴 오프시킨다. 그 다음에, 신호 패스 SAM이 하이로 되어 SAM 셀(201)을 트랜지스터 라인(224)에 연결시킨다. 패스 SAM이 하이가 되기 이전에, SAM 노드(204,206)는 서로 반대의 전원 레일값을 갖는다. 제13도에서, SAM*노드(206)가 Vcc로, 그리고 SAM 노드(204)가 접지로 되도록 SAM 셀은 논리 제로를 저장하고 있다. 패스 SAM 라인을 구동시킴으로써 결국, 전송 라인(224) 상에 즉각적인 신호가 나타나게 된다. SAM 노드(204)는, 전송 라인 상의 예비-충전 전압이 로우로 연결됨에 따라 약간 하이로 될 것이다. DRAM 어레이 EQ 라인은 낮아져 평형 트랜지스터(171)를 턴 오프시킨다. 상술한 바와 같이, 평형 트랜지스터(171)는 두 개의 디짓 라인 사이에 접속되어 디짓 라인의 전압을 선택적으로 평형화시킨다. 어레이 EQ 라인이 낮아진 후, 패스 어레이 라인 중 한 라인이 하이가 되어 디짓 라인을 전송 라인에 연결시킨다. 행 라인(165)이 구동되어 트랜지스터(164)를 통해 DRAM 메모리 셀(162)을 디짓 또는 디짓*라인에 선택적으로 연결시키게 된다. 제13도는 행 라인이 하이가 된 후, 디짓*전압의 감소로 나타난 바와 같이 디짓*라인에연결된 메모리 셀에 저장된 논리 제로를 도시한다.
DRAM 메모리 셀을 오버라이트하기 위해, 전송 라인(224)으로부터의 신호는 DRAM 메모리 셀로 인한 신호 변화보다 커야 한다는 것을 알 수 있을 것이다. 즉, 디짓 라인 전압의 변화(△V디짓)는 디짓*라인 전압(△V디짓*)보다 커야 한다. 이로 인해 DRAM 디짓 쌍 또는 열이 오버라이트되게 된다. 따라서, DRAM 셀이 디짓*에 연결되었을 때 디짓*이 로우가 되었을지라도, SAM 전송 후 디짓 라인보다 전압이 낮지 않았기 때문에, 이는 궁극적으로 하이가 된다.
DRAM 메모리 셀이 디짓 라인 중 한 라인에 연결된 후, 패스 어레이 및 패스 SAM 라인들은 낮아져서 전송 라인으로부터 DRAM 및 SAM을 연결해제(decouple)시키게 된다. 디짓 라인들이 전송 라인으로부터 격리됨에 따라, 디짓 및 디짓*상의 전압이 감지되어 각각의 전원 레일로 증폭되도록 하는 N래치 및 L래치 신호에 의해 DRAM 감지 증폭기가 스트로브된다. 마지막으로, PRETRAN 라인은 다시 인에이블되어 다음 전송 동작에 대비하여 전송 라인을 Vcc/2로 예비-충전시키게 된다.
본 발명은 DRAM 어레이와 전기적으로 통신하기 위해 병렬 레지스터가 사용되는 캐쉬 DRAM형 부품에 응용될 수 있다는 것을 알아야 한다. 또한, 다른 실시예는 기술분야의 당업자에게 공지된 바와 같이 1/2 길이의 SAM 소자(240)를 사용하는 단일 종단 전송(single ended transfer)을 포함한다. 제14도에서 알 수 있는 바와 같이, 2개의 DRAM 열마다 한 개의 SAM 메모리 셀(201)이 제공된다. 이 메모리에서 한개의 전송 라인(224)은 한 개의 DRAM 어레이의 두 쌍의 디짓 라인들에 연결된다. 이것은 기술분야에 공지된 바와 같이 DRAM 어레이에 대한 랜덤 액세스 동작을 위해, 열 디코더 회로로 하여금 사용되지 않은 두 개의 금속 라인(243) 상에 선택 신호를 제공하게 한다.
정적 메모리와 동적 메모리 간에 데이타를 전송하기 위한 단일 전송 라인 회로가 서술되었다. 상기 정적 메모리는 소정의 전압 레벨로 평형화될 수 있다. 또는 상기 단일 전송 라인은 소정의 전압 레벨로 예비-충전될 수 있다. 메모리들간에 판독 혹은 기록 전송을 위해 소자들을 선택적으로 연결하고 평형화하는 방법이 서술되었다. 이 회로는 통신 라인에 필요한 다이 면적을 줄이면서 한 개의 정적 메모리가 몇몇의 동적 메모리 어레이에 효율적으로 연결될 수 있게 한다.
제1도는 본 발명을 구현하는 멀티포트 메모리의 블럭도.
제2도는 관련된 동적 메모리와 연결된 정적 메모리의 부분도.
제3도는 제2도 회로에 대한 타이밍도.
제4도는 정적 메모리 평형 회로를 구현하는 동적 메모리와 연결된 정적 메모리의 일부에 대한 개략도.
제5도는 제4도의 정적 메모리 회로의 타이밍도.
제6도는 제4도의 판독 전송 동작의 타이밍도.
제7도는 감지 증폭기와 DRAM 어레이의 배치도.
제8도는 정적 메모리 셀을 몇몇 DRAM 어레이에 접속하는 단일 라인의 전송회로.
제9도는 SAM과 네 개의 DRAM 어레이 간의 몇몇 단일 라인의 전송 회로도.
제10도는 금속 열 라인과 금속 전송 라인을 갖는 DRAM 다이의 단면도.
제11도는 제8도 회로를 이용한 SAM과 DRAM 간의 전송에 대한 간략화된 블럭도.
제12도는 제8도 회로를 이용한 판독 전송의 타이밍도.
제13도는 제8도 회로를 이용한 기록 전송의 타이밍도.
제14도는 제8도 회로를 이용한 DRAM에 접속된 스플릿 SAM.
도면의 주요 부분에 대한 부호의 설명
112 : 행 어드레스 래치/버퍼
114 : 행 디코더
116 : 열 어드레스 래치/버퍼
118 : 열 디코더
120 : DRAM 출력 버퍼
126 : 전송 제어 회로
128,103 : 전송 게이트
132 : SAM 어드레스 래치/버퍼
134 : SAM 어드레스 카운터
136 : SAM 위치 디코더
137 : SAM 상태 및 제어부
138 : SAM 출력 버퍼
140 : SAM 입력 버퍼
144 : 타이밍 발생부 및 제어 논리부
146 : DRAM 입력 버퍼
148 : 블럭 기록 제어부
150 : 컬러 레지스터
152 : 열 레지스터
154 : 기록 제어부
156 : 데이타 레지스터
158 : 기록 제어 논리부
160 : 감지 증폭기
161 : 동적 메모리
162 : 메모리 셀
164 : n-채널 액세스 트랜지스터
165 : 워드 라인
168 내지 170 : 디짓 라인
170 : 디짓*라인
171 : 병렬 트랜지스터
172 : N-감지 증폭기
174 : P-감지 증폭기
176 : N-채널 트랜지스터
178 : P-채널 트랜지스터
180 : 패스 트랜지스터
182 : 정적 메모리 셀
184 : 턴-오프 트랜지스터
190, 192, 210, 212, 214 : 풀-다운 트랜지스터
201 : 정적 메모리 셀
204, 206 : 노드
208, 212, 214 : 트랜지스터
210, 220 : 풀-업 트랜지스터

Claims (13)

  1. 집적 메모리 회로에 있어서,
    복수의 동적 메모리 셀들을 갖는 동적 메모리 어레이 (dynamic memory array);
    복수의 정적 메모리 셀들을 갖는 정적 메모리(static memory);
    상기 정적 메모리 및 상기 동적 메모리에 연결되는 복수의 단일 전송 라인 - 상기 단일 전송 라인 각각은 상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀과 상기 정적 메모리 셀들 중 한 개의 정적 메모리 셀 간에 데이타를 전송하기 위한 것임 -; 및
    상기 복수의 정적 메모리 셀들을 선정된 전압 레벨로 평형화하기 위해 상기 복수의 정적 메모리 셀들에 접속된 평형화 회로(equilibration circuitry)
    를 구비하는 것을 특징으로 하는 집적 메모리 회로.
  2. 제1항에 있어서,
    상기 복수의 단일 전송 라인을 선정된 전압 레벨로 충전시키기 위해 상기 복수의 단일 전송 라인에 접속된 프리-차지 회로 (pre-charge circuit)
    를 더 포함하는 것을 특징으로 하는 집적 메모리 회로.
  3. 제1항에 있어서,
    상기 복수의 정적 메모리 셀들을 상기 복수의 단일 전송 라인에 선택적으로 연결시키기 위하여, 상기 정적 메모리와 상기 복수의 단일 전송 라인 사이에 전자적으로 위치된 패스 회로(pass circuitry)
    를 더 포함하는 것을 특징으로 하는 집적 메모리 회로.
  4. 제1항에 있어서,
    상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀을 상기 복수의 단일 전송 라인 중 한 개의 단일 전송 라인에 선택적으로 연결시키기 위하여, 상기 복수의 동적 메모리 셀들과 상기 복수의 단일 전송 라인 사이에 전기적으로 위치된 메모리 셀 패스 회로(memory cell pass circuit)
    를 더 포함하는 것을 특징으로 하는 집적 메모리 회로.
  5. 제1항에 있어서,
    상기 복수의 정적 메모리 셀들 각각은 제1 및 제2 노드를 구비하고,
    상기 평형화 회로는 상기 제1 및 제2 노드에 접속된 트랜지스터를 구비하는 것을 특징으로 하는 집적 메모리 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 노드를 선정된 전위로 전기적으로 연결시키기 위한 바이어스 회로
    를 더 포함하는 것을 특징으로 하는 집적 메모리 회로.
  7. 제1항에 있어서,
    상기 동적 메모리 어레이는 복수의 동적 메모리 셀들을 갖는 복수의 열들로 배열되어 있고,
    상기 복수의 단일 전송 라인은, 두 열 중 한 열의 상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀과 상기 정적 메모리 셀들 중 한 개의 정적 메모리 셀 사이에 선택적으로 데이터를 전송하기 위해, 상기 동적 메모리 어레이의 두 개의 열에 선택적으로 연결되어 있는 것을 특징으로 하는 집적 메모리 회로.
  8. 집적 메모리 회로에 있어서,
    복수의 동적 메모리 셀들을 갖는 동적 메모리 어레이;
    복수의 정적 메모리 셀들을 갖는 정적 메모리; 및
    상기 정적 메모리 및 상기 동적 메모리에 연결되는 복수의 단일 전송 라인 - 상기 단일 전송 라인 각각은 상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀과 상기 정적 메모리 셀들 중 한 개의 정적 메모리 셀 간에 데이타를 전송하기 위한 것임 -;
    상기 복수의 단일 전송 라인을 선정된 전압 레벨로 충전시키기 위해 상기 복수의 단일 전송 라인에 접속된 프리-차지 회로;
    상기 복수의 정적 메모리 셀들을 상기 복수의 단일 전송 라인에 선택적으로연결시키기 위하여, 상기 정적 메모리와 상기 복수의 단일 전송 라인 사이에 전자적으로 위치된 패스 회로(pass circuitry);
    상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀을 상기 복수의 단일 전송 라인 중 한 개의 단일 전송 라인에 선택적으로 연결시키기 위하여, 상기 복수의 동적 메모리 셀들과 상기 복수의 단일 전송 라인 사이에 전기적으로 위치된 메모리 셀 패스 회로(memory cell pass circuit); 및
    상기 복수의 정적 메모리 셀들을 선정된 전압 레벨로 평형화하기 위해 상기 복수의 정적 메모리 셀들에 접속된 평형화 회로(equilibration circuitry)
    를 구비하는 것을 특징으로 하는 집적 메모리 회로.
  9. 복수의 정적 메모리 셀들을 갖는 정적 메모리를 가지고, 복수의 동적 메모리 셀들을 갖는 동적 메모리 어레이로부터 데이타를 판독하는 방법에 있어서,
    상기 복수의 정적 메모리 셀들을 선정된 전압 레벨로 평형화하는 단계;
    단일 전송 라인을 상기 선정된 전압 레벨로 프리-차지시키는 단계;
    상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀을 감지 증폭기에 연결하는 단계;
    상기 감지 증폭기를 상기 단일 전송 라인에 선택적으로 연결하는 단계; 및
    상기 복수의 정적 메모리 셀들 중 한 개의 메모리 셀을 상기 단일 전송 라인에 선택적으로 연결하는 단계
    를 구비하는 것을 특징으로 하는 데이타 판독 방법.
  10. 제9항에 있어서,
    상기 복수의 정적 메모리 셀들 중 한 개의 정적 메모리 셀에 전압을 전송하는 단계;
    상기 복수의 정적 메모리 셀들 중 한 개의 정적 메모리 셀을 상기 단일 전송 라인으로부터 전기적으로 격리시키는 단계; 및
    상기 복수의 정적 메모리 셀들 중 한 개의 정적 메모리 셀로서 상기 전압을 래치시키는 단계
    를 더 포함하는 것을 특징으로 하는 데이타 판독 방법.
  11. 복수의 메모리 셀들을 갖는 정적 메모리로부터 복수의 동적 메모리 셀들을 갖는 동적 메모리 어레이에 기록하는 방법에 있어서,
    상기 복수의 정적 메모리 셀들중 한 개의 메모리 셀에 저장된 데이타를 단일 전송 라인에 선택적으로 연결하는 단계;
    상기 복수의 동적 메모리 셀들 중 한 개의 메모리 셀과 연관된 감지 증폭기를 이퀄라이징(equalizing)하는 단계;
    상기 감지 증폭기를 상기 단일 전송 라인에 선택적으로 연결하는 단계;
    상기 복수의 동적 메모리 셀들 중 한 개의 동적 메모리 셀을 상기 감지 증폭기에 선택적으로 연결하는 단계; 및
    상기 단일 전송 라인 상의 신호를 감지하고 증폭하기 위해 상기 감지 증폭기를 스트로브(strobing)하는 단계
    를 구비하는 것을 특징으로 하는 동적 메모리 어레이에 기록하는 방법.
  12. 제11항에 있어서,
    상기 감지 증폭기를 스트로브하는 단계 이전에, 상기 감지 증폭기로부터 상기 단일 전송 라인을 디-커플링(de-coupling)시키는 단계
    를 더 구비하는 것을 특징으로 하는 동적 메모리 어레이에 기록하는 방법.
  13. 동적 메모리로부터 풀-업(pull-up) 회로 및 풀-다운(pull-down) 회로를 갖는 정적 메모리로 데이타를 전송하는 방법에 있어서,
    상기 풀-업 회로를 디스에이블시키는 단계;
    상기 풀-다운 회로를 디스에이블시키는 단계;
    상기 정적 메모리를 선정된 전위로 평형화시키는 단계;
    상기 정적 메모리를 상기 동적 메모리에 연결시키는 단계;
    상기 정적 메모리 상에 차동 전압(a differential voltage)을 인가하는 단계;
    상기 동적 메모리로부터 상기 정적 메모리를 디-커플링(de-coupling)시키는 단계;
    상기 풀-다운 회로를 구동시키는 단계; 및
    상기 풀-업 회로를 구동시키는 단계
    를 구비하는 것을 특징으로 하는 데이타의 전송 방법.
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