JP3953461B2 - 集積回路メモリ - Google Patents

Description

本発明は集積回路メモリ、特に格納内容をビット線に存在する微小電圧信号でセンスする集積回路メモリ（特にＤＲＡＭ（dynamic random access memory））に関する。

既存のＤＲＡＭは一般にＳＲＡＭ（static random access memory)およびＲＯＭ（read only memory）よりアクセス速度が遅い。従来、ＤＲＡＭは比較的低価格で消費電力が少なく、磁気ディスク媒体や光ディスク媒体よりアクセス速度が速く、大量のデータを格納しうるスタンドアロンで独立型の集積回路チップとして製造されていた。これに対して、ＳＲＡＭとＲＯＭは通常、ＤＲＡＭよりアクセス速度が速いが、多くの場合、高価で電力消費量が大きかった。というのは、この種のメモリは格納するビット当りにより多くのデバイスを必要とするので、コストと密度が高くなるからである。

近年、論理回路、線形回路、または他の種類の回路をも備えた集積回路（たとえば「システム・オン・チップ（system on a chip）」）のいくつかの構成要素の１つとしてＤＲＡＭを使用することに関心が高まっている。このようなＤＲＡＭ構成要素は埋め込み（embedded）ＤＲＡＭすなわち「ＥＤＲＡＭ」と呼ばれている。埋め込みＤＲＡＭを使用する目的はアクセス速度が速いがコストと消費電力がＳＲＡＭより小さい、潜在的に大量のデータを容易に再書き込みできる記憶装置を得ることである。既存のＤＲＡＭが直面している問題はメモリ・セルに新たなデータをライトするのに当該メモリ・セルにおいてデータをリードしたりリフレッシュしたりするよりも時間がかかるという点である。この問題は図１と図２を参照して理解することができる。特に、図１は従来技術のＤＲＡＭメモリ・セルをリードするときにアクティブになる信号を示す図である。リード・オペレーションはワード線電圧１０を静止値（この場合、約−０．４ボルト）からメモリ・セルのアクセス・トランジスタを導通させる活性値まで引き上げることにより開始する。次いで、メモリ・セル中のキャパシタに格納されている電荷がビット線上のトランジスタを通じてセンス・アンプに流れ始める。センス・アンプでは、ビット線ＢＴの電圧１２とリードしているメモリ・セルに接続されていない基準ビット線ＢＣの電圧１４との間の微小電圧信号１１が拡大する。センス・アンプは小さなスイング（揺れ）（たとえばビット線ＢＴと基準ビット線ＢＣとの間の「アナログ」信号）をフル・スイングの論理レベル信号に変換して、メモリ・セルに対するデータの記憶や転送の用に供する。微小電圧信号１１が出現したら、センス・アンプを信号ＳＥＴＰ（１６）でセットする（すなわちトリガする）。この結果、ビット線電圧１２と基準ビット線電圧１４は初期の微小電位差から各々、所定の“Ｈ”論理レベルおよび所定の“Ｌ”論理レベル、この場合にはそれぞれ約１．２Ｖおよび０．０Ｖに分離する。メモリ・セルに格納される電圧は図１に曲線１８で示されている。

これに対して、既存のＤＲＡＭにおける一部のライトオペレーションはリード・オペレーションより時間がかかる。図２を参照する。現在“Ｌ”論理レベル（すなわち“０”）を格納しているメモリ・セルに“Ｈ”論理レベル（すなわち“１”）をライトするオペレーションは「リード・ゼロ・モディファイ・ライト・ワン（Ｒｅａｄ＿０＿Ｍｏｄｉｆｙ＿Ｗｒｉｔｅ＿１）」と呼ばれている。このライト・オペレーションは“０”を格納しているメモリ・セルをリードすることにより開始する。次いで、当該メモリ・セルに反対の値“１”を格納させる。始めのリード・ステップは隣接するビット線群上のメモリ・セルに格納されている内容が損傷するのを防ぐために必要である。１つのメモリ・セルを“０”状態から“１”にライトする一方、同じワード線がアクセスしている他のビット線上のメモリ・セル群はリードしたのち当該メモリ・セル群がすでに格納しているのと同じデータを「ライトバック」する。

図２に示すように、リード・モディファイ・ライト（Ｒｅａｄ＿Ｍｏｄｉｆｙ＿Ｗｒｉｔｅ）オペレーションはリード・オペレーションと同様に開始する。すなわち、ワード線電圧１０を静止値から活性値まで引き上げる。次いで、メモリ・セル中のキャパシタに格納されている電荷がビット線上のトランジスタう通じてセンス・アンプに流れ始める。センス・アンプにおいては、ビット線ＢＴの電圧２２とライト中のメモリ・セルに接続されていない基準ビット線ＢＣの電圧２０との間の微小電位差２１が拡大する。微小電圧信号２１が出現したら、信号ＳＥＴＰ（１６）によってセンス・アンプをセットする。この結果、微小電圧信号２１は増幅されてビット線ＢＣ上およびビット線ＢＴ上でそれぞれ所定の“Ｈ”論理レベルおよび所定の“Ｌ”論理レベルになる。これはメモリ・セルに格納されていた元の“０”値データを反映している。

図２に示す従来技術のＤＲＡＭでは、ビット線ＢＴの電圧２２と基準ビット線ＢＣの電圧２０が新たなレベルにされるのはセンス・アンプをセットした後だけである。センス・アンプをセットすると、電圧２０および電圧２２はほとんど完全にそれぞれ“Ｈ”論理レベルおよび“Ｌ”論理レベルに向かって進む。次いで、ビット線電圧２２と基準ビット線電圧２０は逆方向に向かい、ライト・オペレーションに必要な反対レベルに到達する。ライト以前の初期リードを実行するのに必要な時間によって、メモリ・セルの電圧２４の上昇にはリード・オペレーションの場合より時間が長くかかる。図１に示すリード・オペレーションと比較すると、リード・モディファイ・ライト（Ｒｅａｄ＿Ｍｏｄｉｆｙ＿Ｗｒｉｔｅ）オペレーションでは、メモリ・セル電圧が最終値の９０％まで上昇するのにリード・オペレーションの場合より約３０％余分に時間がかかっている。これは図１の間隔（ｔ０−ｔ１）と図２の間隔（ｔ０’−ｔ１’）とを比較すると明らかである。

従来、リード・モディファイ・ライト（Ｒｅａｄ＿Ｍｏｄｉｆｙ＿Ｗｒｉｔｅ）オペレーションを実行するのに長い時間がかかるのは許容できると考えられていた。というのは、ビット線レベルを急激に新たな値にすると、ライト中のビット線と隣接するビット線との間の線間ノイズ結合に起因して他のメモリ・セルのデータを損傷する可能性があるからである。従来、隣接するビット線がアクセスするメモリ・セルのデータを損傷する危険を冒すことなくメモリ・セルに新たな値を迅速にライトする方法がなかった。

本発明の目的はリード・オペレーションと同じくらいの短時間でメモリ・セルに対してライト・オペレーションを実行することである。

本発明の別の目的は隣接するビット線がアクセスするメモリ・セルのデータを損傷する危険を冒すことなくメモリ・セルに対するライト・オペレーションを迅速に実行することである。

本発明の別の目的は導通経路におけるプリチャージを主センス・アンプに接続されたビットスイッチによって実行するシステムを提供することである。

本発明のさらに別の目的はライト・オペレーションの実行を、真のビット線と基準ビット線のうちの一方のみを固定電位に保持し、センス・アンプをセットして真のビット線と基準ビット線との間の微小電位差を所定の“Ｈ”論理レベルと所定の“Ｌ”論理レベルとに増幅してメモリ・セルにデータを格納することにより行うことである。

したがって、本発明の一側面では、ビットスイッチによってメモリにデータをライトするように適合したメモリを提供する。これらのビットスイッチはセンス・アンプをセットするときに真のビット線と基準ビット線のうちの一方のみを固定電位に保持する。上記センス・アンプは真のビット線と基準ビット線との間の微小電位差を所定の“Ｈ”電圧と所定の“Ｌ”電圧に増幅するように適合している。次いで、真のビット線の電圧を所定の“Ｈ”電圧と所定の“Ｌ”電圧のうちの一方にする。そして、その電圧をメモリに転送してデータをライトする。

本発明のより好適な実例では、ライトするメモリ・セルと他のメモリ・セルを１つのワード線でアクセスする。現在ライトしていない他のメモリ・セル上のビットスイッチは、当該メモリ・セルに接続された真のビット線と基準ビット線に接続されたセンス・アンプをセットするときに、これらのビット線を分離し、選択したメモリ・セルをライトするときに、ライトされないメモリ・セルの格納内容をリフレッシュする。

本発明はセンス・アンプをセットするときに真のビット線と基準ビット線（すなわち相補ビット線）のうちの一方のみを固定電位（たとえば接地）に保持してメモリ・セルにデータをライトするシステムと方法を提供するものである。したがって、本発明に係る方法の順序付けたステップ群においては、まず真のビット線と基準ビット線を固定電位にプリチャージする。次いで、ライトするために、真のビット線と基準ビット線のうちの一方を固定電位に保持する。この状態でワード線を駆動すると、真のビット線と基準ビット線との間に微小電位差が出現する。次いで、センス・アンプをセットする。センス・アンプは微小電位差をフル・スイング信号まて増幅する。すなわち、真のビット線と基準ビット線のうちの一方を所定の“Ｈ”電圧（Ｖｄｄ）にし、他方を所定の“Ｌ”電圧（接地）にする。次いで、真のビット線に存在する“Ｈ”電圧または“Ｌ”電圧を格納することにより、メモリ・セルをライトする。

また、本発明は主センス・アンプに配置されたプリチャージ・デバイスを使用することなく真のビット線と基準ビット線をプリチャージする新規な方法も提供する。プリチャージ・デバイスを使用する代わりに本発明では、その時点でデバイスがプリチャージ電位（たとえば接地）に接続されているときに、ファンイン（fan-in）装置に接続されたビットスイッチをオンすることによりプリチャージを実行する。したがって、ビットスイッチはビット線をプリチャージする導通経路を実現している。

真のビット線と基準ビット線をはじめに接地にプリチャージするようなシステムでは、次のようにして“Ｌ”電圧レベル（接地）をメモリ・セルに“０”として格納する。まず、ワード線をアクティブにする。次いで、真のビット線を接地に保持すると、基準ビット線には接地を超える電位の基準電位が出現する。これはたとえばＶｄｄ／２電圧を格納している基準セルから電荷が転送されることによる。次いで、真のビット線と基準ビット線との間の微小電位差が拡大する。次いで、センス・アンプをセットする。センス・アンプは微小電位差をフル・スイング信号に増幅する。すなわち、真のビット線は所定の“Ｌ”電圧（すなわち接地）になり、基準ビット線は所定の“Ｈ”電圧（Ｖｄｄ）になる。この状態で、真のビット線の“Ｌ”電圧をメモリ・セルに書き込むことにより、“０”をライトする。

リード・オペレーションでは、はじめに真のビット線と基準ビット線を接地にプリチャージする。次いで、ワード線をアクティブにすると、メモリ・セルから真のビット線への電荷の転送と基準ビット線に出現する基準電位とに基づいて、真のビット線と基準ビット線との間の微小電位差信号が拡大する。基準ビット線への基準電位の供給は、たとえば基準セルから基準ビット線への電荷の転送による。基準セルは中間電圧（たとえばＶｄｄ／２）を格納している。次いで、センス・アンプをセットする。センス・アンプは微小電位差をフル・スイング信号まで増幅する。すなわち、真のビット線と基準ビット線のうちの一方は所定の“Ｈ”電圧（Ｖｄｄ）になり、他方は所定の“Ｌ”電圧（接地）になる。

以下で説明する実施形態では、ライト・オペレーションにおいて、１つのビットスイッチ・ペアが、複数のペア（たとえば４つのペア）のうちどのペアが、センス・アンプをセットするときに真のビット線と基準ビット線のうちの一方を固定電位に保持するのかを制御する。図３は４：１のファンイン構成によって１０２４個のセンス・アンプから２５６ビット幅のＩ／Ｏ経路が実現されているメモリ・アレイに付随する入出力回路のブロック図である。図３を参照する。４個の主センス・アンプから成る各群５０内にあるオン／オフ信号ＢＸＰ＜０：３＞によって操作されるビットスイッチがリード・オペレーションの間、真のビット線と基準ビット線の上を主センス・アンプ群５０からリード・バッファ６０まで流れる信号流を制御している。また、ビットスイッチはライト・オペレーションの間に４つのビット線ペアのうちライトすべきものを１つ選択することも行う。これは真のビット線と基準ビット線のうちの一方に対して固定電位（たとえば接地）への導通経路を実現し、主センス・アンプをセットするときに当該主センス・アンプに固定電位が存在するようにすることにより行う。各リード・バッファ６０は１つの真のファン・ノードと１つの相補ファン・ノードを備えている。これらはビットスイッチの４つのペアによって群５０において４つの真のビット線のうちの１つと４つの基準ビット線のうちの１つとにそれぞれ接続されている。ビットスイッチの４つのペアの各々について、信号ＢＸＰ＜０：３＞によって一度に１つのペアがオンすることにより、ライト・オペレーションの間に真のビット線と基準ビット線に信号が流れうるようになり、リード・オペレーションの間に真のビット線と基準ビット線からリード・バッファに信号が流れうるようになる。主センス・アンプ群５０とリード・バッファ６０との間には制御ブロック５６が設けられており、それが入力ＲＥＡＤ、ＥＱＮ、ＷＲＩＲＥ０Ｎ、およびＷＲＩＴＥ１Ｎに基づいてリード・オペレーションとライト・オペレーションを制御している。

図３、図４、および図５は４：１ファンイン構成に基づいている。この場合、１回のリード・オペレーションにおいて、群５０中の４つの主センス・アンプのうちのたった１つからリードしたデータをリード・バッファ６０に供給する。当業者が理解しうるように、２０４８個のセンス・アンプを使用する２５６ビット幅のＩ／Ｏ経路用の８：１のファンイン構成を形成するには些細な変更しか必要としない。また、特定の構成に合わせて各ファンイン・ノードに至る主センス・アンプの個数を増減させることも些細な変更しか必要としない。さらに理解すべき点を挙げると、Ｉ／Ｏ経路の幅は単なる設計事項にすぎず、ここで用いた２５６ビット幅は単なる例示にすぎない。さらに理解すべき点を挙げると、別の構成では、リード・バッファ６０は上位サブアレイと下位サブアレイとの間で共用することができる。図３には上位サブアレイ用の入出力回路しか示されていない。

図４および図５は真のビット線と基準ビット線の４つのペア、（ＢＴ０、ＢＣ０）、（ＢＴ１、ＢＣ１）、（ＢＴ２、ＢＣ２）、（ＢＴ３、ＢＣ３）にそれぞれ接続された主センス・アンプ５１、５２、５３、５４、ビットスイッチ・ペア群Ｔ１、各ビット線ペアに接続され、図示するようにＢＸＰ０、ＢＸＰ１、ＢＸＰ２、またはＢＸＰ３によって操作されるペア、およびリード・バッファ６０を示す概略図である。制御ブロック５６はトランジスタＴ２を備えている。トランジスタＴ２はＲＥＡＤ信号が“Ｈ”になるとオンし、リード・オペレーションの間に２つのビット線ペアと真のファン・ノードＦＴおよび相補ファン・ノードＦＣから成るペアとの間に導通経路を実現する。また、制御ブロック５６はライト経路トランジスタＴ３も備えている。これらのライト経路トランジスタＴ３は一度に１つだけがオンして任意のビット線ペア（たとえば（ＢＴ０、ＢＣ０））にライトする。ライト・オペレーションの間、ライト経路トランジスタＴ３は真のビット線と基準ビット線のうちの所定の選択した一方と固定電位との間にのみ導通経路を実現する。プリチャージ・オペレーションの間、各ペアのライト経路トランジスタＴ３は両方ともオンし、そしてこれらに加えビットスイッチＴ１もオンしてビット線を固定電位にプリチャージする。ライト・オペレーションの間に特定の主センス・アンプ群５０をマスクする必要がある場合には、ライト経路トランジスタＴ３の双方をオフにすることによりライト・マスクを実行する。図４と図５に示すように、固定電位は接地である。しかし、下で詳述するように、別の構成では、固定電位をＶｄｄにしてもよい。Ｖｄｄは所定の“Ｈ”電圧であり、メモリ・セルにはこの電圧で“Ｈ”論理レベル（すなわち“１”）がライトされる。

２ペアのビット線（たとえば（ＢＴ０、ＢＣ０）と（ＢＴ１、ＢＣ１））が中間ファン・ノード（ＦＴ０１、ＦＣ０１）に導電的に接続されている。その接続は各リード経路トランジスタＴ２と各ライト経路トランジスタＴ３が２つの真のビット線または２つの基準ビット線用に１つの共用導通経路を実現するようになされている。他の２つのペア（ＢＴ２、ＢＣ２）と（ＢＴ３、ＢＣ３）は同じ構成中の中間ファン・ノード（ＦＴ２３、ＦＣ２３）に導電的に接続されている。このように共用することにより、制御ブロック５６のデバイス数を減らすことができる。

ライト信号の制御はＮＡＮＤゲート７０、７２が行う。ＮＡＮＤゲート７０、７２はライト経路トランジスタＴ３にオン／オフ信号を供給する。ビット線ＢＴ０がアクセスしているメモリ・セルに“０”をライトする場合、ＮＡＮＤ７２における立ち下がりパルスＷＲＩＴＥ０ＮによってＴ３トランジスタ７４をオンにする。ＢＸＰ０信号によってビットスイッチ・ペア（トランジスタＴ１）がオンすると、この信号（Ｔ３トランジスタ７４のオン）によってＢＴ０が接地される。この結果、センス・アンプをセットすると、ＢＴ０は接地に保持され、ＢＣ０は所定の“Ｈ”電圧（すなわちＶｄｄ）に駆動される。ビット線ＢＴ０がアクセスしているメモリ・セルに“１”をライトする場合には、ＮＡＮＤ７０における立ち下がりパルスＷＲＩＴＥ１ＮによってＴ３トランジスタ７６をオンにする。ＢＸＰ０信号によってビットスイッチ・ペア（トランジスタＴ１）がオンすると、このアクション（Ｔ３トランジスタ７６のオン）によってＢＣ０が接地される。この結果、センス・アンプをセットすると、ＢＣ０は接地に保持され、ＢＴ０は所定の“Ｈ”電圧（すなわちＶｄｄ）に駆動される。

また、ＮＡＮＤゲート７０、７２とライト経路トランジスタＴ３はプリチャージ・オペレーションの制御も行う。この実施形態では、すべてのビット線と中間ファン・ノードは接地にプリチャージする。プリチャージの間、ビットスイッチ信号ＢＸＰ０〜３はＴ１ビットスイッチをオンし、立ち下がり等価信号ＥＱＮがＮＡＮＤゲート７０、７２を通過してすべてのＴ３トランジスタをオンする。これにより、中間ファン・ノードとビット線が接地に放電される。このように、プリチャージ・デバイスをセンス・アンプ５１〜５４にローカルに配置する必要がなく、同じトランジスタＴ３をプリチャージ用およびデータ・ライト制御用の双方に使用することができる。

リード・バッファ６０は信号ＬＢＲＥＳＴＮを印加するとファン・ノードＦＴ、ＦＣをＶｄｄにプリチャージするデバイス７８を備えている。交差結合されたデバイス８０（図示するようにＰＦＥＴであるのが望ましい）はファン・ノードＦＴ、ＦＣの電圧を所定の“Ｈ”電圧および所定の“Ｌ”電圧の各一方に分別して維持する。リード・オペレーションで得られたデータは端子ＰＤＯＴにおけるファン・ノードから出力する。

次に、図６を参照する。各オペレーションは次のとおりである。ライト・オペレーションから始める。まず、ＢＸＰ０〜３信号を“Ｈ”にしＥＱＮ信号を“Ｌ”にしてＴ１ビットスイッチをオンすることにより、ビット線と中間ファン・ノードを接地にプリチャージする。すなわち、Ｔ３トランジスタをオンすることにより、中間ファン・ノードとビット線を接地に放電する。プリチャージしたら、ＥＱＮを再び“Ｈ”にする。

真のビット線ＢＴ０がアクセスしているメモリ・セルに“０”をライトするには次のようにする。まず、ＮＡＮＤゲート７２においてライト制御信号ＷＲＩＴＥ０Ｎを“Ｌ”にして、Ｔ３ライト経路トランジスタ７４のみをオンして接地する。この例では、信号ＬＷＥ（local write enable）はＮＡＮＤゲート７２の出力を表わしている。したがって、ＬＷＥが“Ｈ”のときＴ３トランジスタ７４がオンする。ＢＸＰ０が制御しているＴ１ビットスイッチのペアはオンのままであり、他のビットスイッチＢＸＰ１〜３はオフであるから、真のビット線ＢＴ０のみが接地に保持されている。

次いで、ＷＬを“Ｈ”にすることによりワード線をアクティブにすると、真のビット線ＢＴ０がメモリ・アレイに接続される。同時に、基準ビット線ＢＣ０にも接地より高電位の基準電位を供給する。これは基準セルに格納されているＶｄｄ／２電圧から供給するのが望ましい。基準セルはメモリ・アレイのワード線と同時にアクティブになった基準ワード線がアクセスしている。以上のようにすると、ビット線ＢＴ０とＢＣ０との間の微小電位差９０が拡大する。次いで、信号ＳＥＴＰを“Ｈ”にすることより、主センス・アンプ５１をセットする。ビット線ＢＴ０は接地に保持されているから、ＢＣ０の信号は所定の“Ｈ”電圧Ｖｄｄまで駆動される。一方、ＢＴ０は接地のままである。この状態で、ＢＸＰ０が制御しているビットスイッチＴ１はオンのままであり、ワード線はアクティブのままであるから、所定の“Ｌ”電圧（すなわち接地）が“０”データとしてメモリ・セルにライトされる。ライト・オペレーションの終わりにおいて、ワード線駆動電圧ＷＬを再び下げ、同時にＳＥＴＰも下げてセンス・アンプをリセットする。

次に、ビット線ＢＴ０がアクセスしているメモリ・セル０に“１”をライトするオペレーションは次のように行う。まず、ＷＲＩＴＥ０Ｎを“Ｈ”のままにし、その代わりに立ち下がりパルスＷＲＩＴＥ１Ｎを供給する。次いで、ＮＡＮＤ７０とＴ３トランジスタ７６（今回はオン）によって、基準ビット線ＢＣ０を接地にクランプする。次いで、ワード線をアクティブに（すなわちＷＬを“Ｈ”に）した後、ＳＥＴＰによってセンス・アンプをセットする。このとき、ＢＣ０の電圧は接地にクランプされたままである。次いで、主センス・アンプ５１が真のビット線ＢＴ０の電圧を駆動して所定の“Ｈ”電圧Ｖｄｄにする。この状態で、真のビット線ＢＴ０の所定の“Ｈ”電圧をメモリ・セルに“１”として格納する。次いで、ＳＥＴＰとＷＬを再び引き下げて、ライト・オペレーションを完了する。

次に、図６に示すように、以前と同様に接地へのプリチャージを行う。それは、ＢＸＰ０〜３を“Ｈ”にしてビットスイッチＴ１をオンし、ＥＱＮを“Ｌ”にして、ビット線と中間ファン・ノードをトランジスタＴ３を通じて放電することにより行う。

上述した事項から理解しうるように、１つのビット線（たとえばビット線ＢＴ０）に対するライト・オペレーションと同時に、同じアクティブなワード線に接続された他のビット線に対してはリフレッシュ（ライトバック）オペレーションをできるだけ短時間で行う。ビット線ＢＴ０〜３は同じワード線がすべてアクセスしているメモリ・セルに接続されている。ビット線ＢＴＯ上の特定のメモリ・セル０に新たなデータをライトするときに、他のビット線ＢＴ１〜３上のメモリ・セル中のデータをリフレッシュ、すなわちライトバックする。（ＷＬを“Ｈ”にして）ワード線をアクティブにすると、当該ワード線に沿ったメモリ・セルに格納されている電荷はビット線に流れ出し、センス・アンプに流れ込む。したがって、ワード線をアクティブにすると、格納データを表わす信号はビット線ＢＴ０〜３上のメモリ・セルから主センス・アンプ５１〜５４までそれぞれ移動する。

普通のライト・オペレーション（たとえば説明中のもの）では、ビット線ＢＴ０上のメモリ・セルにしかライトしない。なぜなら、そのときにＢＸＰ０ビットスイッチ・ペアしかオンしていないからである。ビット線ＢＴ１〜３上のメモリ・セルにはライトしない。その代わりに、ライトバックする。なぜなら、ＢＸＰ１〜３ビットスイッチ・ペアはそのときオフだからである。したがって、１つのビット線（たとえばＢＴ０）のデータをライトしているとき、ビット線ペア（ＢＴ１、ＢＣ１）、（ＢＴ２、ＢＣ２）、および（ＢＴ３、ＢＣ３）はＢＸＰ１〜３ビットスイッチによって分離されている。このことは群５０（図３）における各場合に当てはまる。このように、主センス・アンプ５２〜５４は自身に接続されたビット線から、格納データ信号を受信し、当該データ信号を所定の“Ｈ”レベルと“Ｌ”レベルに再生成する。これらのレベルは再びメモリ・セルに格納される（ライトバック機能）。

上述した事項から理解しうる点を挙げると、ビットスイッチを様々に制御すれば、本発明によって新たな機能が可能になる。ライト・オペレーションの間に少なくとも２つのビットスイッチを同時にオンすることにより、本発明は主センス・アンプ群５０がアクセスしている少なくとも２つのメモリ・セルに対して同じデータを同時に「ブロック・ライト」する方法を実現することができる。これにより、同じワード線上のメモリ・セルにライトするのに必要なライト・オペレーションの回数を減らすことができる。これは繰り返しパターンを迅速にライトしたり、メモリ・アレイに対して空白化機能を実行したりするのに望ましい。

次に、メモリ・セル０からのリード・オペレーションは真のビット線ＢＴ０と基準ビット線ＢＣ０を用いて行う。まず、プリチャージ後、信号ＢＸＰ０のみ“Ｈ”に保ち、ビット線ＢＴ０とＢＣ０の上のＴ１ビットスイッチをオンにし、ＢＸＰ１〜３を“Ｌ”にすることにより他のビットスイッチをオフにする。次いで、ＷＬを“Ｈ”にすることよりワード線をアクティブにすると、真のビット線ＢＴ０と基準ビット線ＢＣ０との間の微小電位差信号９２が拡大する。次いで、信号ＳＥＴＰを“Ｈ”にすることにより主センス・アンプ５１をセットする。これにより、ＢＴ０の電圧とＢＣ０の電圧がそれぞれ所定の“Ｌ”電圧と“Ｈ”電圧（接地とＶｄｄ）に分別される。主センス・アンプ（この場合には５１）が微小電位差信号９２を増幅している間、リード経路トランジスタＴ２はオフのままにしておく。これにより、主センス・アンプの負荷と、群５０のビット線ペアの余分な容量に起因するとともにリード・バッファ６０に起因する潜在的な信号の劣化とを最小にすることができる。信号を増幅すると、ＢＴ０の電圧とＢＣ０の電圧とは分別される。この状態でＲＥＡＤ信号を“Ｈ”にすると、リード経路トランジスタＴ２がオンする。これにより、ＢＴ０とＦＴとの間およびＢＣ０とＦＣとの間でビット線信号が転送される。リード・バッファ６０では、ファン・ノード電圧ＦＴ、ＦＣがビット線ＢＴ０上のメモリ・セル０からリードしたデータを表している。信号の転送はファン・ノードＦＴ、ＦＣをＶｄｄと接地のどちらか一方に維持するように機能する交差結合デバイス８０によって支援されている。データはＰＤＯＴにおいて出力として供給される。以上、リード・オペレーションを完全に説明した。

理解すべき点を挙げると、当業者は図３〜図５を参照して上述した構成をわずかに変更するだけで、ビット線を接地にプリチャージする代わりに所定の“Ｈ”電圧（Ｖｄｄ）にプリチャージするように変更することができる。このように変更した構成では、真のビット線と基準ビット線のうちの一方をライト・オペレーションの間、Ｖｄｄに保ち、たとえばＶｄｄ／２電圧が格納されている基準セルから電荷を転送すると、基準ビット線に小さな基準電位が現れる。Ｖｄｄプリチャージ後にビットスイッチをオンにしておき、ライト経路トランジスタによって所定の真のビット線または基準ビット線をＶｄｄに接続することにより、図３〜図５の構成と同様に制御することができる。

たとえば、メモリ・セルに“１”をライトする場合、まずビットスイッチをオンにしたままライト経路トランジスタをアクティブにする。すると、真のビット線と基準ビット線との間に微小電位差が出現する。そして、センス・アンプをセットし、真のビット線をＶｄｄに保ち、基準ビット線を所定の“Ｌ”電圧（たとえば接地）に駆動する。次いで、真のビット線に存在する所定の“Ｈ”電圧Ｖｄｄでメモリ・セルをライトする。

以上、本発明をその好適な実施形態をいくつか参照して説明したが、当業者が理解しうるように、特許請求の範囲に記載した本発明の真の本旨と範囲の内で多くの変更と拡張をなしうる。

従来技術のリード・オペレーションを示すタイミング図である。 従来技術のリード・モディファイ・ライト（Ｒｅａｄ＿Ｍｏｄｉｆｙ＿Ｗｒｉｔｅ）オペレーションを示すタイミング図である。 本発明の好適な実施形態の回路を示す図である。 本発明の好適な実施形態の回路を示す図である。 本発明の好適な実施形態の回路を示す図である。 本発明の好適な実施形態のライト・オペレーションとリード・オペレーションを示すタイミング図である。

符号の説明

１０ ワード線電圧
１１ 微小電圧信号
１２ ビット線電圧
１４ 基準ビット線電圧
１６ ＳＥＴＰ信号
１８ メモリ・セル電圧
２０ 基準ビット線電圧
２１ 微小電位差
２２ ビット線電圧
２４ メモリ・セル電圧
５０ 群
５１ センス・アンプ
５２ センス・アンプ
５３ センス・アンプ
５４ センス・アンプ
５６ 制御ブロック
６０ リード・バッファ
７０ ＮＡＮＤゲート
７２ ＮＡＮＤゲート
７４ Ｔ３トランジスタ
７６ Ｔ３トランジスタ
７８ プリチャージ・デバイス
８０ 交差結合デバイス
９０ 微小電位差
９２ 微小電位差
ＢＴ 真のビット線
ＢＣ 基準ビット線
ＦＴ 真ファン・ノード
ＦＣ 相補ファン・ノード
Ｔ１ ビットスイッチ
Ｔ３ 制御スイッチ

Claims (4)

1. ＤＲＡＭ装置であって、
   センス・アンプ、前記センス・アンプに接続された真のビット線及び基準ビット線、
   メモリ・セルに格納されたデータを読み出すための読み出し（ＲＥＡＤ）線、
   １を書き込むときに活性化される第１のライト（ＷＲＩＴＥ１Ｎ）線、
   ０を書き込むときに活性化される第２のライト（ＷＲＩＴＥ０Ｎ）線、
   前記基準ビット線上に備えられ、メモリ・セルを選択する信号（ＢＸＰ）により導通状態にされる第１のビットスイッチ（Ｔ１）、
   前記真のビット線上に備えられ、メモリ・セルを選択する前記信号（ＢＸＰ）により導通状態にされる第２のビットスイッチ（Ｔ１）、
   前記基準ビット線上に、前記第１のビットスイッチ（Ｔ１）の下流に前記第１のビットスイッチ（Ｔ１）と直列に備えられ、プリチャージ制御信号（ＥＱＮ）又は前記第１のライト（ＷＲＩＴＥ１Ｎ）線が活性化されることにより導通状態にされる第１のライト制御スイッチ（Ｔ３）、
   前記真のビット線上に、前記第２のビットスイッチ（Ｔ１）の下流に前記第２のビットスイッチ（Ｔ１）と直列に備えられ、前記プリチャージ制御信号（ＥＱＮ）又は前記第２のライト（ＷＲＩＴＥ０Ｎ）線が活性化されることにより導通状態にされる第２のライト制御スイッチ（Ｔ３）、
   を備え、
   書き込みの際には、
   （１）メモリ・セルを選択する前記信号（ＢＸＰ）により前記第１のビットスイッチ（Ｔ１）及び前記第２のビットスイッチ（Ｔ１）が導通状態にされ、
   （２）１を書き込む際には、前記第１のライト（ＷＲＩＴＥ１Ｎ）線が活性化されて前記第１のライト制御スイッチ（Ｔ３）が導通状態にされ、前記基準ビット線が接地され、
   （３）０を書き込む際には、前記第２のライト（ＷＲＩＴＥ０Ｎ）線が活性化されて前記第２のライト制御スイッチ（Ｔ３）が導通状態にされ、前記真のビット線が接地され、これにより向上された書き込み速度を示し、
   プリチャージの際には、
   前記プリチャージ制御信号（ＥＱＮ）が活性化されて、前記第１のライト制御スイッチ（Ｔ３）及び前記第２のライト制御スイッチ（Ｔ３）が導通状態にされ、前記基準ビット線及び前記真のビット線が接地される、
   ことを特徴とするＤＲＡＭ装置。
2. 前記基準ビット線上に、前記第１のビットスイッチ（Ｔ１）の下流に前記第１のビットスイッチ（Ｔ１）と直列に且つ前記第１のライト制御スイッチ（Ｔ３）と並列に備えられ、前記ＲＥＡＤ線を活性化することによって導通状態にされる第１のリード制御スイッチ（Ｔ２）、
   前記真のビット線上に、前記第２のビットスイッチ（Ｔ１）の下流に前記第２のビットスイッチ（Ｔ１）と直列に且つ前記第２のライト制御スイッチ（Ｔ３）と並列に備えられ、前記ＲＥＡＤ線を活性化することによって導通状態にされる第２のリード制御スイッチ（Ｔ２）、
   をさらに備え、
   読み取りの際には、
   （１）メモリ・セルを選択する前記信号（ＢＸＰ）により前記第１のビットスイッチ（Ｔ１）及び前記第２のビットスイッチ（Ｔ１）が導通状態にされ、
   （２）前記ＲＥＡＤ線が活性化されて、前記第１及び第２のリード制御スイッチが導通状態となって、夫々、前記基準ビット線及び前記真のビット線の電位をリード・バッファへ転送することを特徴とする請求項１記載のＤＲＡＭ装置。
3. ２組の基準ビット線及び真のビット線が、夫々の組の第１及び第２のビットスイッチ（Ｔ１）の下流で、基準ビット線同士及び真のビット線同士で電気的に接続された中間ファンノード（ＦＣ０ 1 、ＦＴ０ 1 ）を有し、前記２組の基準ビット線が第１のリー ド制御スイッチ（Ｔ２）と第１のライト制御スイッチ（Ｔ３）を、前記２組の真のビット線が第２のリード制御スイッチ（Ｔ２）と第２のライト制御スイッチ（Ｔ３）を、夫々共用していることを特徴とする請求項１または２記載のＤＲＡＭ装置。
4. 第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートをさらに備え、
   第１のＮＡＮＤゲートは、プリチャージ制御信号（ＥＱＮ）及び前記第１のライト（ＷＲＩＴＥ１Ｎ）線上の信号を入力とし、前記第１のライト制御スイッチ（Ｔ３）に出力し、
   第２のＮＡＮＤゲートは、プリチャージ制御信号（ＥＱＮ）及び前記第２のライト（ＷＲＩＴＥ０Ｎ）線上の信号を入力とし、前記第２のライト制御スイッチ（Ｔ３）に出力する、
   請求項１〜３のいずれか１項記載のＤＲＡＭ装置。

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