JPH057796B2 - - Google Patents

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、半導体ダイナミツクメモリに関し、
更に詳細には、金属 酸化膜 半導体（MOS）
ダイナミツク・ランダム・アクセス・メモリ
（DRAM）に関する。

金属 酸化膜 半導体（MOS）及び相補形
MOS（CMOS）のダイナミツク・ランダム・アク
セス・メモリ（DRAM）の密度は、たとえば、
1960年代後半の1Kメモリから現在の64Kメモリ
まで、増加し続けている。本発明は、256Kの
CMOSメモリにおいて実現できたものであるが、
他の大きさのメモリにでも使用できる。

〔従来技術〕

DRAMにおける、代表的には単一のトランジ
スタとキヤパシタをそれぞれ有するメモリセル
は、ビツトライン対に接続している。ビツトライ
ン対は、ラツチ状のセンスアンプから延びてい
る。ダミーセル、再書込み回路、及び折り返しビ
ツトライン対を用いた構造等は、現在のDRAM
において一般に使用されている。

むろん、MOS・DRAMの容量は、さらに多く
のメモリセルを使用することにより増加できる。
しかし、高密度に作製しないかぎり、すなわち、
小さいセルを使わないかぎり、メモリの大容量化
は、大量生産には適さないものとなる。というの
も基板面積が増大すると歩留りが低下するからで
ある。従つて、メモリセルの大きさを縮小すると
いう果てしない目標が常に存在する。

しかし、セルを小さく作ると、セルは少ししか
チヤージを記憶せず、セルに記憶されているバイ
ナリ状態を検出することが増々困難になる。とこ
ろで、ビツトラインのキヤパシタンスが減少する
と、小さいセルでも検出が容易になる点から、こ
のようにするには、ビツトラインに接続するセル
の数を少なくしてビツトラインを短かくすればよ
いことになる。一方、より大きなアレイ効率を得
ようとするには、より多くのセルを各ビツトライ
ンに沿つて配置すればよいことになる。しかし、
短いビツトラインを使用することはより多くのセ
ンスアンプを必要とするから、短いビツトライン
を有する小さいセルを使用することにより、密度
を増大したとしても、それのいくらかは付加する
センスアンプがそれに関連した周辺回路（たとえ
ば、デコーダ）により失なわれてしまう。

従来の技術に、市販されてはいないが、単一の
センスアンプに対して複数のビツトライン対を多
重化したものがある。この技術によれば、理論的
にはさらにセンスアンプを必要とすることなく短
いビツトラインを使用することができる。本発明
は、この技術を用いてはいるが、従来使用したよ
うな方法では使用していない。たとえば、本発明
では、検出を行なう場合、センスアンプからビツ
トラインを切り離すようにしている。

従来のいくつかのDRAMにおいて、ビツトラ
インは、たとえば５ボルトの全電源電位にプリチ
ヤージされている。また、別の従来例では、ビツ
トラインは、半分の電源電位のような基準電位に
チヤージされている。これらプリチヤージ技術
は、ダミーセルを伴つて及びダミーセルなしのい
ずれの場合にも使用されている。電源電位の半分
にチヤージすることの利点は、メモリの消費電力
が少ないということである。しかし、この方法に
は多くの問題がある。たとえば、ある場合では、
ビツトラインは非アクテイブサイクルにおいてプ
リチヤージされるので、電源電位は、プリチヤー
ジ時間と実際の検出時間との間で変化する場合が
あり、このような変化があると検出が困難になつ
てしまう。また、ビツトラインを電源電位の半分
にプリチヤージする場合における他の問題は、電
源電位が低い場合に性能が低下するということで
ある。本発明では、ビツトラインを、独特の方法
でかつ上述した多重化と組み合わせて、電源電位
の半分にチヤージしている。従つて、本発明にお
いては、消費電力が少ないだけでなく、ピーク電
流も減少することができる。

なお、最近のDRAM技術については、(1)1983
年２月のISSCC技術論文ダイジエスト（ISSCC
Digest of Techical Papers）の第226〜227頁に
おけるフジイ氏他による「90NSの256K×1Bの
２レベルAL技術によるDRAM（A90NS 256K×
1B DRAM With Double Level AL
Technology）」，(2)1982年２月のISSCC技術論文
ダイジエストの第258259頁におけるコニシ氏他に
よる64KbのCMOS・RAM（A64Kb CMOS
RAM）」，(3)1983年２月のISSCC技術論文ダイジ
エストの第56−57頁におけるシユワング
（Chwang）氏他による「70NSの高密度CMOS・
DRAM（A70NS High Density CMOS
DRAM）」，(4)1980年10月の固体回路IEEEジヤー
ナル（IEEE Journal of Solid−State
Circuits），No.５，Vol.SC−15，第839〜845頁に
おけるチヤン（Chan）氏他による「100NSの5V
だけの64K×１のMOSダイナミツクRAM
（A100ns 5V Only64K×１ MOS Dynamic
RAM）」，(5)1980年10月の固体回路IEEEジヤーナ
ル，No.5Vol.SC−15，第846頁におけるマスダ氏
他による「高Ｓ／Ｎ設計による5Vだけの64Kダ
イナミツRAM（A5V−Only64K Dynamic RAM
Based on High Ｓ／Ｎ Design」において示さ
れている。

〔概 要〕

本発明は金属 酸化膜 半導体（MOS）ダイ
ナミツク・ランダム アクセス・メモリ
（DRAM）に関する。本発明のメモリは、１つの
センスアンプに関連した複数の第１及び第２メモ
リセルを含んでいる。第１セルには第１ビツトラ
イン対が接続し、第２セルには第２ビツトライン
対が接続している。第１スイツチング装置は第１
ビツトライン対をセンスアンプに選択的に接続
し、第２スイツチング装置は第２ビツトライン対
をセンスアンプに選択的に接続する。各ビツトラ
イン対にはプリチヤージ装置と再書込み回路が接
続されている。メモリセルが第１または第２ビツ
トライン対の一方に沿つて選択される時、上記一
方のビツトライン対は各スイツチング装置を介し
てセンスアンプに接続される。スイツチング装置
は、センスアンプがメモリセルからのデータを検
出し始めると、センスアンプから上記選択された
ビツトライン対を切り離す。

本発明では、メモリアレイにおける入力／出力
ラインは一方のビツトライン対にしか接続され
ず、第１及び第２スイツチング装置を使用して一
方のビツトライン対から他方のビツトライン対へ
データを転送し、これにより入力／出力ラインへ
データを送るようにしている。

また、本発明においては、再書込み回路は各ビ
ツトライン対に関して別個に作動され、かつ書込
み中は非作動状態にされる。

なお、以下の説明における特定のアレイやセル
の数などの特定の記載は、本発明を限定するもの
ではないことは明白であり、また周知の回路につ
いても本発明を不明瞭なものとしないよう省略す
る。

〔実施例〕

以下、添付の図面に基づいて本発明の実施例に
関して説明する。

概 説 本実施例では、DRAMはCMOS技術を使用し
て製造される。たとえば、アレイはダブル多結晶
質シリコン（ポリシリコン）技術を用いてｎ−ウ
エルに形成される。ｎ−ウエル／基板接合部は、
逆バイアスされ、少数キヤリヤの（アルフア粒子
により生じるソフトエラーを減少する）バリヤと
して働く。このセルの全体的な構造は、本出願人
に譲渡された、1983年２月28日出願された米国特
許第470454号、発明の名称「CMOS DRAM」に
おいて示されている。

本実施例では、メモリは、256K×１メモリに
構成される。ゲート酸化膜（ポリシリコンの第２
層）の厚さは250Åである。セルは、約55fFの記
憶キヤパシタンスを有する約70μm²の面積であ
る。ワードラインドライバは、約275fCのチヤー
ジを記憶する平均的セルを生ずる、負に“ブース
トされた”電位を用いている。ビツトライン対セ
ルのキヤパシタンス比は約12対１で、幅広い動作
レンジにわたつて検出するための190mVの信号
を供給する。メモリには、５ボルト電位から作動
し、かつ45mAの平均電流と1mAのスタンバイ電
流が流れる。また、256サイクルのリフレツシユ
は、4mSのインターバルで行なわれる。メモリ全
体が形成されている基板は４つの冗長の行と列を
含んでいる。

行をアクセスする際、100nS.以下のアクセス時
間が達成できる。メモリはスタテイツク列回路を
使用しているので、ビツト当り約40nS.のアクセ
ス時間でかつ約25mAの小さいアクテイブ電流で
512ビツトをアクセスできる、更に速い“リツプ
ルモード”（スタテイツク列 モード）アクセス
を達成することができる。

アーキテクチヤー 第１図に示すように16Kアレイ１０により
256K×１構造を形成している。アレイ１０は対
にされ、各対は一列のセンスアンプ１４により分
離されている。再書込み回路１６は、センスアン
プにほぼ並列な列で、アレイ１０の各対の外側縁
部に形成されている。列デコーダ及びデータ入
力／出力ラインは、メモリセルの細長い中央部分
１２に形成されている。アレイヘ及びアレイから
転送される全データは、これら中央に設けられた
入力／出力ラインを介して生じる。外側のアレイ
は、第２図を参照して後述する内側アレイのビツ
トラインを介して入力／出力ラインと連絡してい
る。

行デコーダとワードラインドライバ１８は、２
つの水平帯域に形成されている。デユアル行デコ
ーダはこれら帯域において使用されている。周辺
回路は、多くは領域２０に設けられている。これ
らは、データ用入力／出力バフアリング，アドレ
ス用バフアリング，及び標準RAS／及びCAS／
信号等のタイミング信号を含んでいる。一般に行
なわれているように、これらバツフアはMOS信
号レベルシフテイングにTTLを与えるものであ
る。

センスアンプ多重化および再書込み回路 第２図において、２対のビツトライン、すなわ
ちライン２３，２４及びライン２５，２６は、ト
ランジスタ３３，３２を介して、センスアンプ３
０に選択的に接続している。ビツトライン２３，
２４はトランジスタ４３を介して相補入力／出力
ライン４０，４１に接続している。これらトラン
ジスタは、列デコーダにより選択される。説明
上、ビツトライン２３，２４を内側ビツトライン
（BLI及びBLI／）、及びビツトライン２５，２６
を外側ビツトライン（BLO及びBLO／）と呼称
する。ここで内側及び外側は、入力／出力ライン
及びセンスアンプ３０に関するビツトライン対の
位置を表わしている（なお、“右”及び“左”で
表示した場合、右及び左は、ライン５４，５５に
示すように、入力／出力ライン４０，４１の他側
に延びる２対のビツトラインに関して逆になるの
で、この右，左という表示は不明瞭なものになつ
てしまう）。センスアンプ３０は、一対の交差接
続したｐ形トランジスタと、ｐ−チヤネルトラン
ジスタ状構造から成る４つのキヤパシタを有して
いる。このセンスアンプは、DRAMセンスアン
プとともに一般に使用されるような、センスアン
プストロープ（SAS）信号を受信する。センス
アンプの動作は、第４図に関して説明する。

複数のセルは各ビツトラインに接続し、各セル
はトランジスタ３６のようなトランジスタとキヤ
パシタ３７のような記憶キヤパシタから成つてい
る。アレイにおけるワードラインは、読出し、書
込み、またはリフレツシユするため、（一対の）
ビツトラインの一方に接続する一つのキヤパシタ
を選択する。なお、ビツトラインに沿つてダミー
セルは使用していない。

トランジスタ４５，４６は、プリチヤージ信号
を受信しかつビツトラインのプリチヤージを行な
う。代表的な動作において、再書込みの後、一方
のビツトラインは全電源電位（５ボルト）にあ
り、他方はアースされている。従つて、ライン２
４，２５は５ボルトで、ライン２３，２６はアー
ス電位にある。プリチヤージ信号によりトランジ
スタ４５，４６は導通し、ビツトライン対におけ
るチヤージは分割され、ビツトラインは、電源電
位の約半分、たとえば電源電位が５ボルトの場
合、２ 1/2ボルトになる。ビツトラインは電源電
位の1/2まで変化するだけなので、有効電力は約
係数２だけ減少される。このプリチヤージにおい
て、トランジスタ３２，３３は導通し、センスア
ンプ内のノードもまたV_cc電位の半分までプリチ
ヤージされる（実際には、ビツトラインは電源電
位の50％以上（たとえば55％）である。再書込み
回路から生じた固有のブートスラツピングがいく
らかあり、また接合部に関連したキヤパシタンス
は非直線性（たとえば電圧の関数）である。従つ
て、50％という数値からのこの変動は、プロセス
に依存している）。

再書込み回路４８は、ビツトライン２５，２６
の端部に接続し、同様に再書込み回路４９はビツ
トライン２３，２４の端部に接続している。各再
書込み回路は、一対の交差接続したｎ形トランジ
スタから成つている。再書込み回路４８は、交差
接続トランジスタをアースに接続するトランジス
タ５０を含んでいる。同様に、再書込み回路４９
は、一対の交差接続したトランジスタをアースに
接続するトランジスタ５１を含んでいる。後述す
るように、トランジスタ５０，５１により、再書
込み回路４８，４９は別々に動作される。従つ
て、ビツトラインを再書込みするのに消費される
電流は別々の期間に配分されるので、ピーク電流
を制限することができる。また、トランジスタ５
０，５１を作動するのに使用される波形は、これ
らトランジスタを徐々に導通させるので、電流ピ
ークをさらに減少することができる。

第２図の回路の全体動作 詳細なタイミング図について述べる前に、第２
図の回路動作について説明する。回路は、データ
が内側ビツトラインから読み出されるかまたは外
側ビツトラインから読み出されるかにより、異な
つて動作する。

先ず、データが、外側ビツトラインの一方か
ら、たとえばトランジスタ３６及びキヤパシタ３
７から成るセルから読み出されると仮定する。最
初、トランジスタ対３２，３３が導通し、かつプ
リチヤージトランジスタ４５，４６もまた導通す
る。これにより、センスアンプのノードと２対の
ビツトラインは同じ電位、たとえば1/2V_ccに保持
される。次に、トランジスタ３３とプリチヤージ
トランジスタ４５，４６がオフになる。さらにワ
ードラインが選択され、トランジスタ３６を導通
させて、ライン２５をさらにチヤージするかまた
はラインのチヤージを減少させる（キヤパシタ３
７は全電圧（たとえば５ボルト）または０ボルト
を記憶している）。キヤパシタ３７からのチヤー
ジにより、金属ビツトライン２５とセンスアンプ
３０のノードに不均衡が生じる。ここで、トラン
ジスタ３２はオフにされ、センスアンプ３０にお
いて検出が行われる。重要なことは、この検出
が、センスアンプ３０に双方のビツトライン対が
接続されていない状態で行われることである。検
出を行なつた後、トランジスタ３３は導通する。
従つて、キヤパシタ３７からの増幅されたデータ
は、内側ビツトラインに送られる。そこで、これ
はＩ／Ｏライン４０，４１に送られることができ
る（これら事項に関するタイミングについては後
述する）。再書込み信号はトランジスタ５１に送
られ、内側ビツトラインを再書込みする。トラン
ジスタ３２も再び導通されるので、センスアンプ
３０により検出されたデータは外側ビツトライン
に送られる。外側再書込み回路４８は、トランジ
スタ５０に信号を供給することにより動作され、
外側ビツトラインを再書込みし、それによりキヤ
パシタ３７は元の状態に戻る。

従つて、データが外側ビツトラインにおいて検
出される時、それは内側ビツトラインに先ず送ら
れ、入力／出力ラインに送られる。内側ビツトラ
インが先ず再書込みされ、続いて外側ビツトライ
ンが再書込みされる。

次に、データは内側ビツトライン２４に沿つて
検出されるものと仮定する。先ずトランジスタ３
２，３３がオンとなり、トランジスタ４５，４６
が導通する時、全ビツトラインとセンスアンプ３
０のノードは約1/2V_ccになる。プリチヤージ信号
が低下した後、トランジスタ３２はオフになり、
ワードラインは動作され、ビツトライン２４へま
たはビツトライン２４からチヤージが流れる。従
つて、トランジスタ３３はオフになり、SAS（セ
ンスアンプストローブ信号）の供給によりセンス
アンプ３０内で検出が行なわれる。トランジスタ
３３が再びオンになつた時（ライン４０，４１の
電位を再書込みした後）トランジスタ４３が導通
すると、データはこれらのラインに送られる。内
側ビツトラインが先ず再書込みされる。その後、
トランジスタ３２は再び導通され、外側再書込み
回路４８をプリチヤージサイクルの一部として動
作する。

外側ビツトラインから検出した場合と同様に、
内側ビツトラインの一方からのデータがセンスア
ンプにより検出される前に、内側ビツトラインは
センスアンプから絶縁される。同様に、一方のビ
ツトライン対は他方のビツトライン対とは異なる
時間に再書込みされ、電流ピークを減少するよう
にしている。

第２図からわかるように、センスアンプとセル
は全て、ｐ−チヤネルデイバイスである。セル
は、センスアンプを含んでいるウエルから離間し
たｎ−ウエルに形成されている。再書込み回路と
列選択トランジスタはｎ−チヤネルトランジスタ
で、これらはｎ−ウエルの外側のｐ形基板に形成
されている（ｎ−ウエルは正電源電位に接続して
いる）。たとえば、回路４８がキヤパシタ３７を
チヤージするよう設定されていると仮定すると、
全電源電位V_ccはキヤパシタ３７にかかつている。
ワードラインは、ブートストラツプされ（アース
電位以下の約−３ボルトに駆動され）、キヤパシ
タ３７及び同様のキヤパシタに及びキヤパシタか
らチヤージを完全に送るようにしている。全V_cc
電位は一方のビツトラインに供給され、また他方
のビツトラインは、再書込み中、アースに接続し
ている（全V_ccはSAS信号と、回路４８，４９か
らのアースとから得られる）。

デコーダの使用は、各アドレスを検査し、かつ
プリチヤージ後でかつ検出前にトランジスタ３
２，３３のいずれをセンスアンプに接続したまま
にすべきかを決定するためである。このようなデ
コーダは周知で、従来のDRAMにおけるダミー
負荷またはダミーセルを動作するのに使用される
デコーダと同様である。

なお、ビツトラインは約1/2V_ccにチヤージされ
ているので、トランジスタ３２，３３を介しての
チヤージの伝送に困難はない。

第３図の波形 第３図において、アクテイブサイクルの開始
時、波形８０により示されるように行アドレスス
トローブ信号（RAS／）の電位は低下する。
RAS／信号の電位が低下した後、プリチヤージ
が行なわれる。これは波形８１により示されてい
る。従来のメモリとは異なり、プリチヤージはア
クテイブサイクルにおいて行なわれる。アドレス
等のデコーデイングがこのプリチヤージ中に行な
われるので、これによりアクセス時間がさらに増
えることはない。これにより、プリチヤージ電位
はV_ccで示される。なお、センスアンプのストロ
ーブ信号（SAS）は、プリチヤージが行なわれ
るまでオンで、その後波形８２で示されるように
低下する。

第３図において、トランジスタ３２のゲートに
与えられる波形はＴ１で示され、トランジスタ３
３に関してはＴ２で示されている。先ず、両方の
トランジスタ３２，３３は導通しており、その後
トランジスタ３３がオフになり、続いてトランジ
スタ３２がオフになる。トランジスタ３３は矢印
８６に示されるように検出が行なわれた後オンに
なり、それに遅れてトランジスタ３２がオンにな
る。

ワードラインの電位は波形８５に示すように約
−３ボルトまで低下し、セルからのチヤージを完
全に送る。外側ビツトラインの検出は、波形８７
でこれらビツトラインの電位を示すことにより、
表わされている。最初に、一方のラインは５ボル
トで、他方のラインはアース電位にあり、その後
プリチヤージ期間において、両方のラインは1/2
V_ccになる。ワードラインが作動される時一方の
ラインはわずかに電位を変化し、他方は1/2V_ccの
ままである。

センスアンプのノードにおける電位は波形８８
に示されている。これら電位の一方はV_ccで、他
方はアース電位である。プリチヤージ後、ノード
は等しくなり、検出が開始する以前のあるモード
においてわずかな変化がある。SAS信号の電位
が上昇した時、検出が行なわれる。波形８９は、
内側ビツトラインの電位を示している。なお、前
述したように、たとえ、１つのセルがこれらビツ
トラインの一方において選択されても、波形９１
（外側再書込み回路用の再書込み信号）における
電位の上昇により示されるようにアクテイブサイ
クルの後まで、再書込みは行われない。波形９０
は、内側の書込みが、先ず行なわれることを示
し、矢印９２は内側及び外側再書込み間の時間の
離間を表わしている。列選択信号は、内側再書込
み信号の電位が上昇した後まもなく、波形９３で
示すように電位が上昇する。従つて、内側ビツト
ラインにおける差は全V_ccである。Ｉ／Ｏライン
のデータは波形９４により示され、波形９５はそ
のデータが有効である時を示している。

上記波形の全ては、DRAMにおいて一般に使
用される周知の回路により発生されるので、タイ
ミング回路は示されていない。

内側ビツトラインにおける検出用タイミング信
号は、第３図のタイミング信号とほぼ同じような
もので、上述したようにトランジスタ３２，３３
に関するタイミングにずれがある。

本実施例では、書込みサイクルにおいて、再書
込み回路は使用されていない。すなわちこれら
は、一時的に動作されない。従つて、ビツトライ
ンは、第２図に示した入力／出力ラインから直接
的に駆動される。これにより、書込みサイクルは
スピードアツプされる。従来、再書込み回路を切
り離す手段がなかつたので、これらの回路は作動
させられていた。本発明では、読出し／再書込み
サイクルにおいてはこれら回路を選択的に動作さ
せ、また書込みサイクルにおいては両方の回路を
動作しないようにしている。

第４図のセンスアンプ 第４図は第２図のセンスアンプを示し、（内側
及び外側の）真及び相補ビツトラインは同じレベ
ルで示されている。キヤパシタ６１，６２は、ノ
ード６７，６８間に接続され、キヤパシタ６３，
６４もこれらノード間に接続されている。ｐ−チ
ヤネルトランジスタ５０は、ノード６７とノード
５７（SAS信号源）との間に接続されている。
そのゲートはノード６８に接続している。トラン
ジスタ６０はノード６７に接続したゲートを有
し、これの一端子はノード６８に接続しかつ他端
子はノード５７に接続している。

説明上、キヤパシタ６１，６４は同じキヤパシ
タンスを有し、キヤパシタ６２（C₁）及び６３
（C₂）もまた同じキヤパシタンスを有しているも
のとする。C₂のキヤパシタンスは、本実施例で
は約５％だけC₁のキヤパシタンスよりもわずか
に大きい（５％という特定の差は、本発明におい
て重要な問題ではない）。

理想的には、バイナリ１またはバイナリ０のい
ずれを検出する場合にも、たとえ方向が逆であつ
ても、ビツトラインの振れは同じでなければなら
ない。しかし、このような理想状態をはばむ多く
の要因がある。たとえば、ワードラインに負の電
位がかけられた場合、ワードラインとビツトライ
ン（第２図のトランジスタ３６のゲートとライン
２５）間の容量結合は、ビツトラインをさらに負
にしてしまう。また、ビツトラインのキヤパシタ
ンスは、トランジスタ３２，３３のソース及びド
レイン領域に伴う寄生キヤパシタンス等様々の理
由で、電圧に関して非直線性になつてしまう。前
に述べた他の要因は、ビツトラインの実際のプリ
チヤージ電位が正確にはV_cc／２ではないという
ことである。セル自身のキヤパシタンスもまた電
圧に関して直線性ではない。また、理想状態から
逸脱させ、かつ特にセルの寸法を小さくした時に
データの検出を困難にしている要因は他にもあ
る。

第５図において、ライン７１は、プリチヤージ
後のビツトラインの理想電圧を表わしている。部
分７２における、更に負の方向へのこのラインの
振れは、ワードラインが動作されている時生じる
ビツトラインの一方の優勢を表わしている（セル
からのチヤージはこの説明においては無視されて
いる）。

キヤパシタ６１〜６４は、とりわけ上述した要
因を補償している。アドレス信号の通常のデコー
デイングにより、セルを真のビツトラインまたは
相補ビツトラインのいずれでアクセスすべきかを
決定することができる。ライン２５に沿つてセル
がアクセスされるものと決定する。ライン７４
（ライン７５ではない）に電位が供給される。キ
ヤパシタC₂はキヤパシタC₁よりも大きいので、
ライン６７は負により少なく駆動され上述した作
用を補償する。これは第５図の部分７３で示され
ている。同様に、セルが真のビツトライン２３ま
たは２６に沿つて選択される場合、ライン７５に
信号が供給され、ライン６８を他のビツトライン
よりも高電位にし、同様の補償を行なう。

特に、小さいセルを使用した場合、前述したキ
ヤパシタにより、ダミーセルを使用した時よりも
更に正確な調整を行なうことができる。さらに、
これらはD.C.オフセツトを行ない、両方向の補償
及びゲインを改善することができる。

電流ピークの低減 第６図は、アレイの半分が、ある期間において
再書込みされ、他の半分が他の期間において再書
込まれることにより生じる電流供給を表わした波
形を示している。また、ここには、電位が低下す
るRAS／信号を示している。これはアクテイブ
サイクルを開始する。アクテイブサイクルにおい
てデータが有効となる前に、ビツトラインの半分
の再書込みが行なわれる。その後、プリチヤージ
サイクルにおいて（RAS／の電位が上昇した
後）、他の半分のビツトラインが再書込みされる。
これにより、ピーク電流は減少し、かつこれら大
きな電流要求を２つの別々の期間に分配する。ま
た、第３図において、詳細には示されていない
が、再書込み回路を作動するのに使用される信号
は、勾配を有している。これは、再書込みサイク
ルにおけるピーク電流をさらに減少する。これら
の技術により、アクセス時間を増すことなくピー
ク電流を減少することができる。

まとめ 以上のように、一つのセンスアンプに多重化さ
れた２対のビツトラインを使用したCMOS・
DRAMについて説明してきたが、上述したメモ
リにおいてはダミーセルは使用されていない。ビ
ツトラインは電源電位の半分にチヤージされる。
ビツトラインの半分がある期間において書込ま
れ、他の半分は別の期間に再書込みされるので、
ピーク電流を減少することができる。

【図面の簡単な説明】

第１図は本発明のデータの平面図、第２図は本
発明のメモリセル、ビツトライン、センスアン
プ、再書込み回路、多重化（マルチプレツクス）
装置及び入力／出力ラインへのビツトラインの接
続の回路図、第３図は第２図の回路の動作を説明
するためのタイミング図、第４図は第２図のセン
スアンプの詳細な回路図、第５図は第４図の回路
における電位レベルを示した波形図、第６図は本
発明のメモリに関する電流ピークを説明するため
の波形図を示している。 １０……アレイ、１６……再書込み回路、２０
……周辺回路、２３，２４，２５，２６……ビツ
トライン、３０……センスアンプ、３２，３３，
４５，４６，５０，５１……トランジスタ、４
０，４１……入力／出力ライン、４８，４９……
再書込み回路、６１，６２，６３，６４……キヤ
パシタ。

Claims (1)

1. 【特許請求の範囲】 １ 金属酸化膜半導体（MOS）のダイナミツ
   ク・ランダム・アクセス・メモリ（DRAM）で
   あつて： 第１のビツトライン対と； この第１のビツトライン対に接続された複数の
   メモリセルと； 前記第１のビツトライン対に接続されたセンス
   アンプにして、一対の不均衡なキヤパシタを含
   み、これらのキヤパシタは、検出中に信号を受
   け、前記第１のビツトライン対への寄生信号の結
   合を補償するものである、センスアンプと； 前記第１のビツトライン対に接続され、前記第
   １のビツトライン対に再書込み電圧を与えるため
   の再書込み手段と； DRAMにより使用される電源電位の約1/2に前
   記ビツトラインをプリチヤージするプリチヤージ
   手段とを備え； 前記第１のビツトライン対における信号の検出
   が改善されることを特徴とする金属酸化膜半導体
   ダイナミツク・ランダム・アクセルメモリ。 ２ 特許請求の範囲第１項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、第２のビツ
   トライン対と、第１および第２のビツトライン対
   の１つをセンスアンプに選択的に接続する多重化
   手段とを有し、上記多重化手段は上記第１および
   第２のビツトライン対と上記センスアンプとに接
   続されていることを特徴とする金属酸化膜半導体
   ダイナミツク・ランダム・アクセルメモリ。 ３ 金属酸化膜半導体（MOS）のダイナミツ
   ク・ランダム・アクセス・メモリ（DRAM）で
   あつて： 第１群および第２群の複数のメモリセルと； 前記第１群のメモリセルに接続された第１のビ
   ツトライン対と； 前記第２群のメモリセルに接続された第２のビ
   ツトライン対と； 前記第１および第２のビツトライン対に接続さ
   れたセンスアンプにして、１対の不均衡なキヤパ
   シタを含み、これらの不均衡なキヤパシタに信号
   が与えられることにより、前記ビツトライン対の
   一方の電圧が制御されて、ワードラインが動作し
   ている時に生じる寄生的変化が補償される、セン
   スアンプと； 前記第１のビツトライン対を前記センスアンプ
   に選択的に接続する第１のスイツチング手段と； 前記第２のビツトライン対および前記センスア
   ンプに接続され、前記第２のビツトライン対を前
   記センスアンプに選択的に接続する第２のスイツ
   チング手段と； 前記第１および第２のビツトライン対をプリチ
   ヤージするプリチヤージ手段とを備え； 前記第１および第２のビツトライン対の何れか
   一方に配設のメモリセルの１つが選択された時、
   前記第１および第２のビツトライン対の前記何れ
   か一方が、前記第１および第２のスイツチング手
   段のうちの対応したものにより、前記センスアン
   プに接続され、 前記メモリセルの前記１つからデータを前記セ
   ンスアンプが検出すると、前記第１および第２の
   ビツトライン対の前記何れか一方は、前記第１お
   よび第２のスイツチング手段のうちの前記対応し
   たものにより、前記センスアンプから切り離さ
   れ、 前記ビツトライン対の前記センスアンプへの選
   択的な接続で、前記メモリセルにおける有効なデ
   ータの検出が達成される、 ことを特徴とする金属酸化膜半導体ダイナミツ
   ク・ランダム・アクセルメモリ。 ４ 特許請求の範囲第３項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、第１および
   第２のビツトライン対には、それぞれに再書込み
   電圧を与えるための、第１および第２の再書込み
   回路が接続されていることを特徴とするダイナミ
   ツク・ランダム・アクセルメモリ。 ５ 特許請求の範囲第４項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、第２のビツ
   トライン対は１対の入力／出力ラインに選択的に
   接続されることを特徴とするダイナミツク・ラン
   ダム・アクセルメモリ。 ６ 特許請求の範囲第５項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、第１および
   第２の再書込み回路は選択的に作動させられるこ
   とを特徴とするダイナミツク・ランダム・アクセ
   ルメモリ。 ７ 特許請求の範囲第６項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、第１群のメ
   モリセルの１つからのデータの検出時、第２のス
   イツチング手段は第２のビツトライン対をセンス
   アンプから切り離し、第１群のセルの上記１つが
   選択された後、第１のスイツチング手段は第１の
   ビツトライン対をセンスアンプから切り離すこと
   を特徴とするダイナミツク・ランダム・アクセル
   メモリ。 ８ 特許請求の範囲第６項または第７項記載のダ
   イナミツク・ランダム・アクセルメモリにおい
   て、第２群のメモリセルの１つからのデータの検
   出時、第１のスイツチング手段は先ず第１のビツ
   トライン対をセンスアンプから切り離し、続い
   て、第２群のセルの上記１つが選択された後、第
   ２のスイツチング手段は第２のビツトライン対を
   センスアンプから切り離すことを特徴とするダイ
   ナミツク・ランダム・アクセルメモリ。 ９ 特許請求の範囲第５項記載のダイナミツク・
   ランダム・アクセルメモリにおいて、センスアン
   プは第１の導電形のトランジスタから形成され、
   再書込み回路は第２の導電形のトランジスタから
   形成されていることを特徴とするダイナミツク・
   ランダム・アクセルメモリ。 １０ 特許請求の範囲第９項記載のダイナミツ
   ク・ランダム・アクセルメモリにおいて、第１の
   導電形はｐ形であり、第２の導電形はｎ形である
   ことを特徴とするダイナミツク・ランダム・アク
   セルメモリ。 １１ 特許請求の範囲第４項記載のダイナミツ
   ク・ランダム・アクセルメモリにおいて、双方の
   再書込み回路はダイナミツク・ランダム・アクセ
   ルメモリへの書き込みに際しては選択されないこ
   とを特徴とするダイナミツク・ランダム・アクセ
   ルメモリ。 １２ 特許請求の範囲第４項記載のダイナミツ
   ク・ランダム・アクセルメモリにおいて、第１お
   よび第２の再書込み回路は、第１のビツトライン
   対の一方のラインおよび第２のビツトライン対の
   一方のラインを全電源電位にチヤージさせ、上記
   第１のビツトライン対の他方のラインおよび第２
   のビツトライン対の他方のラインをアースに接続
   させ、プリチヤージ手段は上記一方のラインと上
   記他方のラインを一緒に接続することを特徴とす
   るダイナミツク・ランダム・アクセルメモリ。