JPS6363196A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6363196A
JPS6363196A JP61206439A JP20643986A JPS6363196A JP S6363196 A JPS6363196 A JP S6363196A JP 61206439 A JP61206439 A JP 61206439A JP 20643986 A JP20643986 A JP 20643986A JP S6363196 A JPS6363196 A JP S6363196A
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JP
Japan
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sense amplifier
data bus
bus side
turned
bit line
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JP61206439A
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English (en)
Inventor
Yukinori Kodama
幸徳 児玉
Hirohiko Mochizuki
望月　裕彦
Masao Nakano
正夫 中野
Takeshi Ohira
大平　壮
Hidenori Nomura
野村　英則
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ビット線トランスファゲートの動作を工夫することによ
って、ノイズに強くかつ低消費電力にしたＭＯＳグイナ
ミソクＲＡＭ。
〔産業上の利用分野〕
本発明は半導体記憶装置、特に分割ビット線型のダイナ
ミック　ランダム　アクセス　メモリ（ＤＲＡＭ）に関
する。
〔従来の技術〕
ＤＲＡＭは第４図に示すように、多数のワード線ＷＬと
ビット線ＢＬの各交点にトランジスタＱとキャパシタＣ
からなるメモリセルＭ　Ｃを配設したセルアレイ１０と
、ローアドレスによりワード線を選択するローデコーダ
１２およびコラムアドレスによりビット線を選択するコ
ラムデコーダ１４、センスアンプ１６などからなるのが
普通である。
ローデコーダによりワード線を選択すると、当該ワード
線に属する全メモリセルの記憶データがビット線に表わ
れ、センス回路１６により増幅され、コラムデコーダ１
４により選択された１つがデータバスを通して出力され
る。書込みは逆の経路であり、データバスを通して書込
みデータが入力され、コラムデコーダ１４により選択さ
れたビット線へ送られ、選択ワード線に屈しかつ該選択
ビ・ノド線にも属するメモリセルの記憶データが該書込
みデータに従って変えられる。
ビット線はＢＬとＢＬの一対からなり、それがセンス回
路の一側へ延びるフォルデッド型と、両側に延びるオー
プン型があるが、第４図（ａｌ　（ｂｌは前者である。
ＤＲＡＭは構造簡単で、大容量化しやすいが、大容量化
するとメモリセルも微小化し、“１”０”データを蓄え
るセルキャパシタの容量が小になる。
そしてＤＲＡＭの読取り動作はビットラインとセルの容
量分割に依るので、セルキャパシタが微小化するとＣレ
シオ（ＣＢＬ／　ＣＣＥＬＬ　）が悪化し、ビット線に
十分な差電圧が生じに（−なり、ひいてはセンスアンプ
が動作しにく＼なる。
そこでビット線を分割してＣレシオを改善することが考
えられている。第１図は２分割した例で、フォルデッド
型のビット線ＢＬ、ＢＬを２分割してＢＬａ、Ｂｒ下と
ＢＬｂ、Ｂｒ下にし、その分割部にセンスアンプ１８を
配設し、ビット線対ＢＬａ、ＢＬａとの間にはトランス
フアゲ−）ＴＧａをまたビット線対ＢＬｂ、ＢＬｂとの
間にはトランスファゲートＴＧｂを挿入している。なお
ビット線対は図ではその一対のみを示しているが実際は
多数あり、その各々にセンスアンプおよびトランスファ
ゲートが挿入される。セルアレイｌＯはビット線２分割
に伴なって、センスアンプ群の左側のもの１０ａと右側
（データバス側）のもの１０ｂに２分される。ワード線
ＷＬも多数あるが、図ではセルアレイ１０ａ側のもの１
本ＷＬａと１０ｂ側のもの１本ＷＬｂのみ示す。ＳＥは
センスアンプ１８群の動作／不動作を制御するイネーブ
ル線又はその信号を示す。ＴＧａ、ＴＧｂも図ではトラ
ンスファゲートそれ自体又はその信号線を示している。
この分割ビット線型のＯＲＡＭでは、読出しは次のよう
に行なわれる。即ちセンスアンプ１８から見て反データ
バス側のセルアレイへのメモリセルを選択する場合はワ
ード線ＷＬａを選択し、このときゲートＴＧａはオン、
ＴＧｂはオフにしておく。
ワード線ＷＬａを選択するとこのワード線に属するメモ
リセルの記憶データがビット線ＢＬａあるいは１コに現
れＢＬａ、πＴ１間に差電圧を生じる。なお詳しくは、
セルアレイ１０ａには多数のワード線及びビット線対が
あるから、上記のＷＬ　ａ　、Ｂ　Ｌ　ａ　ｒ　　Ｂ　
Ｌτは特に選択メモリセルのワード線及びビット線対を
指している。またメモリセルはビット線ＢＬａ、ＢＬａ
のどちらか一方に接続されている。以下詳しい事は適宜
省略する。
選択メモリセルの記憶データがビット線ＢＬａあるいは
τττに現われて、ＢＬａ、ＢＬａに差電圧が生じた時
点でセンスアンプイネーブル信号ＳＥを印加し、センス
アンプ１８をアクティブにする。ビット線Ｂ−Ｌａ、Ｂ
Ｌａの差電圧がセンスアンプ（フリップフロップ）１８
の一対の入力端に加わっているので、センスアンプ１８
はイネーブルにされると動作してＢＬａ、Ｂ丁−間の微
少な差電圧を増幅する。
然るのちゲートＴＧｂがオンになり、センスアンプ１８
が増幅した差電圧がビット線ＢＬｂ、百「下に伝えられ
、図示しないコラムゲートを介してデータバスへ送られ
る。
〔発明が解決しようとする問題点〕
この分割ビット線型のＤＲＡＭではビット線が２分割、
４分割等されるのでビット線に付く容量は１／２．１／
４．・・・・・・になり、Ｃレシオが向上し、またセン
スアンプによるビット線電位の増幅が急速に行なわれる
ようになり、高速読出しが可能になる。しかしながらま
だ次のような問題がある。
即ち、センスアンプ１８を動作させるとき、該センスア
ンプにはビット線ＢＬａ、ＢＬａが接続されているので
、これらがセンスアンプの負荷になり、該ビット線の寄
生容量を充放電して電位差拡大を行なわねばならない。
これは立上り、立下りが遅くなり、時間を要する。さら
にセンスアンプのフリップフロップを構成するトランジ
スタが両方ともオンである時間が長く貫通電流が大きく
消費電力が大きいという問題点もある。またビット線Ｂ
Ｌａ、ＢＬａは隣接ビット線と容量結合しているから、
隣接ビット線からの影響（ノイズ）を受は易くセンスア
ンプの感度が悪いという欠点を有している。
本発明はトランスファゲートの開閉態様を工夫すること
により、か−る点を改善しようとするものである。
〔問題点を解決するための手段〕
本発明では、センスアンプは無負荷で動作させ、ピント
線の差電圧を充分に増幅した後、該センスアンプにビッ
ト線を接続してこれを駆動するようにする。
〔作用〕
第１図で説明するとセルアレイ１０ａ即ちセンスアンプ
１８から見て反データバス側のセルアレイのメモリセル
を選択するとき、ゲートＴＧａをオン、ＴＧｂをオフと
しておき、この状態でワード線ＷＬａを選択し、選択メ
モリセルの記憶データによりビット線ＢＬａ、ＢＬａに
差電圧を生じさせ、これをセンスアンプ１８の一対の入
力端に与える。次にゲートＴＧａをオフにし、然るのち
イネーブル信号ＳＥを印加してセンスアンプ１８を動作
させる。ゲートＴＧａ、ＴＧｂがオフであるからセンス
アンプ１８は無負荷であり、差電圧の増幅は急速に行な
われる。
こうしてセンスアンプが完全にセルデータをラッチした
後ゲートＴＧｂをオンにし、センスアンプ１８の出力を
ビット線ＢＬｂ、ＢＬｂに伝える。
次いでコラムゲートをオンにし、その出力をデータバス
へ送出すると共に、ゲー）ＴＧａを閉じてＢ［、、ａ、
ＢＬａの電位をセンスアンプのラッチしたデータに従っ
て決めることでワード線Ｗ　Ｌ　ａに属するメモリセル
のリフレッシュを行なう。
このようにするとセンスアンプ１８の動作は急速に行な
われ、この動作時点ではピッ１〜線ＢＬａｌＢＬａと切
離されているから隣接ビット線からの人イズを受けるこ
とはない。
（実施例〕 第２図はセンスアンプ１８部分の具体例を示す。
センスアンプはｐチャネルＭＯＳトランジスタＱｌ、Ｑ
２とｎチャネルＭＯ３Ｉ−ランジスタＱ　３　。
Ｑ４で構成されるフリップフロップ回路である。
ビット線ＢＬａがＢＬａよりや−ＨレベルであればＱｌ
、Ｑ４がオン、Ｑ２．Ｑ３がオフ側に動作を始め、完全
にＱｌ、Ｑ４がオン、Ｑ２．Ｑ３がオフになった状態で
はＢＬａはＰＳＡの電位となり、ＢＬａはＮＳＡの電位
となる。ＰＳＡ、ＮＳＡはセンスアンプの高、低電位側
電源であり、センスイネーブル信号ＳＥで制御される。
本例ではメモリセルの記憶データ“１″、“０”はＶｃ
ｃ−■ＴＨＮ　＋　　ｖｓｓであり、データバスへはＶ
ｃｃ−ＶＴＨＮＩＶｓｓを送出すると共に読出されたメ
モリセルのリフレッシュを行なう。
第３図は各信号のタイミングを示す。（ａ）はセルアレ
イ１０ａのメモリセルを選択した場合、ｆｂ）はセルア
レイ１０ｂのメモリセルを選択した場合である。先ず（
ａ）においては、ゲートＴＧｂがオフの状態でワード線
ＷＬａを上げ、その後ゲートＴＧａをオフにしたのちＰ
ＳＡ、ＮＳＡを印加し、ＳＡを活性化し、次いでゲート
ＴＧｂをオンにする。
その後ゲートＴＧａをオンにしてリフレッシュし、然る
のちワード線ＷＬａを下げる。次に（ｂｌではゲートＴ
Ｇａをオフにした後、ワード線ＷＬｂを上げ、その後ゲ
ートＴＧｂをオフにしたのちイネーブル信号ＳＥ従って
ＰＳＡ、ＮＳＡを印加し、センスアンプ１８を無負荷で
動作させる。その後ゲ−）ＴＧｂをオンにし、ピント線
ＢＬｂ、ＢＬｂをセンスアンプ１８で駆動し、然るのち
ワード線ＷＬｂおよびＳＥ　（ＰＳＡ、Ｎ５Ａ）を下げ
、ゲートＴｅａをオンにし、ＢＬａ、ＢＬａ、ＢＬｂ。
ＢＬｂをリセットする。
ビット線が４分割される場合は、その３つの分割点にセ
ンスアンプが挿入され、各々の両側にｌ・ランスファゲ
ートが挿入され、これらのトランスファゲートをオン／
オフして、最初は選択メモリセルのあるセルアレイのビ
ット線のみが該選択メモリセルにより電位差を付けられ
、それが当該セルアレイのセンスアンプに伝えられた段
階でトランスファゲートをオフにして該センスアンプを
無負荷動作させ、その後データバス側のトランスファゲ
ートを逐次オン、センスアンプを逐次アクティブにして
、増幅した該電位差をデータバスへ伝える。
第５図に３分割の例を示し、第６図にその動作説明用の
波形図を示す。また第７図にセンスアンプ１８の両側の
ビット線対ＢＬａとＢＬａ、ＢＬｂとＢＬｂにもセンス
アンプ１８Ｘ、１８Ｙを挿入した例を示し、第８図にそ
の動作説明用の波形図を示す。
〔発明の効果〕
以上説明したように、本発明ではセンスアンプを無負荷
動作させるので、センスアンプの動作が迅速、隣接ビッ
ト線からのノイズを受けない、消費電力が少ない等の利
点が得られる。
【図面の簡単な説明】
第１図は本発明の要部説明図、 第２図は本発明の実施例を示す回路図、第３図は動作説
明用の波形図、 第４図はＤＲＡＭの説明図、 第５図は本発明の他の実施例を示す回路図、第６図は第
５図の動作説明用波形図、 第７図はセンスアンプの両側にもセンスアンプを挿入し
た他の例を示す回路図、 第８図は第７図の動作説明用波形図である。 第１図でＢＬ、ＢＬはビット線、１８はセンスアンプ、
ＴＧａ、ＴＧｂはトランスファゲート、ＳＥはセンスイ
ネーブル信号である。 出願人　富士通株式会社（ばか１名） 代理人弁理士　　青　　　柳　　　　　　稔第１１！Ｉ 第２１！１ 第４図 □□−Ｊ −一−ｆ イｑ番日Ｈの化の＊ｎイ９１表示す凹Ｔ各１図第５図 化のイ列色ホ亨回路図 第７図

Claims (1)

  1. 【特許請求の範囲】 ビット線を分割し、分割点にセンスアンプを挿入した半
    導体記憶装置において、 該センスアンプ（１８）のデータバス側および反データ
    バス側にトランスファゲート（ＴＧａ、ＴＧｂ）を挿入
    し、 センスアンプの反データバス側のセルアレイ（１０ａ）
    のメモリセルを選択するときはデータバス側のトランス
    ファゲート（ＴＧｂ）をオフにし、セル選択でビット線
    に電位差を生じさせた後反データバス側のトランスファ
    ゲート（ＴＧａ）もオフにし、次いでセンスアンプをア
    クティブにし、然るのち、データバス側のトランスファ
    ゲート（ＴＧｂ）をオンにするようにしてなることを特
    徴とする半導体記憶装置。
JP61206439A 1986-09-02 1986-09-02 半導体記憶装置 Pending JPS6363196A (ja)

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JP61206439A JPS6363196A (ja) 1986-09-02 1986-09-02 半導体記憶装置
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EP (1) EP0260503B1 (ja)
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