JP3230435B2 - 半導体記憶装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
する。
する。
【０００２】
【従来の技術】一般に、半導体記憶装置は複数のブロッ
クに分けられ、その１つのブロックはｎ行ｍ列のメモリ
セルアレイで構成されている。
クに分けられ、その１つのブロックはｎ行ｍ列のメモリ
セルアレイで構成されている。
【０００３】図４に、従来技術の半導体記憶装置の１つ
のブロック（ブロック１）の回路構成の一例を示す。
のブロック（ブロック１）の回路構成の一例を示す。
【０００４】図４において、ＷＬ１〜ＷＬｎはワード
線、ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍはデジッ
ト線である。ワード線とデジット線の交点に、ＳＲＡＭ
（スタティックランダムアクセスメモリ）のメモリセル
が配置され、ｎ行ｍ列に位置しているメモリセルをＭＣ
ｎｍで示す。
線、ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍはデジッ
ト線である。ワード線とデジット線の交点に、ＳＲＡＭ
（スタティックランダムアクセスメモリ）のメモリセル
が配置され、ｎ行ｍ列に位置しているメモリセルをＭＣ
ｎｍで示す。
【０００５】Ｍ１１／Ｍ１２〜Ｍｍ１／Ｍｍ２はＮｃｈ
（Ｎチャネル）トランジスタからなり、電源電圧Ｖｃｃ
とデジット線ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍ
を接続しており、デジット線ＤＧＴ１／ＤＧＢ１〜ＤＧ
Ｔｍ／ＤＧＢｍのプリチャージを行う。Ｍ１３〜Ｍｍ３
はＮｃｈトランジスタで各デジット線対のＴ側とＢ側の
間に接続され、双方のレベルをイコライズする。
（Ｎチャネル）トランジスタからなり、電源電圧Ｖｃｃ
とデジット線ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍ
を接続しており、デジット線ＤＧＴ１／ＤＧＢ１〜ＤＧ
Ｔｍ／ＤＧＢｍのプリチャージを行う。Ｍ１３〜Ｍｍ３
はＮｃｈトランジスタで各デジット線対のＴ側とＢ側の
間に接続され、双方のレベルをイコライズする。
【０００６】Ｍ１４／Ｍ１５〜Ｍｍ４／Ｍｍ５はＮｃｈ
トランジスタで、デジット線ＤＧＴ１／ＤＧＢ１〜ＤＧ
Ｔｍ／ＤＧＢｍとリードバス線ＲＢＴ１／ＲＢＢ１との
間に接続されている。
トランジスタで、デジット線ＤＧＴ１／ＤＧＢ１〜ＤＧ
Ｔｍ／ＤＧＢｍとリードバス線ＲＢＴ１／ＲＢＢ１との
間に接続されている。
【０００７】ブロック１の選択信号であるブロック選択
信号ＢＳ１はインバータ１に入力され、インバータ１の
出力は信号ＰＤＧとされる。信号ＰＤＧは、Ｎｃｈトラ
ンジスタＭ１１／Ｍ１２／Ｍ１３〜Ｍｍ１／Ｍｍ２／Ｍ
ｍ３からなるプリチャージ用トランジスタ及びイコライ
ズ用トランジスタのゲートに入力される。
信号ＢＳ１はインバータ１に入力され、インバータ１の
出力は信号ＰＤＧとされる。信号ＰＤＧは、Ｎｃｈトラ
ンジスタＭ１１／Ｍ１２／Ｍ１３〜Ｍｍ１／Ｍｍ２／Ｍ
ｍ３からなるプリチャージ用トランジスタ及びイコライ
ズ用トランジスタのゲートに入力される。
【０００８】また、ブロック選択信号ＢＳ１は、ＣＭＯ
Ｓ論理積回路ＡＮＤ１〜ＡＮＤｍの一の入力端に入力さ
れ、ＣＭＯＳ論理積回路ＡＮＤ１〜ＡＮＤｍの他の入力
端はカラム選択信号Ｙ１Ｄ〜ＹｍＤが入力されている。
Ｓ論理積回路ＡＮＤ１〜ＡＮＤｍの一の入力端に入力さ
れ、ＣＭＯＳ論理積回路ＡＮＤ１〜ＡＮＤｍの他の入力
端はカラム選択信号Ｙ１Ｄ〜ＹｍＤが入力されている。
【０００９】ＣＭＯＳ論理積回路ＡＮＤ１〜ＡＮＤｍの
出力信号Ｙｊ１〜Ｙｊｍはそれぞれ、Ｎｃｈトランジス
タＭ１４／Ｍ１５〜Ｍｍ４／Ｍｍ５から構成されるデジ
ット線選択スイッチ（以下「ＹＳＷ」という）のゲート
に入力されている。
出力信号Ｙｊ１〜Ｙｊｍはそれぞれ、Ｎｃｈトランジス
タＭ１４／Ｍ１５〜Ｍｍ４／Ｍｍ５から構成されるデジ
ット線選択スイッチ（以下「ＹＳＷ」という）のゲート
に入力されている。
【００１０】リードバス線ＲＢＴ１／ＲＢＢ１は差動型
センスアンプＳＡ１に接続されている。
センスアンプＳＡ１に接続されている。
【００１１】図４において、ＳＲＡＭの読み出し動作は
以下のようにして行われる。
以下のようにして行われる。
【００１２】ブロック１が非選択状態の時は、ブロック
選択信号ＢＳ１がロウレベルとされており、プリチャー
ジ用ＮｃｈトランジスタＭ１１／Ｍ１２／Ｍ１３〜Ｍｍ
１／Ｍｍ２／Ｍｍ３はオンしているので、デジット線対
ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍはプリチャー
ジされている。
選択信号ＢＳ１がロウレベルとされており、プリチャー
ジ用ＮｃｈトランジスタＭ１１／Ｍ１２／Ｍ１３〜Ｍｍ
１／Ｍｍ２／Ｍｍ３はオンしているので、デジット線対
ＤＧＴ１／ＤＧＢ１〜ＤＧＴｍ／ＤＧＢｍはプリチャー
ジされている。
【００１３】ブロック選択回路（不図示）によって、ブ
ロック選択信号ＢＳ１が選択されてＨｉｇｈレベルとな
り、ブロック１が選択状態になると、ワードドライバ
（不図示）によって選択されたワード線ＷＬ１上のメモ
リセルＭＣ１１〜ＭＣ１ｍの電位が、それぞれのメモリ
セルに接続されているデジット線対ＤＧＴ１／ＤＧＢ１
〜ＤＧＴｍ／ＤＧＢｍに伝達される。
ロック選択信号ＢＳ１が選択されてＨｉｇｈレベルとな
り、ブロック１が選択状態になると、ワードドライバ
（不図示）によって選択されたワード線ＷＬ１上のメモ
リセルＭＣ１１〜ＭＣ１ｍの電位が、それぞれのメモリ
セルに接続されているデジット線対ＤＧＴ１／ＤＧＢ１
〜ＤＧＴｍ／ＤＧＢｍに伝達される。
【００１４】次に、カラム選択回路（不図示）によっ
て、カラム選択信号Ｙ１Ｄが選択されてＨｉｇｈレベル
になると、ブロック選択信号ＢＳ１がＨｉｇｈレベル、
カラム選択信号Ｙ１ＤがＨｉｇｈレベルとなるので、Ａ
ＮＤ１が選択され、その出力信号Ｙｊ１がＨｉｇｈレベ
ルとなる。信号Ｙｊ１は、ＮｃｈトランジスタＭ１４／
Ｍ１５からなるＹスイッチのゲート入力とされているた
め、ＮｃｈトランジスタＭ１４／Ｍ１５がオンし、選択
されたデジット線ＤＧＴ１／ＤＧＢ１の電位がリードバ
ス線ＲＢＴ１／ＲＢＢ１に伝達される。
て、カラム選択信号Ｙ１Ｄが選択されてＨｉｇｈレベル
になると、ブロック選択信号ＢＳ１がＨｉｇｈレベル、
カラム選択信号Ｙ１ＤがＨｉｇｈレベルとなるので、Ａ
ＮＤ１が選択され、その出力信号Ｙｊ１がＨｉｇｈレベ
ルとなる。信号Ｙｊ１は、ＮｃｈトランジスタＭ１４／
Ｍ１５からなるＹスイッチのゲート入力とされているた
め、ＮｃｈトランジスタＭ１４／Ｍ１５がオンし、選択
されたデジット線ＤＧＴ１／ＤＧＢ１の電位がリードバ
ス線ＲＢＴ１／ＲＢＢ１に伝達される。
【００１５】リードバス線ＲＢＴ１／ＲＢＢ１の微小電
位差ΔＶがセンスアンプＳＡ１によって検出、増幅され
て、データの読み出しが行われる。
位差ΔＶがセンスアンプＳＡ１によって検出、増幅され
て、データの読み出しが行われる。
【００１６】
【発明が解決しようとする課題】図５に、従来技術のリ
ードバス線周りの部分詳細回路図を示す。図５におい
て、図４と同じ要素には同一の参照符号を付し、その説
明は重複を避けるため省略する。
ードバス線周りの部分詳細回路図を示す。図５におい
て、図４と同じ要素には同一の参照符号を付し、その説
明は重複を避けるため省略する。
【００１７】図５を参照して、デジット線選択スイッチ
（ＹＳＷ）を構成するＮｃｈトランジスタＭ１４／Ｍ１
５のゲート−デジット線間の寄生容量をそれぞれＣ１１
／Ｃ１２、ゲート−リードバス線（ＲＢＴ１／ＲＢＢ
１）間の寄生容量をそれぞれＣ１３／Ｃ１４とすると、
容量Ｃ１１〜Ｃ１４はＮｃｈトランジスタＭ１４／Ｍ１
５のチャネル幅Ｗに比例している。
（ＹＳＷ）を構成するＮｃｈトランジスタＭ１４／Ｍ１
５のゲート−デジット線間の寄生容量をそれぞれＣ１１
／Ｃ１２、ゲート−リードバス線（ＲＢＴ１／ＲＢＢ
１）間の寄生容量をそれぞれＣ１３／Ｃ１４とすると、
容量Ｃ１１〜Ｃ１４はＮｃｈトランジスタＭ１４／Ｍ１
５のチャネル幅Ｗに比例している。
【００１８】ここで、ＮｃｈトランジスタＭ１４／Ｍ１
５のチャネル長さＬは、製造上の条件により、それぞれ
Ｌ−α、Ｌ＋αとされており、アンバランスが生じてい
るものとする。メモリセルＭＣ１１に記憶されているデ
ータは“１”とする。
５のチャネル長さＬは、製造上の条件により、それぞれ
Ｌ−α、Ｌ＋αとされており、アンバランスが生じてい
るものとする。メモリセルＭＣ１１に記憶されているデ
ータは“１”とする。
【００１９】図５に示した回路の動作波形を示すタイミ
ングチャートを図６に示す。
ングチャートを図６に示す。
【００２０】信号ＰＤＧがＨｉｇｈレベルの時、プリチ
ャージ用トランジスタ及びイコライズ用トランジスタＭ
１１／Ｍ１２及びＭ１３は共にオン状態とされており、
デジット線対ＤＧＴ１／ＤＧＢ１は電源電圧Ｖｃｃより
トランジスタのしきい値分だけ下がった電圧Ｖｒになっ
ている。
ャージ用トランジスタ及びイコライズ用トランジスタＭ
１１／Ｍ１２及びＭ１３は共にオン状態とされており、
デジット線対ＤＧＴ１／ＤＧＢ１は電源電圧Ｖｃｃより
トランジスタのしきい値分だけ下がった電圧Ｖｒになっ
ている。
【００２１】まず、信号ＰＤＧがＨ→Ｌ（Ｈｉｇｈレベ
ルからＬｏｗレベルへの遷移を示す）となって、デジッ
ト線対ＤＧＴ１／ＤＧＢ１のプリチャージがとける。
ルからＬｏｗレベルへの遷移を示す）となって、デジッ
ト線対ＤＧＴ１／ＤＧＢ１のプリチャージがとける。
【００２２】次に、ワード線ＷＬ１がＬ→Ｈ（Ｌｏｗレ
ベルからＨｉｇｈレベルへの遷移を示す）となって、メ
モリセルＭＣ１１のデータがデジット線対ＤＧＴ１／Ｄ
ＧＢ１に読み出され、この場合、デジット線ＤＧＢ１を
ロウレベルに下げていく。
ベルからＨｉｇｈレベルへの遷移を示す）となって、メ
モリセルＭＣ１１のデータがデジット線対ＤＧＴ１／Ｄ
ＧＢ１に読み出され、この場合、デジット線ＤＧＢ１を
ロウレベルに下げていく。
【００２３】選択信号Ｙｊ１をＬ→Ｈとして、デジット
線選択スイッチ（ＹＳＷ）を構成するＮｃｈトランジス
タＭ１４／Ｍ１５をオン状態とし、デジット線ＤＧＴ１
／ＤＧＢ１のデータをリードバス線ＲＢＴ１／ＲＢＢ１
に伝達する。
線選択スイッチ（ＹＳＷ）を構成するＮｃｈトランジス
タＭ１４／Ｍ１５をオン状態とし、デジット線ＤＧＴ１
／ＤＧＢ１のデータをリードバス線ＲＢＴ１／ＲＢＢ１
に伝達する。
【００２４】この時、ＮｃｈトランジスタＭ１４／Ｍ１
５の寄生容量Ｃ１１〜Ｃ１４により、ゲート−デジット
線間、ゲート−リードバス間にカップリングが生じる。
５の寄生容量Ｃ１１〜Ｃ１４により、ゲート−デジット
線間、ゲート−リードバス間にカップリングが生じる。
【００２５】選択信号Ｙｊ１がＬ→Ｈとなることによ
り、デジット線ＤＧＴ１／ＤＧＢ１、リードバス線ＲＢ
Ｔ１／ＲＢＢ１の電位も持ち上げられるが、デジット線
ＤＧＴ１／ＤＧＢ１については、寄生容量Ｃ１１／Ｃ１
２よりも、デジット線と対ＧＮＤ（接地）の寄生容量の
方がはるかに大きいので、デジット線ＤＧＴ１／ＤＧＢ
１のレベルは、ほとんど変化しない。
り、デジット線ＤＧＴ１／ＤＧＢ１、リードバス線ＲＢ
Ｔ１／ＲＢＢ１の電位も持ち上げられるが、デジット線
ＤＧＴ１／ＤＧＢ１については、寄生容量Ｃ１１／Ｃ１
２よりも、デジット線と対ＧＮＤ（接地）の寄生容量の
方がはるかに大きいので、デジット線ＤＧＴ１／ＤＧＢ
１のレベルは、ほとんど変化しない。
【００２６】しかし、リードバス線ＲＢＴ１／ＲＢＢ１
の対ＧＮＤ寄生容量は、デジット線ＤＧＴ１／ＤＧＢ１
ほどには大きくないので、図６に示すように、レベルが
非常に上がってしまう。
の対ＧＮＤ寄生容量は、デジット線ＤＧＴ１／ＤＧＢ１
ほどには大きくないので、図６に示すように、レベルが
非常に上がってしまう。
【００２７】デジット線選択スイッチ（ＹＳＷ）がオン
すると、Ｔ側／Ｂ側でデジット線とリードバス線のレベ
ルを等しくするように作用する。
すると、Ｔ側／Ｂ側でデジット線とリードバス線のレベ
ルを等しくするように作用する。
【００２８】上述したように、デジット線選択スイッチ
（ＹＳＷ）を構成するＮｃｈトランジスタＭ１４とＭ１
５にアンバランスが生じているとすると、Ｍ１４のトラ
ンジスタ（チャネル長Ｌ−α）の方が能力（電流駆動能
力；チャネル幅（Ｗ）／チャネル長（Ｌ）に比例）が高
いので、トランジスタＭ１５がＢ側のリードバス線ＲＢ
Ｂ１を下げるよりも速く、トランジスタＭ１４がＴ側の
リードバス線ＲＢＴ１を引き下げてしまう。この動作
は、メモリセルＭＣ１１の蓄えているデータ“１”を読
み出す動作とは逆であり、誤読み出しの原因となる。
（ＹＳＷ）を構成するＮｃｈトランジスタＭ１４とＭ１
５にアンバランスが生じているとすると、Ｍ１４のトラ
ンジスタ（チャネル長Ｌ−α）の方が能力（電流駆動能
力；チャネル幅（Ｗ）／チャネル長（Ｌ）に比例）が高
いので、トランジスタＭ１５がＢ側のリードバス線ＲＢ
Ｂ１を下げるよりも速く、トランジスタＭ１４がＴ側の
リードバス線ＲＢＴ１を引き下げてしまう。この動作
は、メモリセルＭＣ１１の蓄えているデータ“１”を読
み出す動作とは逆であり、誤読み出しの原因となる。
【００２９】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、デジット線選択スイッ
チ（ＹＳＷ）とリードバス線の間の寄生容量のカップリ
ングによる変動を相殺（キャンセル）し、製造上のトラ
ンジスタのチャネル長さのばらつきに対して強い耐性を
有し、且つ高速に動作する半導体記憶装置を提供するこ
とにある。
れたものであって、その目的は、デジット線選択スイッ
チ（ＹＳＷ）とリードバス線の間の寄生容量のカップリ
ングによる変動を相殺（キャンセル）し、製造上のトラ
ンジスタのチャネル長さのばらつきに対して強い耐性を
有し、且つ高速に動作する半導体記憶装置を提供するこ
とにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、メモリセルより記憶内容を読み出すデジ
ット線対と、前記デジット線対に読み出された信号を増
幅するアンプに伝送するリードバス線対と、を備え、前
記デジット線対と前記リードバス線対との間をそれぞれ
接続するスイッチトランジスタ対のゲートと前記リード
バス線対との間の容量の和が、前記リードバス線対に接
続されたプリチャージ及び／又はイコライズ用トランジ
スタのゲートと前記リードバス線対との間の容量の和よ
りも小さいか又は等しく設定されている、ことを特徴と
する半導体記憶装置を提供する。
め、本発明は、メモリセルより記憶内容を読み出すデジ
ット線対と、前記デジット線対に読み出された信号を増
幅するアンプに伝送するリードバス線対と、を備え、前
記デジット線対と前記リードバス線対との間をそれぞれ
接続するスイッチトランジスタ対のゲートと前記リード
バス線対との間の容量の和が、前記リードバス線対に接
続されたプリチャージ及び／又はイコライズ用トランジ
スタのゲートと前記リードバス線対との間の容量の和よ
りも小さいか又は等しく設定されている、ことを特徴と
する半導体記憶装置を提供する。
【００３１】本発明によれば、デジット線選択時に選択
信号と逆相で動作する回路をリードバス線に付加すると
いう手段により、リードバス線に付くカップリングによ
る変動をキャンセルし、製造上のトランジスタのチャネ
ル長さのばらつきに対してより強く、高速に動作する回
路を実現することができる。
信号と逆相で動作する回路をリードバス線に付加すると
いう手段により、リードバス線に付くカップリングによ
る変動をキャンセルし、製造上のトランジスタのチャネ
ル長さのばらつきに対してより強く、高速に動作する回
路を実現することができる。
【００３２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施形態の構成を示す図である。
を参照して以下に説明する。図１は、本発明の第１の実
施形態の構成を示す図である。
【００３３】図１において、ＷＬ１〜ＷＬｎはワード
線、ＤＧＴ１／ＤＧＢ１はデジット線である。ワード線
とデジット線の交点に、ＳＲＡＭのメモリセルＭＣ１１
〜ＭＣｎ１が配置されている。ＮｃｈトランジスタＭ１
１／Ｍ１２は、電源電圧Ｖｃｃとデジット線ＤＧＴ１／
ＤＧＢ１との間に接続されており、デジット線のプリチ
ャージを行う。またＮｃｈトランジスタＭ１３は各デジ
ット線対のＴ側（ＤＧＴ１）とＢ側（ＤＧＢ１）との間
に接続され、双方のレベルをイコライズする。
線、ＤＧＴ１／ＤＧＢ１はデジット線である。ワード線
とデジット線の交点に、ＳＲＡＭのメモリセルＭＣ１１
〜ＭＣｎ１が配置されている。ＮｃｈトランジスタＭ１
１／Ｍ１２は、電源電圧Ｖｃｃとデジット線ＤＧＴ１／
ＤＧＢ１との間に接続されており、デジット線のプリチ
ャージを行う。またＮｃｈトランジスタＭ１３は各デジ
ット線対のＴ側（ＤＧＴ１）とＢ側（ＤＧＢ１）との間
に接続され、双方のレベルをイコライズする。
【００３４】ＮｃｈトランジスタＭ１４／Ｍ１５は、デ
ジット線ＤＧＴ１／ＤＧＢ１とリードバス線ＲＢＴ１／
ＲＢＢ１間に接続されている。
ジット線ＤＧＴ１／ＤＧＢ１とリードバス線ＲＢＴ１／
ＲＢＢ１間に接続されている。
【００３５】ブロック選択信号ＢＳ１はインバータＩＮ
Ｖ１のゲートに入力され、インバータＩＮＶ１から出力
される信号ＰＤＧは、ＮｃｈトランジスタＭ１１／Ｍ１
２／Ｍ１３のプリチャージ用トランジスタ及びイコライ
ズ用トランジスタのゲートに接続されている。
Ｖ１のゲートに入力され、インバータＩＮＶ１から出力
される信号ＰＤＧは、ＮｃｈトランジスタＭ１１／Ｍ１
２／Ｍ１３のプリチャージ用トランジスタ及びイコライ
ズ用トランジスタのゲートに接続されている。
【００３６】また、ブロック選択信号ＢＳ１はＣＭＯＳ
論理積回路ＡＮＤ１の一の入力端に入力され、ＡＮＤ回
路ＡＮＤ１の他の入力端はカラム選択信号Ｙ１Ｄが入力
されている。ＣＭＯＳ論理積回路ＡＮＤ１の出力信号Ｙ
ｊ１は、デジット線選択スイッチ（ＹＳＷ）を構成する
ＮｃｈトランジスタＭ１４／Ｍ１５のゲートに入力され
る。
論理積回路ＡＮＤ１の一の入力端に入力され、ＡＮＤ回
路ＡＮＤ１の他の入力端はカラム選択信号Ｙ１Ｄが入力
されている。ＣＭＯＳ論理積回路ＡＮＤ１の出力信号Ｙ
ｊ１は、デジット線選択スイッチ（ＹＳＷ）を構成する
ＮｃｈトランジスタＭ１４／Ｍ１５のゲートに入力され
る。
【００３７】ＮｃｈトランジスタＭ１６／Ｍ１７は、電
源電圧Ｖｃｃとリードバス線ＲＢＴ１／ＲＢＢ１間に接
続され、リードバスのプリチャージを行う。またＮｃｈ
トランジスタＭ１８は、リードバス線ＲＢＴ１／ＲＢＢ
１間に接続され、Ｔ側とＢ側のリードバス線ＲＢＴ１、
ＲＢＢ１のイコライズを行う。
源電圧Ｖｃｃとリードバス線ＲＢＴ１／ＲＢＢ１間に接
続され、リードバスのプリチャージを行う。またＮｃｈ
トランジスタＭ１８は、リードバス線ＲＢＴ１／ＲＢＢ
１間に接続され、Ｔ側とＢ側のリードバス線ＲＢＴ１、
ＲＢＢ１のイコライズを行う。
【００３８】ブロック選択信号ＢＳ１は、インバータＩ
ＮＶ２に入力され、インバータＩＮＶ２からの出力は信
号線ＰＲＢとされ、ＮｃｈトランジスタＭ１６／Ｍ１７
／Ｍ１８のゲートに入力される。
ＮＶ２に入力され、インバータＩＮＶ２からの出力は信
号線ＰＲＢとされ、ＮｃｈトランジスタＭ１６／Ｍ１７
／Ｍ１８のゲートに入力される。
【００３９】ＮｃｈトランジスタＭ１６／Ｍ１７のゲー
ト−リードバス線ＲＢＴ１／ＲＢＢ１間寄生容量はＣ１
５／Ｃ１６、ＮｃｈトランジスタＭ１８のゲート−ＲＢ
Ｔ１間寄生容量をＣ１７、ＮｃｈトランジスタＭ１８の
ゲート−ＲＢＢ１間寄生容量をＣ１８とする。
ト−リードバス線ＲＢＴ１／ＲＢＢ１間寄生容量はＣ１
５／Ｃ１６、ＮｃｈトランジスタＭ１８のゲート−ＲＢ
Ｔ１間寄生容量をＣ１７、ＮｃｈトランジスタＭ１８の
ゲート−ＲＢＢ１間寄生容量をＣ１８とする。
【００４０】ここで、ＮｃｈトランジスタＭ１６／Ｍ１
７／Ｍ１８のサイズは、次式（１）の関係が成り立つよ
うに構成する。但し、Ｃ１３／Ｃ１４はＮｃｈトランジ
スタＭ１４／Ｍ１５のゲート−リードバス線（ＲＢＴ１
／ＲＢＢ１）間の寄生容量とする。
７／Ｍ１８のサイズは、次式（１）の関係が成り立つよ
うに構成する。但し、Ｃ１３／Ｃ１４はＮｃｈトランジ
スタＭ１４／Ｍ１５のゲート−リードバス線（ＲＢＴ１
／ＲＢＢ１）間の寄生容量とする。
【００４１】
【００４２】図２に、本発明の実施の形態の動作を説明
するためのタイミングチャートを示す。図１の回路構成
図及び図２のタイミングチャートを参照して、本発明の
実施の形態の動作を以下に説明する。
するためのタイミングチャートを示す。図１の回路構成
図及び図２のタイミングチャートを参照して、本発明の
実施の形態の動作を以下に説明する。
【００４３】信号ＰＤＧがＨｉｇｈレベルの時、プリチ
ャージ用トランジスタ及びイコライズ用トランジスタＭ
１１／Ｍ１２及びＭ１３は共にオン状態とされ、デジッ
ト線対ＤＧＴ１／ＤＧＢ１は、電源電圧Ｖｃｃよりトラ
ンジスタのしきい値分だけ下がった電圧Ｖｒとされてい
る。その際、同時に、リードバス線対のプリチャージ及
びイコライズ制御信号ＰＲＢもＨｉｇｈレベルとなって
いるので、リードバス線ＲＢＴ１／ＲＢＢ１のプリチャ
ージ用トランジスタ及びイコライズ用トランジスタＭ１
６／Ｍ１７及びＭ１８が共にオンしており、リードバス
線ＲＢＴ１／ＲＢＢ１も電源電圧Ｖｃｃよりトランジス
タのしきい値分だけ下がった電圧Ｖｒとされている。
ャージ用トランジスタ及びイコライズ用トランジスタＭ
１１／Ｍ１２及びＭ１３は共にオン状態とされ、デジッ
ト線対ＤＧＴ１／ＤＧＢ１は、電源電圧Ｖｃｃよりトラ
ンジスタのしきい値分だけ下がった電圧Ｖｒとされてい
る。その際、同時に、リードバス線対のプリチャージ及
びイコライズ制御信号ＰＲＢもＨｉｇｈレベルとなって
いるので、リードバス線ＲＢＴ１／ＲＢＢ１のプリチャ
ージ用トランジスタ及びイコライズ用トランジスタＭ１
６／Ｍ１７及びＭ１８が共にオンしており、リードバス
線ＲＢＴ１／ＲＢＢ１も電源電圧Ｖｃｃよりトランジス
タのしきい値分だけ下がった電圧Ｖｒとされている。
【００４４】まず、信号ＰＤＧがＨ→Ｌ（Ｈｉｇｈレベ
ルからＬｏｗレベルへの遷移を示す）となって、Ｎｃｈ
トランジスタＭ１１／Ｍ１２及びＭ１３が共にオフし、
デジット線対ＤＧＴ１／ＤＧＢ１のプリチャージが解け
る。
ルからＬｏｗレベルへの遷移を示す）となって、Ｎｃｈ
トランジスタＭ１１／Ｍ１２及びＭ１３が共にオフし、
デジット線対ＤＧＴ１／ＤＧＢ１のプリチャージが解け
る。
【００４５】次に、ワード線ＷＬ１がＬ→Ｈ（Ｌｏｗレ
ベルからＨｉｇｈレベルへの遷移を示す）となって、メ
モリセルＭＣ１１のデータがデジット線対ＤＧＴ１／Ｄ
ＧＢ１に読み出され、Ｂ側のデジット線ＤＧＢ１をＬｏ
ｗレベルに下げていく。
ベルからＨｉｇｈレベルへの遷移を示す）となって、メ
モリセルＭＣ１１のデータがデジット線対ＤＧＴ１／Ｄ
ＧＢ１に読み出され、Ｂ側のデジット線ＤＧＢ１をＬｏ
ｗレベルに下げていく。
【００４６】デジット線対ＤＧＴ１／ＤＧＢ１の電位差
が、センスアンプで増幅できるぐらいになったところ
で、信号ＰＲＢをＨ→Ｌとして、リードバス線ＲＢＴ１
／ＲＢＢ１のプリチャージを解いて、さらにデジット線
選択スイッチ（ＹＳＷ）を厚生するＮｃｈトランジスタ
Ｍ１４、Ｍ１５をオンするために、選択信号Ｙｊ１をＬ
→Ｈとする。
が、センスアンプで増幅できるぐらいになったところ
で、信号ＰＲＢをＨ→Ｌとして、リードバス線ＲＢＴ１
／ＲＢＢ１のプリチャージを解いて、さらにデジット線
選択スイッチ（ＹＳＷ）を厚生するＮｃｈトランジスタ
Ｍ１４、Ｍ１５をオンするために、選択信号Ｙｊ１をＬ
→Ｈとする。
【００４７】ここで、選択信号Ｙｊ１がＬ→Ｈの時に、
ＮｃｈトランジスタＭ１４／Ｍ１５の寄生容量Ｃ１３、
Ｃ１４により、ゲート−リードバス間にカップリングが
生じ、図６と同様に、リードバス線ＲＢＴ１／ＲＢＢ１
のレベルが持ち上がろうとする。
ＮｃｈトランジスタＭ１４／Ｍ１５の寄生容量Ｃ１３、
Ｃ１４により、ゲート−リードバス間にカップリングが
生じ、図６と同様に、リードバス線ＲＢＴ１／ＲＢＢ１
のレベルが持ち上がろうとする。
【００４８】しかし、信号ＰＲＢがＨ→Ｌの時に、Ｎｃ
ｈトランジスタＭ１６／Ｍ１７／Ｍ１８の寄生容量Ｃ１
５〜Ｃ１８により、ゲート−リードバス線間に再びカッ
プリングが生じ、リードバス線のレベルを下げようとす
る。
ｈトランジスタＭ１６／Ｍ１７／Ｍ１８の寄生容量Ｃ１
５〜Ｃ１８により、ゲート−リードバス線間に再びカッ
プリングが生じ、リードバス線のレベルを下げようとす
る。
【００４９】本発明の実施の形態では、上式（１）のよ
うに、リードバス線にカップリングを起こさせるトラン
ジスタの寄生容量を等しくしているので、上述した２方
向のカップリングノイズはほぼキャンセルし、リードバ
ス線に電位の変動をほとんど起こさない。
うに、リードバス線にカップリングを起こさせるトラン
ジスタの寄生容量を等しくしているので、上述した２方
向のカップリングノイズはほぼキャンセルし、リードバ
ス線に電位の変動をほとんど起こさない。
【００５０】このため、図１に示すようにデジット線選
択スイッチＹＳＷを構成するＮｃｈトランジスタＭ１４
／Ｍ１５のチャネル長さに製造上のばらつきがある場合
でも、誤読み出しが起きることはない。
択スイッチＹＳＷを構成するＮｃｈトランジスタＭ１４
／Ｍ１５のチャネル長さに製造上のばらつきがある場合
でも、誤読み出しが起きることはない。
【００５１】次に、図１に示す回路において、Ｎｃｈト
ランジスタＭ１６／Ｍ１７のゲート−リードバス線ＲＢ
Ｔ１／ＲＢＢ１間寄生容量Ｃ１５／Ｃ１６、Ｎｃｈトラ
ンジスタＭ１８のゲート−ＲＢＴ１間寄生容量Ｃ１７、
ＮｃｈトランジスタＭ１８のゲート−ＲＢＢ１間寄生容
量Ｃ１８が次式（２）の関係を満たものとする。但し、
Ｃ１３／Ｃ１４はＮｃｈトランジスタＭ１４／Ｍ１５の
ゲート−リードバス線（ＲＢＴ１／ＲＢＢ１）間の寄生
容量とする。
ランジスタＭ１６／Ｍ１７のゲート−リードバス線ＲＢ
Ｔ１／ＲＢＢ１間寄生容量Ｃ１５／Ｃ１６、Ｎｃｈトラ
ンジスタＭ１８のゲート−ＲＢＴ１間寄生容量Ｃ１７、
ＮｃｈトランジスタＭ１８のゲート−ＲＢＢ１間寄生容
量Ｃ１８が次式（２）の関係を満たものとする。但し、
Ｃ１３／Ｃ１４はＮｃｈトランジスタＭ１４／Ｍ１５の
ゲート−リードバス線（ＲＢＴ１／ＲＢＢ１）間の寄生
容量とする。
【００５２】
【００５３】本発明の第２の実施の形態を以下に説明す
る。上式（２）のように構成することで、デジット線選
択スイッチ（ＹＳＷ）の選択信号のカップリングに起因
するリードバス線の電位変動よりも、より大きい電位変
動をリードバス線に加えることができ、リードバス線を
デジット線よりも低い電位にすることが可能となる。
る。上式（２）のように構成することで、デジット線選
択スイッチ（ＹＳＷ）の選択信号のカップリングに起因
するリードバス線の電位変動よりも、より大きい電位変
動をリードバス線に加えることができ、リードバス線を
デジット線よりも低い電位にすることが可能となる。
【００５４】図３に、本発明の第２の実施の形態のタイ
ミングチャートを示す。なお、図３のタイミング波形図
において、前記第１の実施の形態を示した図２と同じと
ころの説明は省略する。
ミングチャートを示す。なお、図３のタイミング波形図
において、前記第１の実施の形態を示した図２と同じと
ころの説明は省略する。
【００５５】信号Ｙｊ１がＬ→Ｈの時に、Ｎｃｈトラン
ジスタＭ１４／Ｍ１５の寄生容量Ｃ１１〜Ｃ１４によ
り、ゲート−リードバス間にカップリングが生じる。し
かし、信号ＰＲＢがＨ→Ｌの時に、リードバス線対のプ
リチャージ用トランジスタ及びイコライズ用トランジス
タＭ１６／Ｍ１７及びＭ１８の寄生容量Ｃ１５〜Ｃ１８
により、ゲート−リードバス線間に再びカップリングが
生じ、リードバス線ＲＢＴ１／ＲＢＢ１のレベルを下げ
ようとする。
ジスタＭ１４／Ｍ１５の寄生容量Ｃ１１〜Ｃ１４によ
り、ゲート−リードバス間にカップリングが生じる。し
かし、信号ＰＲＢがＨ→Ｌの時に、リードバス線対のプ
リチャージ用トランジスタ及びイコライズ用トランジス
タＭ１６／Ｍ１７及びＭ１８の寄生容量Ｃ１５〜Ｃ１８
により、ゲート−リードバス線間に再びカップリングが
生じ、リードバス線ＲＢＴ１／ＲＢＢ１のレベルを下げ
ようとする。
【００５６】本発明の第２の実施の形態では、上式
（２）のように、リードバス線の電位を下げるカップリ
ングを起こすトランジスタの寄生容量の方を大きくして
いるので、リードバス線の電位はデジット線よりも低電
位（Ｖｒ−β）となる。
（２）のように、リードバス線の電位を下げるカップリ
ングを起こすトランジスタの寄生容量の方を大きくして
いるので、リードバス線の電位はデジット線よりも低電
位（Ｖｒ−β）となる。
【００５７】ＮｃｈトランジスタＭ１４／Ｍ１５は、次
式（３）の時（デジット線と対応するリードバス線の電
位が同電位）よりも、次式（４）の時（デジット線が対
応するリードバス線の電位よりもβ大）の方が、基板と
ソース間の電位差が小さくなり能力がより大きくなるの
で、センスアンプに入力するリードバス線対の電位差が
前記第１の実施の形態よりも速く開く。
式（３）の時（デジット線と対応するリードバス線の電
位が同電位）よりも、次式（４）の時（デジット線が対
応するリードバス線の電位よりもβ大）の方が、基板と
ソース間の電位差が小さくなり能力がより大きくなるの
で、センスアンプに入力するリードバス線対の電位差が
前記第１の実施の形態よりも速く開く。
【００５８】
【００５９】
【００６０】しかし、リードバス線の電位を下げる方向
のカップリングが大きすぎると、上記した従来技術と同
様に、誤読み出しが起こることがあるので、リードバス
線の電位の下げ幅には下限がある。
のカップリングが大きすぎると、上記した従来技術と同
様に、誤読み出しが起こることがあるので、リードバス
線の電位の下げ幅には下限がある。
【００６１】よって、図３に示すように、カップリング
による電位変動による遅れよりも、Ｎｃｈトランジスタ
の能力が上がることによる高速化が上回れば、前記第１
の実施形態よりも、高速の動作が可能となる（図３のタ
イミング波形図において、リードバス線対ＲＢＴ１／Ｒ
ＢＢ１の電位差が差動センスアンプで増幅できる大きさ
になる時刻Ｔｒ３は、図２の時刻Ｔｒ２よりもはや
い）。
による電位変動による遅れよりも、Ｎｃｈトランジスタ
の能力が上がることによる高速化が上回れば、前記第１
の実施形態よりも、高速の動作が可能となる（図３のタ
イミング波形図において、リードバス線対ＲＢＴ１／Ｒ
ＢＢ１の電位差が差動センスアンプで増幅できる大きさ
になる時刻Ｔｒ３は、図２の時刻Ｔｒ２よりもはや
い）。
【００６２】本発明の第１の実施の形態のタイミング波
形図である図２と、従来技術のタイミング波形図である
図６を参照して、本発明の第１の実施の形態により実現
される高速動作および製造上の利点について以下に説明
する。
形図である図２と、従来技術のタイミング波形図である
図６を参照して、本発明の第１の実施の形態により実現
される高速動作および製造上の利点について以下に説明
する。
【００６３】図２において、ワード線ＷＬ１の立ち上が
る時刻をＴｗ２、リードバス線対ＲＢＴ１／ＲＢＢ１の
電位差が差動センスアンプで増幅できる大きさになる時
刻をＴｒ２とする。同様にして、図６において、ワード
線ＷＬ１の立ち上がる時刻をＴｗ５、リードバス線対Ｒ
ＢＴ１／ＲＢＢ１の電位差が差動センスアンプで増幅で
きる大きさになる時刻をＴｒ５とする。
る時刻をＴｗ２、リードバス線対ＲＢＴ１／ＲＢＢ１の
電位差が差動センスアンプで増幅できる大きさになる時
刻をＴｒ２とする。同様にして、図６において、ワード
線ＷＬ１の立ち上がる時刻をＴｗ５、リードバス線対Ｒ
ＢＴ１／ＲＢＢ１の電位差が差動センスアンプで増幅で
きる大きさになる時刻をＴｒ５とする。
【００６４】図１及び図５を比較して、ワード線選択ま
での回路構成は、従来技術と本発明の実施の形態とは変
わりはないので、次式（５）が成立する。
での回路構成は、従来技術と本発明の実施の形態とは変
わりはないので、次式（５）が成立する。
【００６５】Ｔｗ２＝Ｔｗ６ …(5)
【００６６】また、差動センスアンプで増幅できる、リ
ードバス線対ＲＢＴ１／ＲＢＢ１の電位差を５０ｍＶと
すると、図２の場合には、次式（６）のように変化す
る。
ードバス線対ＲＢＴ１／ＲＢＢ１の電位差を５０ｍＶと
すると、図２の場合には、次式（６）のように変化す
る。
【００６７】 ＲＢＴ１−ＲＢＢ１＝０→５０ｍＶ …(6)
【００６８】これに対して、図６の場合、次式（７）の
ように変化する。
ように変化する。
【００６９】
【００７０】このため、次式（８）となる。
【００７１】Ｔｒ２≦Ｔｒ６ …(8)
【００７２】上式（５）と上式（８）より、ワード線の
電位が上昇してから、差動センスアンプの入力（リード
バス線対の電位差）が開くまでの時間の差は、上記従来
技術と本発明の第１の実施の形態において、次式（９）
で表される。
電位が上昇してから、差動センスアンプの入力（リード
バス線対の電位差）が開くまでの時間の差は、上記従来
技術と本発明の第１の実施の形態において、次式（９）
で表される。
【００７３】ΔＴｒ＝Ｔｒ２−Ｔｒ５ …(9)
【００７４】この時間差ΔＴｒを１Ｍビットの同期式Ｓ
ＲＡＭで試算したところ、次式（１０）であった。
ＲＡＭで試算したところ、次式（１０）であった。
【００７５】ΔＴｒ＝１．０ＮＳ（ナノ秒） …(10)
【００７６】上式（１０）から、本発明の実施の形態
を、非同期式で用いればアクセス時間が１．０ＮＳ速く
なり、また、同期式で用いればサイクルタイムが１．０
ＮＳ短くなる、という利点を有する。
を、非同期式で用いればアクセス時間が１．０ＮＳ速く
なり、また、同期式で用いればサイクルタイムが１．０
ＮＳ短くなる、という利点を有する。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
デジット線選択時に選択信号と逆相で動作する回路をリ
ードバス線に付加することにより、リードバス線に付く
カップリングによる変動をキャンセルし、製造上のトラ
ンジスタのチャネル長さのばらつきに対してより強く、
高速に動作する回路を実現することができる、という効
果を有する。
デジット線選択時に選択信号と逆相で動作する回路をリ
ードバス線に付加することにより、リードバス線に付く
カップリングによる変動をキャンセルし、製造上のトラ
ンジスタのチャネル長さのばらつきに対してより強く、
高速に動作する回路を実現することができる、という効
果を有する。
【００７８】また本発明によれば、前述したように、非
同期式半導体記憶装置に用いればアクセス時間が所定時
間速くなり、また、同期式半導体記憶装置に用いればサ
イクルタイムが所定時間短くなる、という具合に高速化
を達成しつつ、且つ製造上のトランジスタのチャネル長
さのばらつきに対して優れた耐性を有することから、歩
留りを向上し製造上の利点を有する。
同期式半導体記憶装置に用いればアクセス時間が所定時
間速くなり、また、同期式半導体記憶装置に用いればサ
イクルタイムが所定時間短くなる、という具合に高速化
を達成しつつ、且つ製造上のトランジスタのチャネル長
さのばらつきに対して優れた耐性を有することから、歩
留りを向上し製造上の利点を有する。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第１の実施の形態のリードバス線周り
のタイミングチャート図である。
のタイミングチャート図である。
【図３】本発明の第２の実施の形態のリードバス線周り
のタイミングチャート図である。
のタイミングチャート図である。
【図４】従来技術の一例を示すブロック図である。
【図５】従来技術のリードバス線周りの詳細回路構成を
示す図である。
示す図である。
【図６】従来技術のリードバス線周りのタイミングチャ
ートである。
ートである。
ＤＧＴ１／ＤＧＢ１ デジット線 ＷＬ１〜ＷＬｎ ワード線 ＭＣ１１〜ＭＣ１ｎ、ＭＣ１ｍ〜ＭＣｎｍ メモリセル Ｍ１１、Ｍ１２ デジット線対プリチャージ用トランジ
スタ Ｍ１３ デジット線対イコライズ用トランジスタ Ｍ１４、Ｍ１５ デジット線選択スイッチ Ｍ１６、Ｍ１７ リードバス線対プリチャージ用トラン
ジスタ Ｍ１８ リードバス線対イコライズ用トランジスタ ＩＮＶ１、ＩＮＶ２ インバータ回路 ＡＮＤ１ 論理積回路 ＢＳ１ ブロック選択信号 Ｙ１Ｄ〜ＹｍＤ カラム選択信号 ＳＡ１ センスアンプ ＲＢＴ１／ＲＢＢ１ リードバス線
スタ Ｍ１３ デジット線対イコライズ用トランジスタ Ｍ１４、Ｍ１５ デジット線選択スイッチ Ｍ１６、Ｍ１７ リードバス線対プリチャージ用トラン
ジスタ Ｍ１８ リードバス線対イコライズ用トランジスタ ＩＮＶ１、ＩＮＶ２ インバータ回路 ＡＮＤ１ 論理積回路 ＢＳ１ ブロック選択信号 Ｙ１Ｄ〜ＹｍＤ カラム選択信号 ＳＡ１ センスアンプ ＲＢＴ１／ＲＢＢ１ リードバス線
Claims (3)
- 【請求項１】メモリセルより記憶内容を読み出すデジッ
ト線対と、前記デジット線対に読み出された信号を増幅
するアンプに伝送するリードバス線対と、を備え、 前記デジット線対と前記リードバス線対との間をそれぞ
れ接続するスイッチトランジスタ対のゲートと前記リー
ドバス線対との間の容量の和が、前記リードバス線対に
接続されたプリチャージ及び／又はイコライズ用トラン
ジスタのゲートと前記リードバス線対との間の容量の和
よりも小さいか又は等しく設定されている、ことを特徴
とする半導体記憶装置。 - 【請求項２】複数のワード線と複数のデジット線対の交
点にメモリセルを有し、 前記デジット線対を選択する手段と、 選択されたデジット線対上の信号を差動的に検出する検
出手段と、 選択されたデジット線対と前記検出手段とを接続するリ
ードバス線を備えた半導体記憶装置において、 前記デジット線対と前記リードバス線対間を接続するス
イッチトランジスタ対のゲートと前記リードバス線対と
の間の容量の和が、前記リードバス線対のプリチャージ
及び／又はイコライズ用トランジスタのゲートと前記リ
ードバス線対間の容量の和よりも小さいか又は等しく設
定され、 前記デジット線対を選択するために前記スイッチトラン
ジスタ対のゲートに供給する選択信号に起因するカップ
リングによって前記リードバス線に発生する電位変動を
打ち消すように、前記デジット線対を選択する前記選択
信号と逆相の信号に起因するカップリングを前記リード
バス線対側に発生させるように構成してなる、ことを特
徴とする半導体記憶装置。 - 【請求項３】メモリセルが接続された相補型のデジット
線対と、 前記デジット線対のプリチャージ及び／又はイコライズ
を制御するスイッチトランジスタと、 前記デジット線対と、一端をセンスアンプに入力する相
補型のリードバス線対の他端との接続を、ゲート入力さ
れる選択信号で制御するデジット線対選択用のスイッチ
トランジスタ対と、 前記リードバス線対のプリチャージ及び／又はイコライ
ズを制御するスイッチトランジスタと、 を備え、 前記デジット線対選択用のスイッチトランジスタ対のゲ
ート端子と前記リードバス線間の寄生容量の和が、前記
リードバス線対のプリチャージ及び／又はイコライズを
制御するスイッチトランジスタのゲート端子と前記リー
ドバス線間の寄生容量の和よりも小さいか又は等しく設
定されており、 前記デジット線対選択用のスイッチトランジスタをオン
状態とする選択信号とは逆相の関係で前記リードバス線
対のプリチャージ及び／又はイコライズを制御するスイ
ッチトランジスタをオフ状態とし、前記デジット線対選
択用のスイッチトランジスタのゲート端子と前記リード
バス線間の寄生容量によるカップリングを相殺するよう
に構成したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14831296A JP3230435B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置 |
| US08/854,450 US5742545A (en) | 1996-05-17 | 1997-05-14 | Semiconductor memory device having function of preventing potential variation of read bus due to coupling |
| KR1019970019157A KR100242516B1 (ko) | 1996-05-17 | 1997-05-17 | 결합으로 인한 판독 버스의 전위 변동을 방지하기 위한 기능을 가진 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14831296A JP3230435B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306173A JPH09306173A (ja) | 1997-11-28 |
| JP3230435B2 true JP3230435B2 (ja) | 2001-11-19 |
Family
ID=15449982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14831296A Expired - Fee Related JP3230435B2 (ja) | 1996-05-17 | 1996-05-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5742545A (ja) |
| JP (1) | JP3230435B2 (ja) |
| KR (1) | KR100242516B1 (ja) |
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|---|---|---|---|---|
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| KR100355227B1 (ko) * | 2000-01-06 | 2002-10-11 | 삼성전자 주식회사 | 데이터 수신기 |
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| KR100510737B1 (ko) * | 2002-06-29 | 2005-08-30 | 매그나칩 반도체 유한회사 | 반도체 메모리 장치 |
| JP5137178B2 (ja) * | 2007-02-19 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びそのレイアウト方法 |
Family Cites Families (5)
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|---|---|---|---|---|
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| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JP2937719B2 (ja) * | 1993-12-10 | 1999-08-23 | 株式会社東芝 | 半導体記憶装置 |
| KR960009956B1 (ko) * | 1994-02-16 | 1996-07-25 | 현대전자산업 주식회사 | 반도체 소자의 감지 증폭기 |
| DE69627724T2 (de) * | 1995-08-02 | 2003-10-23 | Matsushita Electric Industrial Co., Ltd. | Ferroelektrischer Speicher mit Rücksetzschaltung |
-
1996
- 1996-05-17 JP JP14831296A patent/JP3230435B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-14 US US08/854,450 patent/US5742545A/en not_active Expired - Fee Related
- 1997-05-17 KR KR1019970019157A patent/KR100242516B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5742545A (en) | 1998-04-21 |
| KR970076851A (ko) | 1997-12-12 |
| KR100242516B1 (ko) | 2000-02-01 |
| JPH09306173A (ja) | 1997-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010814 |
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| LAPS | Cancellation because of no payment of annual fees |