KR970001340B1 - 다이나믹형 랜덤억세스메모리 - Google Patents

다이나믹형 랜덤억세스메모리 Download PDF

Info

Publication number
KR970001340B1
KR970001340B1 KR1019900006847A KR900006847A KR970001340B1 KR 970001340 B1 KR970001340 B1 KR 970001340B1 KR 1019900006847 A KR1019900006847 A KR 1019900006847A KR 900006847 A KR900006847 A KR 900006847A KR 970001340 B1 KR970001340 B1 KR 970001340B1
Authority
KR
South Korea
Prior art keywords
potential
bit line
charge transfer
sensing
pair
Prior art date
Application number
KR1019900006847A
Other languages
English (en)
Other versions
KR900019038A (ko
Inventor
다카시 오사와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900019038A publication Critical patent/KR900019038A/ko
Application granted granted Critical
Publication of KR970001340B1 publication Critical patent/KR970001340B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

다이나믹형 랜덤억세스메모리
제1도는 본 발명의 1실시예에 따른 dRAM의 일부를 나타낸 회로도.
제2도는 제1도에 도시된 dRAM의 동작예를 나타낸 타이밍도.
제3도는 본 발명의 다른 실시예에 따른 dRAM의 일부를 나타낸 회로도.
제4도는 제3도에 도시된 회로의 동작예를 나타낸 타이밍도.
제5(a)와 제5(b)는 제1도와 제3도의 비트선과 감지노드사이에 접속되는 전하전송회로의 다른 예를 나타낸 회로도.
제6도는 종래 dRAM의 동작예를 나타낸 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
BL,/BL : 비트선 MC0~MC255: 메모리셀
WL0~WL255: 워드선 PR : 비트선 선충전·등화회로
PA : P챈널 감지증폭기 NT1,NT2, PT1,PT2: 전하전송트랜지스터
NA : N챈널 감지증폭기 SN,/ SN : 감지노드
CT1, CT2: 열선택트랜지스터 Q1,DQ2: 데이터선
D : 다이오드 S : 스위치회로
[산업상의 이용분야]
본 발명은 반도체 기억장치에 관한 것으로 특히 다이나믹형 랜덤억세스메모리(이하, dRAM이라 약칭함)에서의 비트선쌍과 비트선 감지증폭기 사이의 전하전송회로에 관한 것이다.
[종래의 기술과 그 문제점]
종래의 대용량 dRAM에는 메모리셀 데이터의 독출시 비트선쌍에 발생한 전위차를 비트선 감지증폭기에 의해 고속으로 감지증폭하기 위해 제1도에 도시된 바와 같이 비트선쌍(BL,/BL)과 비트선 감지증폭기(NA)사이에 절연게이트형 전계효과트랜지스터(MOS트랜지스터)로 이루어진 전하전송트랜지스터(NT1,NT2)가 접속되어 있다.
즉, 제1도에서 도면중 참조부호 BL과 /BL은 dRAM의 메모리셀 어레이에서 각 열(列)의 비트선쌍을 이루는 제1비트선과 제2비트선이고, MCi(i=0~255)는 각 비트선(BL,/BL)에 각각 복수개씩 접속되어 있는 다이나믹형 메모리셀, DC0와 DC1은 각 비트선(BL,/BL)에 각각 1개씩 접속되어 있는 더미셀, WLi(i=0~255)는 메모리셀(MCi)에 대한 전하전송트랜지스터(TM)의 게이트에 접속되어 있는 워드선, DWLO와 DWL1은 더미셀(DC0,DC1)에 대한 전하전송트랜지스터(TD)의 게이트에 접속되어 있는 더미워드선, TW0과 TW1은 더미셀(DC0,DC1)에 더미셀 기록전압(VDC)을 기록하는 더미셀 기록트랜지스터로서 등화신호(/EQL)에 의해 활성화 제어된다. 또, PR은 각 비트선쌍(BL,/BL)을 선충전전압(VBL; 예컨대 전원전압 VOC의 1/2로 설정)으로 선충전함과 더불어 등화하기 위한 선충전.등화회로로서, 등화신호(/EQL ; 비트선 선충전·더미셀기록신호)에 의해 활성화제어된다. 여기서, 상기 PA는 게이트·레인이 교차접속된 2개의 P챈널 트랜지스터(P1,P2)의 각 드레인이 각 비트선(BL,/BL)에 대응되게 접속되어 이루어진 비트선 재기록용 P챈널 감지증폭기로서, P챈널 감지증폭기 활성화신호(SAP)에 의해 활성화제어된다. 그리고, NA는 게이트.드레인이 교차 접속된 2개의 N챈널 트랜지스터(N1,N2)의 각 드레인(1쌍의 감지노드(SN,/SN)이 대응되게 전하전송트랜지스터(NT1,NT2)의 다른 단에 각각 접속되어 N챈널 감지증폭기 활성화신호(/SAN)에 의해 활성화제어되는 N챈널 감지증폭기이다.
그중, 상기 전하전송트랜지스터(NT1,NT2)는 각각의 게이트에 전하전송트랜지스터 구동회로(도시되지 않음)로부터 구동신호(ψT)가 공급되어 N챈널 감지증폭기(NA)가 활성화되기 직전부터 일정기간동안 오프되도록 제어된다. 또, N챈널 감지증폭기(NA)에서 1쌍의 감지노드(SN,/SN)는 1쌍의 열선택트랜지스터(CT1,CT2)를 매개한 다음 복수의 열에 공통으로 접속된 1쌍의 데이터선(DQ1,DQ2)과 데이터버퍼(DQB)를 매개해서 1쌍의 데이터버스(DL1,DL2)에 접속되어 있다.
이하, 상기한 구성의 dRAM에서 종래 방식의 동작에 대해 제6도에 도시된 파형을 참조해서 설명한다.
지금, 상기 비트선쌍(BL,BL)중 한쪽, 예컨대 제1비트선 (BL)측에 접속되어있는 임의의 메모리셀(MC1)에 0V(L레벨)의 전위가 기록되어 있는 경우, 이 메모리셀 (MC1)에 대한 독출 및 재기록동작에 대해 설명 하기로 하는 바, 이 dRAM에서 VOC전위는 예컨대 5V이고, 비트선쌍 (BL,/BL)이 VBL=VOC/2로 되는 전압으로 선충전하는 방식이 채용되어 있으므로 워드선이 선택되기까지의 기간동안 제1비트선(BL) 및 제2비트선(/BL)은 동등하게VOC/2로 유지된다. 이 상태에서 어드레스입력으로 헹어드레스와 열어드레스와 순차입력되고, 그 행어드레스가 입력된 다음 행어드레스스트로브신호(/RAS)가 활성화되어 행어드레스가 디코드되며, 이에 따라 제1비트선(BL)측의 선택워드선(WL1)이 선택되어 선택메모리셀(MC1)의 전하전송트랜지스터(TM)가 온되므로 이 메모리셀(MC1) 캐패시터(C1)로부터 L레벨이 독출되어 제1비트선(BL)의 전위 는 V0C/2로부터 약간 저하된다.
한편, 상기한 바와 같이 제1비트선(BL)측의 선택워드선이 선택됨과 동시에 제2비트선(/BL)측의 더미워드선(DWL0)이 선택되어 더미셀(DC0)의 전하전송트랜지스터(TD)가 온되는데, 여기서 더미셀(DC0)에는 VDC(예컨대,V0C/2)로 되는 전위가 미리 기록되어 있으므로 전하전송트랜지스터(TD)가 온되어 더미셀(DC0)의 캐패시터(CO)와 제2비트선(/BL)이 단락되어도 상기 캐패시터(C0)와 제2비트선(/BL)은 동전위이므로 제2비트선(/BL)의 전위는 V0C/2인채 변화되지 않는다.
이후, 제1비트서(BL)의 전위와 제2비트선(/BL)의 전위에 미소한 전위차가 발생되는 시점에서 신호(ψT)가 VSS전위로 되어 전하전송트랜지스터(NT1,NT2)가 오프되므로 비트선쌍(BL,/BL)은 비트선 감지증폭기(NA)로부터 분리된다. 그후,N챈널 감지증폭기활성화신호(/SAN)가 접지전위(VSS)로 되어 N챈널 감지증폭기 (NA)가 활성화되는 한편, P챈널 감지증폭기활성화신호(SAP)가 V0C전위로 되어 P챈널 감지증폭기(PA)가 활성화되고, 이에 따라 감지증폭기(NA)에서 1쌍의 감지노드(SN,/SN)의 미소한 전위치가 감지증폭되어 감지노드(SN)의 전위가 0V까지 저하된다. 또, P 챈널 감지증폭기(PA)에 의해 비트선(/BL)의 전위가V0C전위측으로 상승되고, 이후 열어드레스스트로브신호(/CAS)가 활성화되어 열어드레스가 디코드됨에 따라 열디코드신호(CSLi)에 의해 열선택트랜지스터쌍(CT1,CT2)이 온되면, 감지증폭기(NA)에서 1쌍의 감지노드(SN,/SN)의 전위가 1쌍의 데이터선(DQ1,DQ2)을 통과한 다음 데이터버퍼(DQB)에 의해 재증폭되어 1쌍의 데이터버스(DL1,DL2)에 출력된다. 그리고, 신호(ψT)가 V0C전위로 복귀되어 전하전송트랜지스터(NT1,NT2)가 오프로부터 온으로 복귀되면, 비트선쌍(BL,/BL)과 비트선 감지증폭기(NA)에서의 1쌍의 감지노드(SN,/SN)가 접속되어 제1비트선(BL)의 전위가 0V까지 저하되는 반면, 제2감지노드(/SN)의 전위는V0C전위(예컨대, 5V)까지 상승되어, 선택메모리셀(MC1)에는 L레벨이 재기록됨과 더불어 더미셀(DC0)에는 H레벨이 재기록되고, 이후 워드선(VL1)과 더미워드선(DWL0)이 비선택상태로 복귀된다.
이러한 재기록동작이 종료된 다음 비트선 선충전·더미셀기록신호(EQL)가 V0C전위로 되어 비트선쌍(BL,/BL)은 VBL전압, 더미셀(DC0,DC1)은 VDC로 되는 전압으로 선충전된다.
따라서, 상기 dRAM에서는 감지증폭기(NA)의 동작시에 1쌍의 감지노드(SN,/SN,)로부터 비트선쌍BL,/BL)의 용량이 완전히 분리되므로 감지노드(SN,/SN,)의 부하가 경감되어 고속의 감지증폭이 가능하게 되므로 /RAS신호의 하강으로부터 독출데이터가 출력될때까지의 억세스시간(tAOC)을 단축시킬 수 있게 된다.
그러나, 상기한 dRAM의 동작에서는 전하전송트랜지스터,(NT1,NT2)가 오프로부터 온으로 복귀될 때 L레벨측으로 저하되는 제1비트선(BL)으로부터 다량의 전하가 단번에 감지증폭기(NA)의 감지노드(SN)로 유입되어 이 감지노드(SN)의 전위가 급격히 높아지게 되는 바, 이러한 상황은 감지증폭기(NA)의 전류구동 능력이 저하된 경우이므로, 만일 이러한 상태에서 열선택트랜지스터쌍(CT1,CT2)이 온되게 되면 감지노드(SN)에 접속되어 있는 데이터선(DQ1;예컨대 V0C전위로 미리 선충전되어 있음)의 전하를 배출하는 속도가 늦어지게 되어 데이터버퍼(DQB)에서의 재증폭에 실패할 염려가 있게 된다.
결국, /RAS신호의 활성화(본 예에서는 하강)로부터 열어드레스가 입력될때까지의 시간(tRAD)이 임의 범위보다 짧거나 길때에는 열어드레스 입력후에 열선택트랜지스터쌍(CT1,CT2)이 온되는 경우 감지증폭기(NA))의 감지노드(SN)의 전위는 거의 부상되지 않으므로 데이터버퍼(DQB)에 의해 정확하게 재증폭될 수 있다.
그러나, /RAS신호의 활성화로부터 열어드레스가 입력될때까지의 시간(tRAD)이 임의 범위내인 경우에는 이 열어드레스 입력후에 열선택트랜지스터쌍(CT1,CT2)이 온되는 경우 감지증폭의 감지노드(SN)의 전위가 상기한 바와 같이 부상되게 되므로 데이터버터(DQB)에 의해 정확하게 재증폭될 수 있어 독출에러(tRAD의 중간 배출불량이라 함)로 된다.
상기한 바와 같이 종래의 dRAM은 / RAS신호의 활성화로부터 열어드레스가 입력되기까지의 시간(tRAD)이 임의 범위내일때에 독출에러로 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 억세스신간(tR0C)의 고속성을 유지하면서 /RAS신호의 활성화로부터 열어드레스가 입력되기까지의 시간(tRAD)이 임의 범위보다 짧거나 길때는 물론이고 임의 범위내에서도 독출에러가 발생되지 않는 다이나믹형 랜덤억세스메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 다이나믹형메모리셀과, 이 메모리셀과 접속된 비트선, 전류통로의 일단이 상기 비트선과 접속된 N챈널 MOS트랜지스터로 구성되는 전하전송회로, 이 전하전송회로의 전류통로의 타단과 접속된 감지노드 및, 이 감지노드와 접속되면서 상기 비트선 및 상기 전하전송회로를 매개로 상기 감지노드에 공급된 상기 메모리셀의 기억데이터를 증폭하는 감지증폭기를 구비하여 이루어진 다이마닉형 랜덤억세스메모리에 있어서, 상기 전하전송회로의 상기 N챈널 MOS트랜지스터는, 상기 메모리셀의 기억 테이터를 상기 감지노드에 전송하는 경우 전원전위가 게이트전극에 공급되어 상기 전류통로를 저임피던스상태로 하는 제1상태와, 상기 감지증폭기가 상기 감지노드의 전위를 증폭하는 경우에 전원전위와 접지전위의 중간전위가 상기 게이트전극에 공급되어 상기 전류통로를 고임피던스상태로부터 서서히 변화시키는 제2상태를 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 예컨대 제1비트선측에 접속되면서 0V의 전위가 기록된 메모리셀에 대한 독출 및 재기록동작의 경우 /RAS신호의 활성화시점으로부터 워드선이 선택레벨로 될때까지의 기간은 제1비트선 및 제2비트선도 동등하게 비트선 선충전전압으로 유지되고, 상기 워드선이 선택되면 선택메모리셀의 0V가 독출되어 제1비트선의 전위는 상기 선충전전압으로부터 약간 저하되며, 이에 따라 제1비트선의 전위와 제2비트선의 전위에 미소한 전위차가 생기는 시점에서 전하전송회로가 오프되어 비트선쌍은 비트선 감지증폭기로부터 분리되고, 비트선 감지증폭기가 활성화되어 상기 미소한 전위차가 감지증폭됨에 따라 제1감지노드의 전위는 0V까지 저하된다.
이 기간동안에 제1감지노드와 전하전송회로의 제3노드사이에서의 전위차가 전하전송회로의 임계치 이상으로 커지게 되면, 이 2단자간 전위차에 따라 전하전송회로의 임피던스가 서서히 작아지게 되므로 제1비트선도 서서히 OV까지 저하되고, 이에 따라 제1비트선으로부터 다량의 전하가 단번에 제1감지노드로 유입되지 않게 되어 이 제1감지노드의 전위가 급격히 높게 부상되지는 않는다. 그리고, 상기 제1비트선의 전위가 선택메모리셀에 재기록된 다음 상기 워드선이 비선택상태로 복귀되고, 또 상기 재기록동작의 종료전 또는 종료 후에는 전하전송회로가 온상태로 복귀되며, 더욱이 비트선 선충전회로가 활성화되어 비트선쌍은 각각 선충전된다.
(실시예)
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명이 dRAM의 1실시예를 나타낸 도면으로, 이 제1도의 dRAM은 제6도를 참조해서 설명한 전하전송트랜지스터 구동방식의 종래 dRAM에 비해 전하전송트랜지스터 구동신호(ψT)의 구동전위레벨이 다르게 설정되는 한편, 회로구성은 상기한 바와 동일하므로 그에 대한 설명은 생략하기로 한다.
즉, 전하전송트랜지스터 구동신호(ψT)는 전하전송트랜지스터(NT1,NT2)를 오프상태로 할 때에는 VSS전위(0V)가 아닌 중간전위(VM)로 저하되는 반면, 전하전송트랜지스터(NT1,NT2)를 온상태로 할 때에는 VOC전위로 상승되는 바, 이 중간전위(VM) 는 비트선 선충전전위를 VBL, N챈널 전하전송트랜지스터(NT1,NT2)의 임게치전압을 VTN으로 표시하면 VTN
Figure kpo00001
VM
Figure kpo00002
VBL+VTN으로 되므로 그 중간전위(VM)는 예컨대 VOC/2=2.5V로 설정된다.
이어, 상기 dRAM의 동작에 대해 제2도에 도시된 파형을 참조해서 설명한다.
지금, 상기 비트선중의 한쪽, 예컨대 제1비트선(BL)측에 접속되어 있는 메모리셀(MC1)에 0V(L레벨)의 전위가 기록되어 있는 경우에 이 메모리셀(MC1)에 대한 독출 및 재기록동작에 대해 설명하면, 이 dRAM은 비트선쌍을 VBL=VOC/2=2.5V의 전압으로 선충전시키는 방식을 채용하고 있으므로 워드선이 선택될때까지의 기간은 제1비트선(BL) 및 제2비트선(/BL)도 동등하게 2.5V로 유지도고 있다. 이어, 어드레스입력으로서 행어드레스와 열어드레스가 순차 입력되고, 그 행어드레스입력후 /RAS신호가 활성화되어 행어드레스가 디코드됨에 따라 제1비트선(BL)측의 워드선(WL1)이 선택되어 선택메모리셀(MC1)의 캐패시터(C1)로부터 L레벨이 독출되어 제1비트선(BL)의 전위는 2.5V로부터 약간 저하된다.
한편, 상기한 바와 같이 제1비트선(BL)측의 워드선(WL1)이 선택됨과 동시에 제2비트선(BL)측의 더미워드선(DWLO)이 선택되어 더미셀(DCO)의 전하전송트랜지스터(TD)가 온되는 바, 여기서 더미셀(DCO)에는 VDC(예컨대, VOC/2)로 되는 전위가 미리 기록되어 있으므로 전하전송트랜지스터(TD)가 온되어 더미셀(DCO)의 캐패시터(CO)와 제2비트선(/BL)이 단락되어도 상기 캐패시터(CO)와 제2비트선(BL)은 동전위이므로 제2비트선(/BL)의 전위는 VOC/2로 유지된 채 변화되지 않는다.
이후, 제1비트선(BL)의 전위와 제2비트선(/BL)의 전위에 미소한 전위차가 생기는 시점에서 신호(ψT)가 중간전위(VM)로 되어 전하전송트랜지스터(NT1,NT2)가 오프되므로 비트선쌍(BL./BL)은 비트선 감지증폭기(NA)로부터 분리되고, N챈널 감지증폭기활성화신호(/SAN)가 VSS전위로 되어 N챈널 감지증폭기(NA)가 활성화됨과 더불어 P챈널 감지증폭기활성화신호(SAP)가 VOC전위로 되어 P챈널 감지증폭기(PA)가 활성화됨에 따라 N챈널 감지증폭기(NA)내에서 1쌍의 감지노드(SN,/SN)의 미소한 전위차가 감지증폭되므로 감지노드(SN)의 전위는 OV까지 저하되기 시작함과 더불어 P챈널 감지증폭기(PA)에 의해 비트선(/BL)의 전위는 VOC전위측으로 상승된다.
그리고, 제1감지노드(SN)의 전위가 (VOC/2)-VTN보다도 저하되면(즉, 제1감지노드(SN)와 신호(ψT)사이의 전위차가 VTN이상으로 커지게 되면), 이 제2단자간 전위차에 따라 전하전송트랜지스터(NT1)의 임피던스가 서서히 작아지게 되므로 N챈널 감지증폭기(NA)가 제1비트선(BL)의 전하를 인입하기 시작하므로 제1비트선(BL)의 전위가 저하되기 시작하고, 이에 따라 제1감지노드(SN)에는 제1비트선(BL)의 전하가 유입되기 시작하므로 제1감지노드(SN)의 전위강하속도는 급격히 느려지게 된다. 이 시점(ta) 이후에는 제1감지노드(SN)와 제1비트선(BL)은 전위가 비슷해지면서 서서히 OV까지 저하되어 가고, 이에 따라 선택메모리셀(MC1)에는 제1비트선의 전위가 재기록되는 반면 더미셀(DCO)에는 제2비트선(/BL)의 전위가 재기록된다.
또, 상기 시점(ta) 이후에 /CAS신호가 활성화되어 열어드레스가 디코드되고, 열디코드신호( CSLi)에 의해 열선택트랜지스터쌍(CT1,CT2)이 온되어 N챈널 감지증폭기(NA)내에서 1쌍의 감지노드(SN,/SN)의 전위가 데이터선쌍(DQ1,DQ2)을 통과한 다음 데이터버퍼(DQB)에 의해 재증폭되어 1쌍의 데어터버스(DL1,DL2)로 출력된다.
그리고, 상기 재기록동작이 종료되기 이전(또는 종료된 후라도 좋음 )에 신호( ψT)가 VOC전위로 복귀되어 전하전송트랜지스터(NT1,NT2)가 온상태로 복귀되고, 이에 따라 전하전송트랜지스터(NT1)가 온상태로 복귀되면, 제1감지노드(SN)와 제1비트선(BL)은 급격히 전하의 재분배가 수행되어 용량이 작은 쪽인 제1감지노드(SN)의 전위가 다소 부상하게 되지만, 이미 제1감지노드(SN)와 제1비트선(BL)은 전위가 상당히 접근되어 있어 제1감지노드(SN)의 전위가 급격히 높게 부상되지는 않는다. 또한 상기한 바와 같이 재기록동작이 종료된 후 워드선(WL1) 및 더미워드선(DWL0)이 비선택상태로 복귀된 다음 비트선 선충전 더미셀기록신호(/EQL)가 VOC전위로 되어, 비트선쌍(BL,/BL)은 VBL, 더미셀(DCO,CD1)은 VDC로 되는 전압으로 선충전된다.
상기한 바와 같이 dRAM의 독출동작에서는 N챈널 감지증폭기(NA)의 감지동작시 1쌍의 감지노드(SN,/SN)로부터 비트선쌍(BL,/BL)의 용량이 완전히 분리되게 되므로 감지모드(SN,/SN)의 부하가 경감되어 감지증폭이 고속으로 수행될 수 있게 된다.
또, 제1감지노드(SN) 에 제1비트선(BL)의 전하가 유입되기 시작해서 제1감지노드(SN)의 전위강하속도가 급격히 늦어지는 시점(ta)에서는 1쌍의 감지노드(SN,/SN)의 전위차는 VTN이상의 차이가 있으므로, 이 상태에서 열선택트랜지스터쌍(CT1,CT2)이 온되어도 1쌍의 감지모드(SN,/SN)의 전위차가 데이터선쌍(DQ1,DQ2)을 매개해서 데이터버퍼(DQB)에 의해 재증폭되는데 필요한 레벨에는 충분한 여유가 있어 고속억세스가 가능하게 된다.
그리고, 예컨대 제1감지노드(SN)의 전위가 다소 부상된 상태의 시점(tb)에서 열선택트랜지스터쌍(CT1,CT2)이 온되어도 N챈널 감지증폭기(NA)의 능력저하는 작으므로 충분히 고속으로 데이터선(DQ1)의 전하를 배출시킬 수 있어 데이터버퍼(DQB)에 의한 오동작을 회피할 수 있게 된다.
따라서, 상기한 dRAM에 의하면 /RAS신호의 활성화시점으로부터 열어드레스가 입력되기까지의 시간(tRAD)이 임의 범위보다 짧거나 긴 경우에는 물론이고 임의 범위 이내이라도 상기 열어드레스의 입력후 /CAS신호가 활성화될 때 N챈널 감지증폭기(NA)의 감지노드(SN,/SN)의 전위는 거의 상승되지 않으므로 데이터버퍼(DQB)에 의해 정확하게 재증폭될 수 있다.
또한, 상기 실시예에서는 VTN
Figure kpo00003
VM
Figure kpo00004
VBL+VTN로 하였지만, 감지증폭기(NA)에 의한 감지동작의 초기에 전하전송트랜지스터(NT1,NT2)를 오프상태로 하는 한편, 상기 감지증폭기(NA)가 완전히 감지하기 이전에 전하전송트랜지스터(NT1,NT2)를 온상태로 하면 상기 실시예와 동일한 효과를 얻을 수 있고, 이에 따라 열선택트랜지스터(CT1,CT2)를 온으로 해서 데이터버퍼(DQB)에 의해 감지하는데 필요한 전압을 α, 감지노드(SN 또는 /SN)가 비트선(BL 또는 /BL)의 전하를 인입하기 시작하는 전위를 β로 표시하면, VTN+β
Figure kpo00005
VM
Figure kpo00006
VBL+VTN-α로 설정해 주면 된다.
제3도는 본 발명의 다른 실시예에 따른 dRAM의 일부를 나타낸 도면으로, 상기 제1도의 실시예에 비해 N챈널 감지증폭기(NA)와 P챈널 감지증폭기(PA)가 교대되고, N챈널 전하전송트랜지스터쌍(NT1,NT2) 대신에 P챈널 전하전송트랜지스터쌍(PT1,PT2)이 사용되면서 전하전송트랜지스터 구동신호(ψT)의 논리레벨이 반전되어 있는 점이 다르게 되어 있고, 그 이외에는 동일하게 되어 있으므로 상기 실시예와 동일한 구성부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
이 제3도의 실시예에서 전하전송트랜지스터 구동신호(ψT)는 전하전송트랜지스터(PT1,PT2)를 오프상태로 하는 겨우 VOC전위가 아닌 중간전위(VM)로 상승되고, 전하전송트랜지스터(PT1,PT2)를 온상태로 할 때에는 VSS전위로 저하된다.
이 경우 중간전위(VM)는 비트선 선충전전위를 VBL, P챈널 전하전송트랜지스터(PT1,PT2)의 임계치전압을 VTP로 표기하면 VBL-│ VTP│
Figure kpo00007
VM
Figure kpo00008
VOC-│VTP│로 된다.
그리고, 제3도에 도시된 dRAM의 동작은 상기 실시예의 동작에 준해서 제4도에 도시된 타이밍도와 같이 수행되어 상기 실시예와 동일한 효과가 얻어지게 되는 바, 즉 제2비트선(/BL)에 제2감지노데이터(/SN)로부터 전하가 유입되기 시작해서 제2감지노드(/SN)의 전위상승속도가 급격히 지연되는 시점(ta)에서 1쌍의 감지노드(SN,/SN)의 전위차는 │VTP│이상 차이가 있으므로 이 상태에서 열선택트랜지스터쌍(CT1,CT2)이 온되어도 1쌍의 감지노드(SN,/SN)의 전위차가 데이터선쌍(DQ1,DQ2)을 매개해서 데이터버퍼(DQB)에 의해 재증폭되는데 필요한 레벨에는 충분한 여유가 있어 고속억세스가 가능하게 된다.
또, 전하전송트랜지스터(PT2)가 온상태로 복귀되면, 제2감지노드(/SN)와 제2비트선(/BL)은 급격히 전하의 재분배가 수행되어 용량이 작은 쪽인 제2감지노드(/SN)의 전위가 다소 저하되지만, 예컨대 이 저하상태의 시점(tb)에서 열선택트랜지스터쌍(CT1,CT2)이 온되어도 P챈널 감지증폭기(PA)의 능력저하는 적으므로 데이터버퍼(DQB)에 의한 오동작을 회피할 수 있게 된다.
또, 상기 실시예에서는 VBL-│ VTP│
Figure kpo00009
VM
Figure kpo00010
VOC-│VTP│ 로 하였지만, 감지증폭기(PA)의 감지동작 초기에 전하전송트랜지스터(PT1,PT2)를 오프상태로 하는 한편, 감지증폭기(PA)가 완전히 감지하기 이전에 전하전송트랜지스터(PT1,PT2)를 온상태로 하면 상기 실시예와 동일한 효과를 얻을 수 있다. 따라서, 열선택트랜지스터(CT1,CT2)를 온으로 하여 데이터버퍼(DQB)에 의해 감지하는데 필요한 전압을 α, 감지노드(SN 또는 /SN)가 비트선(BL 또는 /BL)의 전하를 인입하기 시작하는 전위를 β로 표시하면, VBL-│ VTP│+α
Figure kpo00011
VM
Figure kpo00012
VOC-│VTP│-β로 설정해 주면 된다.
그리고, 상기 각 실시예에서 1쌍의 비트선(BL,/BL)과 1쌍의 감지노드(SN,/SN) 사이에는 전하전송트랜지스터(NT1,NT2또는 PT1,PT2)로 제한되지 않고, 상기 전하전송트랜지스터와 동일한 특성을 갖는 전하전송회로를 접속할 수 있다. 즉, 이러한 전하전송회로는 상기 전하전송트랜지스터와 마찬가지로 2단자간의 전위차에 의해 임피던스가 변화함과 더불어 제3단자와 상기 2단자의 한쪽 전위와의 차에 의해 오프상태로 되는 소자가 비트선측 단자와 비트선 감지증폭기측 단자사이에 접속되어 메모리셀데이터의 독출시에 상기 비트선쌍(BL,/BL)에 미소한 전위차가 생기는 시점에서 일시적으로 오프상태로 제어되는 것이면 된다. 이에따라 비트선 감지증폭기의 활성화초기에 오프되어 비트선쌍(BL,/BL)으로부터 감지노드(SN,/SN)가 분리되고 1쌍의 감지노드(SN,/SN)에서 어느 일정 이상의 전위차가 생기면 임피던스가 서서히 저하되어 감지노드와 비트선이 자연스럽게 접속될 수 있어 감지동작의 고속화 및, 이 전송회로가 온으로 복귀될 때 1쌍의 감지노드(SN,/SN)사이의 전위차에서 일시적인 감소를 억제할 수 있게 된다.
제5도(a)와 제5도(b)는 각각 상기 전하전송회로의 다른 예를 나타낸 도면으로, 예컨대 콜렉터 베이스가 상호 접속된 NPN바이폴라트랜지스터로 이루어진 다이오드(D)가 2단자사이에 접속되고, 이 다이오드(D)에 스위치회로(S)가 병렬로 접속되어 이 스위칭회로 (S)가 스위칭제어되도록 구성되어 있다. 이러한 전하전송회로는 비트선 감지증폭기의 활성화 초기에 스위치회로 (S)가 오프되면, 다이오드(D)가 오프상태로 되고, 1쌍의 감지노드(SN,/SN)에서 어느 일정 이상의 전위차가 생기면 상기 다이오드(D)의 의 임피던스가 서서히 저하되어 비트선쌍(BL,/BL)과 감지노드(SN,/SN)의 접속시에 스위치회로 (S)가 온되게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명의 dRAM에 따르면, 비트선 감지증폭기의 활성화 초기에는 용량이 큰 비트선으로부터 감지노드를 분리해서 고속으로 억세스할 수 있게 되므로 억세스 시간의 고속화를 실현할 수 있다. 또, 감지증폭기의 1쌍의 감지노드에서 어느 일정 이상의 전위차가 생기면 감지노드의 전위에 의해 감지노드와 비트선은 자연스럽게 접속되게 되므로 감지증폭기의 능력에서 급격한 저하가 회피되어 tRAD의 중간배출불량을 배제할 수 있다.

Claims (1)

  1. 다이나믹형 메모리셀(MC0~MC255)과, 이 메모리셀(MC0~MC255)과 접속된 비트선(BL,/BL), 전류통로의 일단이 상기 비트선(BL,/BL)과 접속된 N챈널 MOS트랜지스터(NT1,NT2)로 구성되는 전하전송회로, 이 전하전송회로의 전류통로의 타단과 접속된 감지노드(SN,/SN) 및, 이 감지노드(SN,/SN)와 접속되면서 상기 비트선(BL,/BL) 및 상기 전하전송회로를 매개로 상기 감지노드(SN,/SN)에 공급된 상기 메모리셀(MCO~MC255)의 기억데이터를 증폭하는 감지증폭기(NA ; PA)를 구비하여 이루어진 다이나믹형 랜덤억세스메모리에 있어서, 상기 전하전송회로의 상기 N챈널 MOS트랜지스터(NT1,NT2)는,상기 메모리셀 (MC0~MC255)의 기억데이터를 상기 감지노드(SN,/SN)에 전송하는 경우 전원전위(VCC)가 게이트전극에 공급되어 상기 전류통로를 저임피던스상태로 하는 제1상태와, 상기 감지증폭기(NA ; PA)가 상기 감지노드(SN,/SN)의 전위를 증폭하는 경우에 전원전위(VCC)와 접지전위(VSS)의 중간전위가 상기 게이트전극에 공급되어 상기 전류통로를 고임피던스상태로부터 저임피던스상태로 서서히 변화시키는 제2상태를 구비하여 이루어진 것을 특징으로 하는 다이나믹형 랜덤억세스메모리.
KR1019900006847A 1989-05-15 1990-05-14 다이나믹형 랜덤억세스메모리 KR970001340B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-121204 1989-05-15
JP1121204A JPH0762955B2 (ja) 1989-05-15 1989-05-15 ダイナミック型ランダムアクセスメモリ

Publications (2)

Publication Number Publication Date
KR900019038A KR900019038A (ko) 1990-12-22
KR970001340B1 true KR970001340B1 (ko) 1997-02-05

Family

ID=14805444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900006847A KR970001340B1 (ko) 1989-05-15 1990-05-14 다이나믹형 랜덤억세스메모리

Country Status (5)

Country Link
US (1) US5091885A (ko)
EP (1) EP0398245B1 (ko)
JP (1) JPH0762955B2 (ko)
KR (1) KR970001340B1 (ko)
DE (1) DE69027886T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372415B2 (en) 2006-07-10 2008-05-13 Hyundai Motor Company Glass antenna jack for vehicle

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9007789D0 (en) 1990-04-06 1990-06-06 Foss Richard C Method for dram sensing current control
GB9007788D0 (en) * 1990-04-06 1990-06-06 Foss Richard C Dynamic memory bitline precharge scheme
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
JPH0834257B2 (ja) * 1990-04-20 1996-03-29 株式会社東芝 半導体メモリセル
JPH07122989B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体記憶装置
JPH0492287A (ja) * 1990-08-08 1992-03-25 Internatl Business Mach Corp <Ibm> ダイナミック・ランダム・アクセス・メモリ
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
DE69222793T2 (de) * 1991-03-14 1998-03-12 Toshiba Kawasaki Kk Halbleiterspeicheranordnung
JP3279615B2 (ja) * 1991-04-15 2002-04-30 株式会社日立製作所 半導体装置
KR950014248B1 (ko) * 1991-04-19 1995-11-23 마쯔시다덴기산교 가부시기가이샤 다이나믹 ram의 판독/기록회로
JP3181311B2 (ja) * 1991-05-29 2001-07-03 株式会社東芝 半導体記憶装置
JP2748744B2 (ja) * 1991-10-01 1998-05-13 日本電気株式会社 半導体記憶装置
JP3464803B2 (ja) * 1991-11-27 2003-11-10 株式会社東芝 半導体メモリセル
KR950009234B1 (ko) * 1992-02-19 1995-08-18 삼성전자주식회사 반도체 메모리장치의 비트라인 분리클럭 발생장치
KR0179678B1 (ko) * 1993-09-10 1999-04-15 사토 후미오 반도체 기억장치
DE59407878D1 (de) * 1994-01-12 1999-04-08 Siemens Ag Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb
ATE177246T1 (de) * 1994-01-12 1999-03-15 Siemens Ag Integrierte halbleiterspeicherschaltung und verfahren zu ihrem betrieb
KR0171954B1 (ko) * 1995-06-30 1999-03-30 김주용 데이타 버스 구동 회로
KR0153602B1 (ko) * 1995-10-04 1998-12-01 김광호 반도체 메모리 장치의 데이타 고속 전송회로
KR100264075B1 (ko) 1997-06-20 2000-08-16 김영환 전하 증폭 비트 라인 센스 앰프
JP2000231791A (ja) * 1998-12-10 2000-08-22 Fujitsu Ltd 半導体記憶装置及びデータバスのリセット方法
US6522592B2 (en) * 2001-04-19 2003-02-18 Micron Technology, Inc. Sense amplifier for reduction of access device leakage
JP2005322380A (ja) * 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4061999A (en) * 1975-12-29 1977-12-06 Mostek Corporation Dynamic random access memory system
DE2712735B1 (de) * 1977-03-23 1978-09-14 Ibm Deutschland Lese-/Schreibzugriffschaltung zu Speicherzellen eines Speichers und Verfahren zu ihrem Betrieb
KR900004635B1 (ko) * 1987-06-27 1990-06-30 삼성반도체통신 주식회사 반도체 메모리장치의 충전 및 등화회로
JPS6446288A (en) * 1987-08-13 1989-02-20 Toshiba Corp Semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372415B2 (en) 2006-07-10 2008-05-13 Hyundai Motor Company Glass antenna jack for vehicle

Also Published As

Publication number Publication date
EP0398245A3 (en) 1992-07-01
JPH0762955B2 (ja) 1995-07-05
EP0398245B1 (en) 1996-07-24
US5091885A (en) 1992-02-25
JPH02301096A (ja) 1990-12-13
EP0398245A2 (en) 1990-11-22
DE69027886T2 (de) 1997-01-02
DE69027886D1 (de) 1996-08-29
KR900019038A (ko) 1990-12-22

Similar Documents

Publication Publication Date Title
KR970001340B1 (ko) 다이나믹형 랜덤억세스메모리
US5241503A (en) Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US5220527A (en) Dynamic type semiconductor memory device
KR940006994B1 (ko) 다이나믹 랜덤액세스메모리와 그 데이터 기록방법
US4397003A (en) Dynamic random access memory
KR20070027663A (ko) 반도체 기억 장치
US6400629B1 (en) System and method for early write to memory by holding bitline at fixed potential
KR940004515B1 (ko) 다이나믹형 반도체 메모리장치
US5719814A (en) Semiconductor memory device capable of storing high potential level of data
EP0124868A2 (en) Semiconductor memory
JP3399787B2 (ja) 半導体記憶装置
KR950014908B1 (ko) 반도체메모리의 판독회로
JPH03272087A (ja) 半導体記憶装置
US6292417B1 (en) Memory device with reduced bit line pre-charge voltage
JP2003051189A (ja) 小電圧信号の注入により、メモリへの早期書込みを行うシステム及び方法
US6115284A (en) Memory device with faster write operation
US5594681A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
JPH09297992A (ja) センスアンプ回路
JPS59223994A (ja) ダイナミツク型ｒａｍ
KR100328555B1 (ko) 비트라인 센스 앰프
US5553032A (en) Dynamic random access memory wherein timing of completion of data reading is advanced
JP3038817B2 (ja) 半導体メモリ
KR100724517B1 (ko) 반도체 기억 장치
JP2995219B2 (ja) 動的等速呼出記憶装置
JPH08255485A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070731

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee