JP2748744B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にラッチ型センス方式の利点を生かした半導体記憶装
置に関するものである。
特にラッチ型センス方式の利点を生かした半導体記憶装
置に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等の半導体記憶装置において、メモリセル
から読み出される微小信号を増幅するセンス増幅回路を
高速化することは、ＤＲＡＭ特性向上のために重要であ
る。このセンス増幅回路の高速化技術の１つの例とし
て、１９９０年８月発行のアイ・イー・イー・イー，ジ
ャーナルオブソリッドステートサーキッツ（ＩＥＥＥ
Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ）誌２５巻４号，９０３ペーシから９１１ペ
ージに記載されている論文（“Ａ ５５−ｎｓ １６−
Ｍｂ ＤＲＡＭ ｗｉｔｈ Ｂｕｉｌｔ−ｉｎ Ｓｅｌ
ｆ−Ｔｅｓｔ ＦｕｎｃｔｉｏｎＵｓｉｎｇ Ｍｉｃｒ
ｏｐｒｏｇｒａｍ ＲＯＭ”）で提案されているラッチ
型センス方式がある。
（ＤＲＡＭ）等の半導体記憶装置において、メモリセル
から読み出される微小信号を増幅するセンス増幅回路を
高速化することは、ＤＲＡＭ特性向上のために重要であ
る。このセンス増幅回路の高速化技術の１つの例とし
て、１９９０年８月発行のアイ・イー・イー・イー，ジ
ャーナルオブソリッドステートサーキッツ（ＩＥＥＥ
Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ）誌２５巻４号，９０３ペーシから９１１ペ
ージに記載されている論文（“Ａ ５５−ｎｓ １６−
Ｍｂ ＤＲＡＭ ｗｉｔｈ Ｂｕｉｌｔ−ｉｎ Ｓｅｌ
ｆ−Ｔｅｓｔ ＦｕｎｃｔｉｏｎＵｓｉｎｇ Ｍｉｃｒ
ｏｐｒｏｇｒａｍ ＲＯＭ”）で提案されているラッチ
型センス方式がある。
【０００３】図４に従来のラッチ型センス方式の半導体
記憶装置の回路図を、図５にその信号波形図を示す。
記憶装置の回路図を、図５にその信号波形図を示す。
【０００４】この半導体記憶装置は、行方向，列方向に
マトリクス状に配列された１トランジスタ（Ｑ）１キャ
パシタ（Ｃ）型の複数のメモリセル（ＭＣ１，ＭＣ２，
…）と、これらメモリセル（ＭＣ１，ＭＣ２，…）を行
単位で選択状態とする複数の行選択線（ＷＬ１，ＷＬ
２，…）と、複数のメモリセル（ＭＣ１，ＭＣ２，…）
の列単位のメモリセルと接続しこれらメモリセルのうち
の選択状態のメモリセルからのデータ及びこれら選択状
態のメモリセルへのデータを伝達する複数の対をなす第
１及び第２のビット線（ＢＬ１，ＢＬ２，…）と、読出
し動作時、対をなす第１及び第２のビット線（ＢＬ１，
ＢＬ２，…）を所定のタイミングで電源電位Ｖｃｃ及び
接地電位（ＯＶ）の中間電位ＶＰにプリチャージするプ
リチャージ回路（図示省略）と、各対をなす第１及び第
２のビット線（ＢＬ１，ＢＬ２，…）とそれぞれ対応し
て設けられそれぞれトランジスタＱＮ３，ＱＮ４，ＱＰ
１，ＱＰ２と第１及び第２のデータ入出力端Ｎ１，Ｎ２
を備え所定のタイミングで活性化し第１及び第２のデー
入出力端Ｎ１，Ｎ２間のデータを差動増幅するフリップ
フロップ型の複数のセンス増幅回路２（１個のみ表示）
と、これら各センス増幅回路２の第１及び第２のデータ
入出力端Ｎ１，Ｎ２と対応する第１及び第２のビット線
ＢＬ１，ＢＬ２との間にそれぞれ接続されセンス増幅回
路２が活性化する直前にそれぞれ能動レベルから非能動
レベルへと変化する制御信号ＴＧｘをゲートに入力して
導通状態から非導通状態へと変化するＮ型のトランジス
タＱＮ５，ＱＮ６を備えた複数のデータ転送回路１ａ
（１個のみ表示）と、列選択信号（ＹＳ１，…）により
導通するトランジスタＱＮ１，ＱＮ２を備え対応するセ
ンス増幅回路２とデータ入出力線ＩＯ１，ＩＯ２との間
のデータを転送する複数の列選択回路３（１個のみ表
示）とを有する構成となっている。
マトリクス状に配列された１トランジスタ（Ｑ）１キャ
パシタ（Ｃ）型の複数のメモリセル（ＭＣ１，ＭＣ２，
…）と、これらメモリセル（ＭＣ１，ＭＣ２，…）を行
単位で選択状態とする複数の行選択線（ＷＬ１，ＷＬ
２，…）と、複数のメモリセル（ＭＣ１，ＭＣ２，…）
の列単位のメモリセルと接続しこれらメモリセルのうち
の選択状態のメモリセルからのデータ及びこれら選択状
態のメモリセルへのデータを伝達する複数の対をなす第
１及び第２のビット線（ＢＬ１，ＢＬ２，…）と、読出
し動作時、対をなす第１及び第２のビット線（ＢＬ１，
ＢＬ２，…）を所定のタイミングで電源電位Ｖｃｃ及び
接地電位（ＯＶ）の中間電位ＶＰにプリチャージするプ
リチャージ回路（図示省略）と、各対をなす第１及び第
２のビット線（ＢＬ１，ＢＬ２，…）とそれぞれ対応し
て設けられそれぞれトランジスタＱＮ３，ＱＮ４，ＱＰ
１，ＱＰ２と第１及び第２のデータ入出力端Ｎ１，Ｎ２
を備え所定のタイミングで活性化し第１及び第２のデー
入出力端Ｎ１，Ｎ２間のデータを差動増幅するフリップ
フロップ型の複数のセンス増幅回路２（１個のみ表示）
と、これら各センス増幅回路２の第１及び第２のデータ
入出力端Ｎ１，Ｎ２と対応する第１及び第２のビット線
ＢＬ１，ＢＬ２との間にそれぞれ接続されセンス増幅回
路２が活性化する直前にそれぞれ能動レベルから非能動
レベルへと変化する制御信号ＴＧｘをゲートに入力して
導通状態から非導通状態へと変化するＮ型のトランジス
タＱＮ５，ＱＮ６を備えた複数のデータ転送回路１ａ
（１個のみ表示）と、列選択信号（ＹＳ１，…）により
導通するトランジスタＱＮ１，ＱＮ２を備え対応するセ
ンス増幅回路２とデータ入出力線ＩＯ１，ＩＯ２との間
のデータを転送する複数の列選択回路３（１個のみ表
示）とを有する構成となっている。
【０００５】ラッチ型センス方式とは、まず、メモリセ
ル（例えばＭＣ１）からデータを読み出す前、ビット線
ＢＬ１，ＢＬ２は中間電位ＶＰにプリチャージされ、デ
ータ転送回路１ａは導通状態にある。次に、行選択線Ｗ
Ｌ１によって選択されたメモリセルＭＣ１からビット線
ＢＬ１上にデータを読み出す。その後、データ転送回路
１ａを非導通として、データ入出力端Ｎ１，Ｎ２とビッ
ト線ＢＬ１，ＢＬ２とを切りはなしてからセンス増幅回
路２による増幅動作を行う。こうすることにより、ラッ
チ型でないセンス方式、すなわちデータ転送回路１ａを
導通状態にしたままのセンス方式（図５の一点鎖線）に
比べ、センス増幅回路２の負荷容量としてビット線ＢＬ
１，ＢＬ２の分がなくなるため、高速センス増幅が可能
となるという利点がある。
ル（例えばＭＣ１）からデータを読み出す前、ビット線
ＢＬ１，ＢＬ２は中間電位ＶＰにプリチャージされ、デ
ータ転送回路１ａは導通状態にある。次に、行選択線Ｗ
Ｌ１によって選択されたメモリセルＭＣ１からビット線
ＢＬ１上にデータを読み出す。その後、データ転送回路
１ａを非導通として、データ入出力端Ｎ１，Ｎ２とビッ
ト線ＢＬ１，ＢＬ２とを切りはなしてからセンス増幅回
路２による増幅動作を行う。こうすることにより、ラッ
チ型でないセンス方式、すなわちデータ転送回路１ａを
導通状態にしたままのセンス方式（図５の一点鎖線）に
比べ、センス増幅回路２の負荷容量としてビット線ＢＬ
１，ＢＬ２の分がなくなるため、高速センス増幅が可能
となるという利点がある。
【０００６】なお、メモリセルへのデータの再書込み動
作は、ＤＲＡＭのリセット期間にデータ転送回路１ａを
再度導通状態にしてデータ入出力端Ｎ１，Ｎ２のデータ
をビット線ＢＬ１，ＢＬ２に伝達して行う。
作は、ＤＲＡＭのリセット期間にデータ転送回路１ａを
再度導通状態にしてデータ入出力端Ｎ１，Ｎ２のデータ
をビット線ＢＬ１，ＢＬ２に伝達して行う。
【０００７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、ビット線ＢＬ１，ＢＬ２をセンス増幅回路２
から切離してセンス増幅を行うため、高速センス増幅が
可能となるが、メモリセルへのデータの再書込みはリセ
ット期間にデータ転送回路１ａを再度導通状態にしてセ
ンス増幅回路２からのデータをビット線ＢＬ１，ＢＬ２
に伝達して行うため、リセット期間が長くなり、結果と
して全体の動作速度が遅くなるという欠点があった。
装置では、ビット線ＢＬ１，ＢＬ２をセンス増幅回路２
から切離してセンス増幅を行うため、高速センス増幅が
可能となるが、メモリセルへのデータの再書込みはリセ
ット期間にデータ転送回路１ａを再度導通状態にしてセ
ンス増幅回路２からのデータをビット線ＢＬ１，ＢＬ２
に伝達して行うため、リセット期間が長くなり、結果と
して全体の動作速度が遅くなるという欠点があった。
【０００８】本発明の目的は、ラッチ型センス方式の高
速センス増幅動作を損なわず、かつ、リセット期間が長
くなるのを抑え、全体の動作速度を向上させることがで
きる半導体記憶装置を提供することにある。
速センス増幅動作を損なわず、かつ、リセット期間が長
くなるのを抑え、全体の動作速度を向上させることがで
きる半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向にマトリクス状に配列された複数の
メモリセルと、これらメモリセルを行単位で選択状態と
する複数の行選択線と、前記複数のメモリセルの列単位
のメモリセルと接続しこれらメモリセルのうちの選択状
態のメモリセルからのデータ及びこれら選択状態のメモ
リセルへのデータを伝達する複数の対をなす第１及び第
２のビット線と、読出し動作時、前記対をなす第１及び
第２のビット線を所定のタイミングで電源電位及び接地
電位の中間電位にプリチャージするプリチャージ回路
と、前記各対をなす第１及び第２のビット線とそれぞれ
対応して設けられそれぞれ第１及び第２のデータ入出力
端を備え所定のタイミングで活性化し前記第１及び第２
のデータ入出力端間のデータを差動増幅するフリップフ
ロップ型の複数のセンス増幅回路と、これら各センス増
幅回路の第１及び第２のデータ入出力端と対応する前記
第１及び第２のビット線との間にそれぞれ並列に接続さ
れ前記センス増幅回路が活性化する直前にそれぞれ能動
レベルから前記中間レベルへと変化する第１及び第２の
制御信号をゲートに入力して導通状態から非導通状態へ
と変化する複数の一導電型及び逆導電型のトランジスタ
を備えたデータ転送回路とを有している。
は、行方向，列方向にマトリクス状に配列された複数の
メモリセルと、これらメモリセルを行単位で選択状態と
する複数の行選択線と、前記複数のメモリセルの列単位
のメモリセルと接続しこれらメモリセルのうちの選択状
態のメモリセルからのデータ及びこれら選択状態のメモ
リセルへのデータを伝達する複数の対をなす第１及び第
２のビット線と、読出し動作時、前記対をなす第１及び
第２のビット線を所定のタイミングで電源電位及び接地
電位の中間電位にプリチャージするプリチャージ回路
と、前記各対をなす第１及び第２のビット線とそれぞれ
対応して設けられそれぞれ第１及び第２のデータ入出力
端を備え所定のタイミングで活性化し前記第１及び第２
のデータ入出力端間のデータを差動増幅するフリップフ
ロップ型の複数のセンス増幅回路と、これら各センス増
幅回路の第１及び第２のデータ入出力端と対応する前記
第１及び第２のビット線との間にそれぞれ並列に接続さ
れ前記センス増幅回路が活性化する直前にそれぞれ能動
レベルから前記中間レベルへと変化する第１及び第２の
制御信号をゲートに入力して導通状態から非導通状態へ
と変化する複数の一導電型及び逆導電型のトランジスタ
を備えたデータ転送回路とを有している。
【００１０】
【作用】本発明においては、データ転送回路をＣＭＯＳ
型とし、センス増幅回路活性化前のビット線とセンス増
幅回路のデータ入出力端とを切離す際に、データ転送回
路のトランジスタのゲート電位を、電源電圧電位と接地
電位との中間電位にすることにより、ビット線の電位も
中間電位にプリチャージされているため、データ転送回
路は非導通となる。それからセンス増幅動作を開始する
と、まずラッチ型のセンス増幅動作、すなわちビット線
とセンス増幅回路のデータ入出力端とを切離した状態で
のセンス増幅が行われる。
型とし、センス増幅回路活性化前のビット線とセンス増
幅回路のデータ入出力端とを切離す際に、データ転送回
路のトランジスタのゲート電位を、電源電圧電位と接地
電位との中間電位にすることにより、ビット線の電位も
中間電位にプリチャージされているため、データ転送回
路は非導通となる。それからセンス増幅動作を開始する
と、まずラッチ型のセンス増幅動作、すなわちビット線
とセンス増幅回路のデータ入出力端とを切離した状態で
のセンス増幅が行われる。
【００１１】この後センス増幅が進み、センス増幅回路
のデータ入出力端の電位とデータ転送回路のトランジス
タのゲート電位との差がこれらトランジスタのしきい値
電圧以上になると自動的にこれらトランジスタが導通状
態となり、ビット線側へデータが伝達される。
のデータ入出力端の電位とデータ転送回路のトランジス
タのゲート電位との差がこれらトランジスタのしきい値
電圧以上になると自動的にこれらトランジスタが導通状
態となり、ビット線側へデータが伝達される。
【００１２】従って、リセット期間に入る前にビット線
にデータが書戻されるため、ラッチ型センス方式の利点
を損うことなく、かつリセット期間が長くなるのを抑え
ることができる。
にデータが書戻されるため、ラッチ型センス方式の利点
を損うことなく、かつリセット期間が長くなるのを抑え
ることができる。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例が図４に示された従来の半導体
記憶装置と相違する点は、データ転送回路１を、センス
増幅回路２の第１及び第２のデータ入出力端Ｎ１，Ｎ２
と対応する第１及び第２のビット線ＢＬ１，ＢＬ２との
間にそれぞれ並列接続され、センス増幅回路２が活性化
する直前にそれぞれ能動レベルから電源電位及び接地電
位の中間電位へと変化する第１及び第２の制御信号Ｔ
Ｇ，ＴＧｂをゲートに入力して導通状態から非導通状態
へと変化するＰ型及びＮ型のトランジスタＱＰ３，ＱＮ
５，ＱＰ４，ＱＮ６を備えた構成とした点にある。
記憶装置と相違する点は、データ転送回路１を、センス
増幅回路２の第１及び第２のデータ入出力端Ｎ１，Ｎ２
と対応する第１及び第２のビット線ＢＬ１，ＢＬ２との
間にそれぞれ並列接続され、センス増幅回路２が活性化
する直前にそれぞれ能動レベルから電源電位及び接地電
位の中間電位へと変化する第１及び第２の制御信号Ｔ
Ｇ，ＴＧｂをゲートに入力して導通状態から非導通状態
へと変化するＰ型及びＮ型のトランジスタＱＰ３，ＱＮ
５，ＱＰ４，ＱＮ６を備えた構成とした点にある。
【００１６】メモリセルＭＣ１から低レベルのデータを
読出す場合を例にとり、この実施例の動作を説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
読出す場合を例にとり、この実施例の動作を説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
【００１７】まず、行選択線ＷＬ１を活性化レベルにし
てメモリセルＭＣ１からビット線ＢＬ１，ＢＬ２及びセ
ンス増幅回路２のデータ入出力端Ｎ１，Ｎ２にデータを
読出す（図２Ｔ１の期間）。
てメモリセルＭＣ１からビット線ＢＬ１，ＢＬ２及びセ
ンス増幅回路２のデータ入出力端Ｎ１，Ｎ２にデータを
読出す（図２Ｔ１の期間）。
【００１８】次に、制御信号ＴＧ，ＴＧｂの電位を、こ
れまで電源電位Ｖｃｃ，接地電位（０Ｖ）であったもの
を、電源電位Ｖｃｃと接地電位との中間電位ＶＰにする
（図２Ｔ２の期間）。このとき、センス増幅回路２のデ
ータ入出力端Ｎ１，Ｎ２、ビット線ＢＬ１，ＢＬ２の電
位も中間電位ＶＰ近傍（ＶＰからメモリセルの読出し電
位を引いた電位）にあるため、トランジスタＱＰ３，Ｑ
Ｎ５，ＱＰ４，ＱＮ６は非導通状態となる。
れまで電源電位Ｖｃｃ，接地電位（０Ｖ）であったもの
を、電源電位Ｖｃｃと接地電位との中間電位ＶＰにする
（図２Ｔ２の期間）。このとき、センス増幅回路２のデ
ータ入出力端Ｎ１，Ｎ２、ビット線ＢＬ１，ＢＬ２の電
位も中間電位ＶＰ近傍（ＶＰからメモリセルの読出し電
位を引いた電位）にあるため、トランジスタＱＰ３，Ｑ
Ｎ５，ＱＰ４，ＱＮ６は非導通状態となる。
【００１９】その後活性化信号ＳＥ，ＳＥｂによりセン
ス増幅回路２を活性化し、センス増幅を開始する（図２
Ｔ３の期間）。最初のうちはトランジスタＱＰ３，ＱＮ
５，ＱＰ４，ＱＮ６が非導通のため、センス増幅回路２
の負荷がデータ入出力端Ｎ１，Ｎ２のみとなるため、従
来のラッチ型センス方式同様、高速センス動作が行われ
る。
ス増幅回路２を活性化し、センス増幅を開始する（図２
Ｔ３の期間）。最初のうちはトランジスタＱＰ３，ＱＮ
５，ＱＰ４，ＱＮ６が非導通のため、センス増幅回路２
の負荷がデータ入出力端Ｎ１，Ｎ２のみとなるため、従
来のラッチ型センス方式同様、高速センス動作が行われ
る。
【００２０】センス増幅が進み、データ入出力端Ｎ１の
電位と制御信号ＴＧの電位との差がＮ型のトランジスタ
ＱＮ５のしきい値電圧ＶＴＮをこえると、トランジスタ
ＱＮ５が導通状態となり、ビット線ＢＬ１側へセンス増
幅されたデータが書戻される。同様に、データ入出力端
Ｎ２の電位と制御信号ＴＧｂとの電位との差がＰ型のト
ランジスタＱＰ４のしきい値電圧ＶＴＰをこえるとトラ
ンジスタＱＰ４が導通状態となり、ビット線ＢＬ２側へ
センス増幅されたデータが書戻される（図２Ｔ４の期
間）。
電位と制御信号ＴＧの電位との差がＮ型のトランジスタ
ＱＮ５のしきい値電圧ＶＴＮをこえると、トランジスタ
ＱＮ５が導通状態となり、ビット線ＢＬ１側へセンス増
幅されたデータが書戻される。同様に、データ入出力端
Ｎ２の電位と制御信号ＴＧｂとの電位との差がＰ型のト
ランジスタＱＰ４のしきい値電圧ＶＴＰをこえるとトラ
ンジスタＱＰ４が導通状態となり、ビット線ＢＬ２側へ
センス増幅されたデータが書戻される（図２Ｔ４の期
間）。
【００２１】このようにして、ラッチ型センス方式の利
点を損うことなく、リセット期間が長くなるのを防ぐこ
とができる。
点を損うことなく、リセット期間が長くなるのを防ぐこ
とができる。
【００２２】図３は本発明の第２の実施例を示す回路図
である。
である。
【００２３】この実施例は、第１及び第２の制御信号Ｔ
Ｇ，ＴＧｂの伝達線間に、センス増幅回路２が活性化す
る直前に非能動レベルから能動レベルへと変化する第３
の制御信号ＴＧＣをゲート入力して非導通状態から導通
状態へと変化するＮ型のトランジスタＱＮ８を備えた平
衡化回路４を設け、制御信号ＴＧ，ＴＧｂの伝達線を能
動レベルから中間レベルＶＰに変化させるようにしたも
のである。
Ｇ，ＴＧｂの伝達線間に、センス増幅回路２が活性化す
る直前に非能動レベルから能動レベルへと変化する第３
の制御信号ＴＧＣをゲート入力して非導通状態から導通
状態へと変化するＮ型のトランジスタＱＮ８を備えた平
衡化回路４を設け、制御信号ＴＧ，ＴＧｂの伝達線を能
動レベルから中間レベルＶＰに変化させるようにしたも
のである。
【００２４】この実施例では、Ｎ型のトランジスタを用
いているが、Ｐ型のトランジスタでも、またＣＭＯＳ型
としてもよい。
いているが、Ｐ型のトランジスタでも、またＣＭＯＳ型
としてもよい。
【００２５】この平衡化回路４を用いると、制御信号Ｔ
Ｇ，ＴＧｂの電位を中間電位Ｖｐにする際に、ＴＧＣを
能動レベルにしてトランジスタＱＮ８を導通状態にする
だけでよい。なぜなら、制御信号ＴＧ，ＴＧｂの電位は
それぞれ電源電位Ｖｃｃ，接地電位（０Ｖ）であり、制
御信号ＴＧ，ＴＧｂの負荷容量、すなわちトランジスタ
ＱＰ３，ＱＰ４，ＱＮ５，ＱＮ６のゲート容量及び伝達
線の寄生容量がほぼ等しければ、これら伝達線を接続す
るだけで容易に中間電位ＶＰを発生できるからである。
Ｇ，ＴＧｂの電位を中間電位Ｖｐにする際に、ＴＧＣを
能動レベルにしてトランジスタＱＮ８を導通状態にする
だけでよい。なぜなら、制御信号ＴＧ，ＴＧｂの電位は
それぞれ電源電位Ｖｃｃ，接地電位（０Ｖ）であり、制
御信号ＴＧ，ＴＧｂの負荷容量、すなわちトランジスタ
ＱＰ３，ＱＰ４，ＱＮ５，ＱＮ６のゲート容量及び伝達
線の寄生容量がほぼ等しければ、これら伝達線を接続す
るだけで容易に中間電位ＶＰを発生できるからである。
【００２６】
【発明の効果】以上説明したように本発明は、データ転
送回路を、Ｎ型及びＰ型のトランジスタで形成しこれら
トランジスタのゲートに、センス増幅回路が活性化する
直前に能動レベルから中間電位へと変化する制御信号を
供給してこれらトランジスタを導通状態から非導通状態
へと変化させる構成とすることにより、ビット線へのセ
ンス増幅データの書戻しをリセット期間を待たずに自動
的に行うことができるので、初期センス増幅期間中のラ
ッチ型センス方式の高速性を維持しつつ、リセット期間
が長くなるのを防止し、全体の動作速度の向上をはかる
ことができる効果がある。
送回路を、Ｎ型及びＰ型のトランジスタで形成しこれら
トランジスタのゲートに、センス増幅回路が活性化する
直前に能動レベルから中間電位へと変化する制御信号を
供給してこれらトランジスタを導通状態から非導通状態
へと変化させる構成とすることにより、ビット線へのセ
ンス増幅データの書戻しをリセット期間を待たずに自動
的に行うことができるので、初期センス増幅期間中のラ
ッチ型センス方式の高速性を維持しつつ、リセット期間
が長くなるのを防止し、全体の動作速度の向上をはかる
ことができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図５】図４に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
１，１ａ データ転送回路 ２ センス増幅回路 ３ 列選択回路 ４ 平衡化回路 ＢＬ１，ＢＬ２ ビット線 ＭＣ１，ＭＣ２ メモリセル ＱＮ１〜ＱＮ８，ＱＰ１〜ＱＰ５ トランジスタ ＷＬ１，ＷＬ２ 行選択線
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルと、これらメモリセルを行単位で
選択状態とする複数の行選択線と、前記複数のメモリセ
ルの列単位のメモリセルと接続しこれらメモリセルのう
ちの選択状態のメモリセルからのデータ及びこれら選択
状態のメモリセルへのデータを伝達する複数の対をなす
第１及び第２のビット線と、読出し動作時、前記対をな
す第１及び第２のビット線を所定のタイミングで電源電
位及び接地電位の中間電位にプリチャージするプリチャ
ージ回路と、前記各対をなす第１及び第２のビット線と
それぞれ対応して設けられそれぞれ第１及び第２のデー
タ入出力端を備え所定のタイミングで活性化し前記第１
及び第２のデータ入出力端間のデータを差動増幅するフ
リップフロップ型の複数のセンス増幅回路と、これら各
センス増幅回路の第１及び第２のデータ入出力端と対応
する前記第１及び第２のビット線との間にそれぞれ並列
に接続され前記センス増幅回路が活性化する直前にそれ
ぞれ能動レベルから前記中間レベルへと変化する第１及
び第２の制御信号をゲートに入力して導通状態から非導
通状態へと変化する複数の一導電型及び逆導電型のトラ
ンジスタを備えたデータ転送回路とを有することを特徴
とする半導体記憶装置。 - 【請求項２】 第１及び第２の制御信号の伝達線間に、
センス増幅回路が活性化する直前に非能動レベルから能
動レベルへと変化する第３の制御信号をゲートに入力し
て非導通状態から導通状態へと変化する第３のトランジ
スタを設け、前記第１及び第２の制御信号の伝達線を能
動レベルから中間レベルに変化させるようにした請求項
１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253286A JP2748744B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
| KR1019920017876A KR930008845A (ko) | 1991-10-01 | 1992-09-30 | 반도체 메모리 소자 |
| EP9292116833A EP0535675A3 (en) | 1991-10-01 | 1992-10-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253286A JP2748744B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0594693A JPH0594693A (ja) | 1993-04-16 |
| JP2748744B2 true JP2748744B2 (ja) | 1998-05-13 |
Family
ID=17249174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253286A Expired - Lifetime JP2748744B2 (ja) | 1991-10-01 | 1991-10-01 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0535675A3 (ja) |
| JP (1) | JP2748744B2 (ja) |
| KR (1) | KR930008845A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH023157A (ja) * | 1988-03-10 | 1990-01-08 | Oki Electric Ind Co Ltd | 半導体メモリ |
| DE68905240T2 (de) * | 1988-06-01 | 1993-07-15 | Nippon Electric Co | Halbleiterspeichereinrichtung mit hochgeschwindigkeits-lesevorrichtung. |
| JPH0762955B2 (ja) * | 1989-05-15 | 1995-07-05 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
-
1991
- 1991-10-01 JP JP3253286A patent/JP2748744B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-30 KR KR1019920017876A patent/KR930008845A/ko not_active Application Discontinuation
- 1992-10-01 EP EP9292116833A patent/EP0535675A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0535675A3 (en) | 1994-08-24 |
| EP0535675A2 (en) | 1993-04-07 |
| KR930008845A (ko) | 1993-05-22 |
| JPH0594693A (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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