JPH09171687A - 半導体メモリ装置のデータセンシング回路 - Google Patents
半導体メモリ装置のデータセンシング回路Info
- Publication number
- JPH09171687A JPH09171687A JP8221566A JP22156696A JPH09171687A JP H09171687 A JPH09171687 A JP H09171687A JP 8221566 A JP8221566 A JP 8221566A JP 22156696 A JP22156696 A JP 22156696A JP H09171687 A JPH09171687 A JP H09171687A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sensing
- line pair
- voltage
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 低電圧の動作電圧により動作する高集積半導
体メモリ装置のメモリセルに貯蔵されたデータを効率よ
くセンシングすること。 【解決手段】 データセンシング回路は、ビットライン
対とセンシングビットライン対とを連結するビットライ
ン分離ゲートを有する。ビットライン分離ゲートは、ワ
ードラインが活性化されて該当メモリセルのデータの電
荷がビットライン対及びセンシングビットライン対に共
有された後、オフされる。センシングビットライン対の
各々には昇圧用キャパシタがそれぞれ接続され、これら
はビットライン分離ゲートがオフされるときに昇圧動作
してセンシングビットライン対の各電圧を昇圧する。セ
ンシングビットライン対の間に接続されたセンスアンプ
は、昇圧動作が完了された後にセンシングビットライン
対の間の電圧差を感知・増幅し、この際、ビットライン
分離ゲートはセンシングビットライン対とビットライン
対とを連結して感知・増幅された電圧をメモリセルの復
元電圧として供給する。
体メモリ装置のメモリセルに貯蔵されたデータを効率よ
くセンシングすること。 【解決手段】 データセンシング回路は、ビットライン
対とセンシングビットライン対とを連結するビットライ
ン分離ゲートを有する。ビットライン分離ゲートは、ワ
ードラインが活性化されて該当メモリセルのデータの電
荷がビットライン対及びセンシングビットライン対に共
有された後、オフされる。センシングビットライン対の
各々には昇圧用キャパシタがそれぞれ接続され、これら
はビットライン分離ゲートがオフされるときに昇圧動作
してセンシングビットライン対の各電圧を昇圧する。セ
ンシングビットライン対の間に接続されたセンスアンプ
は、昇圧動作が完了された後にセンシングビットライン
対の間の電圧差を感知・増幅し、この際、ビットライン
分離ゲートはセンシングビットライン対とビットライン
対とを連結して感知・増幅された電圧をメモリセルの復
元電圧として供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
データセンシング回路に係り、特に低電源電圧で動作す
る高集積半導体メモリ装置のメモリセルに貯蔵されたデ
ータを効率よくセンシングするデータセンシング回路に
関する。
データセンシング回路に係り、特に低電源電圧で動作す
る高集積半導体メモリ装置のメモリセルに貯蔵されたデ
ータを効率よくセンシングするデータセンシング回路に
関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴い、用
いられる電源電圧も低くなりつつある。高集積半導体メ
モリ装置では、ＭＯＳトランジスタの小型化により、Ｍ
ＯＳトランジスタのゲート酸化膜の厚さが薄くなり、か
つ、配線幅も狭まる。このように、チップ内の極小型化
するＭＯＳトランジスタを正常的に動作させるために
は、チップの動作電圧である電源電圧は低くならなけれ
ばならない。例えば、２５６Ｍｂ級のダイナミックＲＡ
Ｍにおいては、チップの外部から約３．３Ｖレベルで印
加される外部電源電圧Ｖｃｃがチップの内部電源電圧発
生回路で約１．５Ｖのレベルの内部電源電圧に立下が
り、この内部電源電圧はチップの電源電圧として用いら
れる。
いられる電源電圧も低くなりつつある。高集積半導体メ
モリ装置では、ＭＯＳトランジスタの小型化により、Ｍ
ＯＳトランジスタのゲート酸化膜の厚さが薄くなり、か
つ、配線幅も狭まる。このように、チップ内の極小型化
するＭＯＳトランジスタを正常的に動作させるために
は、チップの動作電圧である電源電圧は低くならなけれ
ばならない。例えば、２５６Ｍｂ級のダイナミックＲＡ
Ｍにおいては、チップの外部から約３．３Ｖレベルで印
加される外部電源電圧Ｖｃｃがチップの内部電源電圧発
生回路で約１．５Ｖのレベルの内部電源電圧に立下が
り、この内部電源電圧はチップの電源電圧として用いら
れる。
【０００３】前記のようにチップの動作電圧が低くな
り、ＭＯＳトランジスタの寸法が小さくなると、センス
アンプの電流駆動能力が劣化するので、メモリセルから
のデータ読出し及びメモリセルへのデータ書込み動作を
高速で具現することが困難である。かつ、チップの動作
電圧が低くなると、周知のように読出し動作によりメモ
リセルから放電された電荷量を復元させるためのリフレ
ッシュまたは復元に必要とされる充電電圧のレベルの不
安定化を引き起こす。したがって、半導体メモリ装置の
センスアンプの電流駆動能力が良好でなければ、メモリ
セルからのデータ読出し及びメモリセルへのデータ書込
みを良好に行えない。
り、ＭＯＳトランジスタの寸法が小さくなると、センス
アンプの電流駆動能力が劣化するので、メモリセルから
のデータ読出し及びメモリセルへのデータ書込み動作を
高速で具現することが困難である。かつ、チップの動作
電圧が低くなると、周知のように読出し動作によりメモ
リセルから放電された電荷量を復元させるためのリフレ
ッシュまたは復元に必要とされる充電電圧のレベルの不
安定化を引き起こす。したがって、半導体メモリ装置の
センスアンプの電流駆動能力が良好でなければ、メモリ
セルからのデータ読出し及びメモリセルへのデータ書込
みを良好に行えない。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は低電源電圧の動作電圧でもセンスアンプの電流駆
動能力を向上させた半導体メモリ装置のデータセンシン
グ回路を提供するにある。
目的は低電源電圧の動作電圧でもセンスアンプの電流駆
動能力を向上させた半導体メモリ装置のデータセンシン
グ回路を提供するにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体メモリ装置のデータセンシング回
路は、ビットライン対と、センシングビットライン対
と、ビットライン分離クロックが第１電圧レベルを有す
るとき、前記ビットライン対と前記センシングビットラ
イン対とを連結するスイッチング手段と、前記ビットラ
イン対のうち少なくとも一つに接続され、該当ワードラ
インが活性化されると、貯蔵されたデータの電荷を前記
ビットライン対と共有する多数のメモリセルと、前記セ
ンシングビットライン対の各々に接続され、前記ビット
ライン分離クロックが第２電圧レベルを有するときに活
性化される昇圧制御クロックに応答して前記センシング
ビットライン対をそれぞれ所定のレベルの電位に昇圧す
る昇圧手段と、前記センシングビットライン対の間に接
続され、センスアンプ制御信号に応答して前記昇圧され
たセンシングビットライン対の電位差を感知・増幅し、
これを復元電圧として前記ビットライン対に伝送するセ
ンスアンプ手段とを含むことを特徴とする。
に本発明による半導体メモリ装置のデータセンシング回
路は、ビットライン対と、センシングビットライン対
と、ビットライン分離クロックが第１電圧レベルを有す
るとき、前記ビットライン対と前記センシングビットラ
イン対とを連結するスイッチング手段と、前記ビットラ
イン対のうち少なくとも一つに接続され、該当ワードラ
インが活性化されると、貯蔵されたデータの電荷を前記
ビットライン対と共有する多数のメモリセルと、前記セ
ンシングビットライン対の各々に接続され、前記ビット
ライン分離クロックが第２電圧レベルを有するときに活
性化される昇圧制御クロックに応答して前記センシング
ビットライン対をそれぞれ所定のレベルの電位に昇圧す
る昇圧手段と、前記センシングビットライン対の間に接
続され、センスアンプ制御信号に応答して前記昇圧され
たセンシングビットライン対の電位差を感知・増幅し、
これを復元電圧として前記ビットライン対に伝送するセ
ンスアンプ手段とを含むことを特徴とする。
【０００６】望ましい実施例によれば、前記昇圧手段
は、前記センシングビットライン対の各々に一側のノー
ドが接続され、他側の入力ノードに入力される前記昇圧
制御クロックに応答して前記センシングビットライン対
の各電圧を昇圧するキャパシタ対である。
は、前記センシングビットライン対の各々に一側のノー
ドが接続され、他側の入力ノードに入力される前記昇圧
制御クロックに応答して前記センシングビットライン対
の各電圧を昇圧するキャパシタ対である。
【０００７】前記ビットライン分離クロックは、前記昇
圧制御クロックが発生したのち、前記第１電圧レベルよ
り高い第３電圧レベルで前記スイッチング手段を駆動し
て前記センシングビットライン対の復元電圧を前記ビッ
トライン対に伝送する。
圧制御クロックが発生したのち、前記第１電圧レベルよ
り高い第３電圧レベルで前記スイッチング手段を駆動し
て前記センシングビットライン対の復元電圧を前記ビッ
トライン対に伝送する。
【０００８】前記ビットライン分離クロックは所定の制
御回路により発生し、前記制御回路は、前記昇圧電圧を
電源電圧として所定の第１，第２及び第３制御信号を入
力として論理演算を行う論理手段と、前記論理手段の出
力に応答して電源電圧を前記ビットライン分離クロック
の前記第１電圧レベルとして出力する第１プルアップ手
段と、前記第３制御信号に応答して前記電源電圧より高
い昇圧電圧を前記ビットライン分離クロックの前記第３
電圧レベルとして出力する第２プルアップ手段と、前記
論理手段の出力及び前記第３制御信号に応答して接地電
圧を前記ビットライン分離クロックの第２電圧レベルと
して出力するプルダウン手段とを含むことを特徴とす
る。
御回路により発生し、前記制御回路は、前記昇圧電圧を
電源電圧として所定の第１，第２及び第３制御信号を入
力として論理演算を行う論理手段と、前記論理手段の出
力に応答して電源電圧を前記ビットライン分離クロック
の前記第１電圧レベルとして出力する第１プルアップ手
段と、前記第３制御信号に応答して前記電源電圧より高
い昇圧電圧を前記ビットライン分離クロックの前記第３
電圧レベルとして出力する第２プルアップ手段と、前記
論理手段の出力及び前記第３制御信号に応答して接地電
圧を前記ビットライン分離クロックの第２電圧レベルと
して出力するプルダウン手段とを含むことを特徴とす
る。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき発明
の実施の形態を詳細に説明する。
の実施の形態を詳細に説明する。
【００１０】図１は従来の半導体メモリ装置のデータセ
ンシング回路を示す詳細回路図であり、これは隣接する
ビットライン対ＢＬｉ，ＢＬＢｉと、ＢＬｊ，ＢＬＢｊ
（ここで、ＢＬＢｉとＢＬＢｊのｉ，ｊは自然数であ
り、末端の“Ｂ”はＢＡＲであり、ＢＬＢｉとＢＬＢｊ
はＢＬｉとＢＬｊの相補的な信号である）とにそれぞれ
接続されたメモリセルアレイ５０，６２が一つのセンス
アンプ５６を共有するように構成された例を示してい
る。
ンシング回路を示す詳細回路図であり、これは隣接する
ビットライン対ＢＬｉ，ＢＬＢｉと、ＢＬｊ，ＢＬＢｊ
（ここで、ＢＬＢｉとＢＬＢｊのｉ，ｊは自然数であ
り、末端の“Ｂ”はＢＡＲであり、ＢＬＢｉとＢＬＢｊ
はＢＬｉとＢＬｊの相補的な信号である）とにそれぞれ
接続されたメモリセルアレイ５０，６２が一つのセンス
アンプ５６を共有するように構成された例を示してい
る。
【００１１】図１を参照すると、相異なるワードライン
ＷＬｉ、ＷＬｉ＋１、ＷＬｊ及びＷＬｊ＋１の活性化に
よって所定のレベルのデータをアクセスする多数のメモ
リセル１２を含むメモリセルアレイ５０，６２がビット
ライン対ＢＬｉ、ＢＬＢｉ、ＢＬｊ及びＢＬＢｊにそれ
ぞれ接続されている。前記メモリセル１２は、一つのＮ
ＭＯＳトランジスタ１０とストレージキャパシタ８とか
ら構成され、前記ＮＭＯＳトランジスタ１０のゲートに
接続された該当ワードラインが“ハイ”に活性化される
とき、該当ビットライン対の電位状態によるデータ
“１”あるいは“０”を貯蔵する。
ＷＬｉ、ＷＬｉ＋１、ＷＬｊ及びＷＬｊ＋１の活性化に
よって所定のレベルのデータをアクセスする多数のメモ
リセル１２を含むメモリセルアレイ５０，６２がビット
ライン対ＢＬｉ、ＢＬＢｉ、ＢＬｊ及びＢＬＢｊにそれ
ぞれ接続されている。前記メモリセル１２は、一つのＮ
ＭＯＳトランジスタ１０とストレージキャパシタ８とか
ら構成され、前記ＮＭＯＳトランジスタ１０のゲートに
接続された該当ワードラインが“ハイ”に活性化される
とき、該当ビットライン対の電位状態によるデータ
“１”あるいは“０”を貯蔵する。
【００１２】かつ、前記ビットラインＢＬｉとＢＬＢｉ
との間には等化回路５２が接続され、前記等化回路５２
は、前記ヒットライン対ＢＬｉ，ＢＬＢｉのそれぞれに
ソースが接続され、ドレインがビットラインプリチャー
ジ電圧ＶＢＬの入力されるＮＭＯＳトランジスタ１６，
１８と、前記ビットライン対ＢＬｉとＢＬＢｉとの間に
接続されたＮＭＯＳトランジスタ２０とから構成され
る。かつ、前記ＮＭＯＳトランジスタ１６，１８，２０
のゲートは等化信号φＥＱｉに接続される。前記のよう
に構成された等化回路５２は、ＮＭＯＳトランジスタ１
６，１８，２０のそれぞれのゲートに“ハイ”状態の等
化信号φＥＱｉの入力時に前記ビットライン対ＢＬｉ，
ＢＬＢｉをプリチャージ及び等化する。そして、前記他
のビットラインＢＬｊとＢＬＢｊとの間にも前記等化回
路５２と同じ構成を有し、他の等化信号φＥＱｉの入力
により動作する等化回路６０が接続されている。
との間には等化回路５２が接続され、前記等化回路５２
は、前記ヒットライン対ＢＬｉ，ＢＬＢｉのそれぞれに
ソースが接続され、ドレインがビットラインプリチャー
ジ電圧ＶＢＬの入力されるＮＭＯＳトランジスタ１６，
１８と、前記ビットライン対ＢＬｉとＢＬＢｉとの間に
接続されたＮＭＯＳトランジスタ２０とから構成され
る。かつ、前記ＮＭＯＳトランジスタ１６，１８，２０
のゲートは等化信号φＥＱｉに接続される。前記のよう
に構成された等化回路５２は、ＮＭＯＳトランジスタ１
６，１８，２０のそれぞれのゲートに“ハイ”状態の等
化信号φＥＱｉの入力時に前記ビットライン対ＢＬｉ，
ＢＬＢｉをプリチャージ及び等化する。そして、前記他
のビットラインＢＬｊとＢＬＢｊとの間にも前記等化回
路５２と同じ構成を有し、他の等化信号φＥＱｉの入力
により動作する等化回路６０が接続されている。
【００１３】センスアンプ５６が接続されているセンシ
ングビットライン対ＳＢＬ，ＳＢＬＢと前記ビットライ
ン対ＢＬｉ，ＢＬＢｉとの間にはビットライン分離ゲー
ト５４が接続され、前記センシングビットライン対ＳＢ
Ｌ，ＳＢＬＢと他のビットライン対ＢＬｊ，ＢＬＢｊと
の間には分離ゲート５８が接続されている。前記ビット
ライン分離ゲート５４，５８のそれぞれは一対のＮＭＯ
Ｓトランジスタ２２，２４より構成される。前記ビット
ライン分離ゲート５４，５８内のＮＭＯＳトランジスタ
２２，２４は論理“ハイ”状態のビットライン分離クロ
ックφＩＯＳｉ，φＩＯＳｊの入力によりそれぞれ“タ
ーンオン”されることにより、ビットライン対ＢＬｉ，
ＢＬＢｉとＢＬｊ，ＢＬＢｊが前記センシングビットラ
イン対ＳＢＬ，ＳＢＬＢにそれぞれ選択的に接続され
る。この際、前記ビットライン分離クロックφＩＯＳ
ｉ，φＩＯＳｊは同時に“ハイ”状態にならない。
ングビットライン対ＳＢＬ，ＳＢＬＢと前記ビットライ
ン対ＢＬｉ，ＢＬＢｉとの間にはビットライン分離ゲー
ト５４が接続され、前記センシングビットライン対ＳＢ
Ｌ，ＳＢＬＢと他のビットライン対ＢＬｊ，ＢＬＢｊと
の間には分離ゲート５８が接続されている。前記ビット
ライン分離ゲート５４，５８のそれぞれは一対のＮＭＯ
Ｓトランジスタ２２，２４より構成される。前記ビット
ライン分離ゲート５４，５８内のＮＭＯＳトランジスタ
２２，２４は論理“ハイ”状態のビットライン分離クロ
ックφＩＯＳｉ，φＩＯＳｊの入力によりそれぞれ“タ
ーンオン”されることにより、ビットライン対ＢＬｉ，
ＢＬＢｉとＢＬｊ，ＢＬＢｊが前記センシングビットラ
イン対ＳＢＬ，ＳＢＬＢにそれぞれ選択的に接続され
る。この際、前記ビットライン分離クロックφＩＯＳ
ｉ，φＩＯＳｊは同時に“ハイ”状態にならない。
【００１４】前記センシングビットライン対ＳＢＬとＳ
ＢＬＢとの間に接続されたセンスアンプ５６は、ＮＭＯ
Ｓトランジスタ２６，２８より構成されたＮ型のセンス
アンプとＰＭＯＳトランジスタ３２，３４より構成され
たＰ型のセンスアンプとを含む。前記Ｎ型のセンスアン
プ内のＮＭＯＳトランジスタ２６，２８のソースの共通
接続ノードＬＡＢは、論理“ハイ”のＮ型のセンスアン
プ制御信号ＬＡＮＧの入力により駆動されるＮＭＯＳト
ランジスタ３０のドレインに接続されており、前記ＮＭ
ＯＳトランジスタ３０のソースは接地電圧ＶＳＳに接続
されている。そして、Ｐ型のセンスアンプ内のＰＭＯＳ
トランジスタ３２，３４のソースの共通接続ノードＬＡ
は、論理“ロー”状態のＰ型のセンスアンプ制御信号Ｌ
ＡＰＧの入力により駆動されるＰＭＯＳトランジスタ３
６のドレインに接続されており、前記ＰＭＯＳトランジ
スタ３６のソースは電源電圧ＶＣＣに接続されている。
ＢＬＢとの間に接続されたセンスアンプ５６は、ＮＭＯ
Ｓトランジスタ２６，２８より構成されたＮ型のセンス
アンプとＰＭＯＳトランジスタ３２，３４より構成され
たＰ型のセンスアンプとを含む。前記Ｎ型のセンスアン
プ内のＮＭＯＳトランジスタ２６，２８のソースの共通
接続ノードＬＡＢは、論理“ハイ”のＮ型のセンスアン
プ制御信号ＬＡＮＧの入力により駆動されるＮＭＯＳト
ランジスタ３０のドレインに接続されており、前記ＮＭ
ＯＳトランジスタ３０のソースは接地電圧ＶＳＳに接続
されている。そして、Ｐ型のセンスアンプ内のＰＭＯＳ
トランジスタ３２，３４のソースの共通接続ノードＬＡ
は、論理“ロー”状態のＰ型のセンスアンプ制御信号Ｌ
ＡＰＧの入力により駆動されるＰＭＯＳトランジスタ３
６のドレインに接続されており、前記ＰＭＯＳトランジ
スタ３６のソースは電源電圧ＶＣＣに接続されている。
【００１５】前記Ｎ型のセンスアンプは、ＮＭＯＳトラ
ンジスタ３０の駆動によりノードＬＡＢに接地電圧ＶＳ
Ｓが供給されるときに動作して前記センシングビットラ
イン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅する。この
際、レベルの低い一つのセンシングビットラインの電位
を接地レベルにプルダウンしてセンシングビットライン
ＳＢＬとＳＢＬＢとのレベル差を増幅する。そして、Ｐ
型のセンスアンプはＰ型のセンスアンプ制御信号ＬＡＰ
Ｇの入力によりＰＭＯＳトランジスタ３６が駆動されて
ノードＬＡの電圧レベルが電源電圧ＶＣＣのレベルに遷
移されるとき、センシングビットライン対ＳＢＬ，ＳＢ
ＬＢの電位を感知・増幅すると共に、前記センシングビ
ットライン対ＳＢＬ，ＳＢＬＢに復元電圧を印加する。
前記センスアンプ５６により感知・増幅されたセンシン
グビットライン対ＳＢＬ，ＳＢＬＢの電位はコラム選択
ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢ
に伝送される。前記コラム選択ゲート３１，３５はコラ
ムアドレス信号をデコーディングするコラムデコーダの
出力、つまり、コラム選択線ＣＳＬの活性化により“タ
ーンオン”される。
ンジスタ３０の駆動によりノードＬＡＢに接地電圧ＶＳ
Ｓが供給されるときに動作して前記センシングビットラ
イン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅する。この
際、レベルの低い一つのセンシングビットラインの電位
を接地レベルにプルダウンしてセンシングビットライン
ＳＢＬとＳＢＬＢとのレベル差を増幅する。そして、Ｐ
型のセンスアンプはＰ型のセンスアンプ制御信号ＬＡＰ
Ｇの入力によりＰＭＯＳトランジスタ３６が駆動されて
ノードＬＡの電圧レベルが電源電圧ＶＣＣのレベルに遷
移されるとき、センシングビットライン対ＳＢＬ，ＳＢ
ＬＢの電位を感知・増幅すると共に、前記センシングビ
ットライン対ＳＢＬ，ＳＢＬＢに復元電圧を印加する。
前記センスアンプ５６により感知・増幅されたセンシン
グビットライン対ＳＢＬ，ＳＢＬＢの電位はコラム選択
ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢ
に伝送される。前記コラム選択ゲート３１，３５はコラ
ムアドレス信号をデコーディングするコラムデコーダの
出力、つまり、コラム選択線ＣＳＬの活性化により“タ
ーンオン”される。
【００１６】図２は図１の動作を簡略に説明するための
動作タイミング図である。
動作タイミング図である。
【００１７】まず、図２を参照して図１の動作を述べる
と次のとおりである。
と次のとおりである。
【００１８】図２のように等化信号φＥＱｉ，φＥＱｊ
が“ハイ”状態で入力されると、等化回路５２，６０は
各々のビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬ
Ｂｊの電位をヒットラインプリチャージ電圧ＶＢＬのレ
ベルにプリチャージすると共に、同一なレベルに等化す
る。このような状態において、ビットライン対ＢＬｉ，
ＢＬＢｉに接続されたメモリセルアレイ５０内のメモリ
セル１２に貯蔵されたデータを読出すために等化信号φ
ＥＱｉを“ロー”に遷移させると、等化回路５２はディ
スエーブル（ｄｉｓａｂｌｅ）される。すなわち、プリ
チャージ及び等化動作が止まる。このような状態でビッ
トライン分離クロックφＩＳＯｉとφＩＳＯｊが図２の
ように“ハイ”及び“ロー”に遷移されると、ビットラ
イン分離ゲート５４内のＮＭＯＳトランジスタ２２，２
４は“ターンオン”され、これにより、ビットライン対
ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，
ＳＢＬＢとが接続される。
が“ハイ”状態で入力されると、等化回路５２，６０は
各々のビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬ
Ｂｊの電位をヒットラインプリチャージ電圧ＶＢＬのレ
ベルにプリチャージすると共に、同一なレベルに等化す
る。このような状態において、ビットライン対ＢＬｉ，
ＢＬＢｉに接続されたメモリセルアレイ５０内のメモリ
セル１２に貯蔵されたデータを読出すために等化信号φ
ＥＱｉを“ロー”に遷移させると、等化回路５２はディ
スエーブル（ｄｉｓａｂｌｅ）される。すなわち、プリ
チャージ及び等化動作が止まる。このような状態でビッ
トライン分離クロックφＩＳＯｉとφＩＳＯｊが図２の
ように“ハイ”及び“ロー”に遷移されると、ビットラ
イン分離ゲート５４内のＮＭＯＳトランジスタ２２，２
４は“ターンオン”され、これにより、ビットライン対
ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，
ＳＢＬＢとが接続される。
【００１９】前記のような状態でワードラインＷＬｉが
図２のように“ハイ”状態に活性化されると、メモリセ
ル１２内のＮＭＯＳトランジスタ１０が“ターンオン”
される。前記ＮＭＯＳトランジスタ１０が“ターンオ
ン”されると、ストレージキャパシタ８に貯蔵されたデ
ータの電位が直ちにビットラインＢＬｉに伝えられるこ
とにより、前記ビットライン対ＢＬｉ，ＢＬＢｉの電位
は図２のように導出される。
図２のように“ハイ”状態に活性化されると、メモリセ
ル１２内のＮＭＯＳトランジスタ１０が“ターンオン”
される。前記ＮＭＯＳトランジスタ１０が“ターンオ
ン”されると、ストレージキャパシタ８に貯蔵されたデ
ータの電位が直ちにビットラインＢＬｉに伝えられるこ
とにより、前記ビットライン対ＢＬｉ，ＢＬＢｉの電位
は図２のように導出される。
【００２０】前記のようなビットライン対ＢＬｉ，ＢＬ
Ｂｉの電位か導出された状態において、Ｎ型のセンスア
ンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号Ｌ
ＡＰＧが図２のように“ハイ”と“ロー”に遷移される
と、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３６はそれぞれ“ターンオン”される。この際、ノード
ＬＡＢは接地電圧Ｖｓｓのレベルにドライブされ、ノー
ドＬＡは電源電圧Ｖｃｃのレベルにドライブされる。し
たがって、前記Ｎ型のセンスアンプとＰ型のセンスアン
プより構成されたセンスアンプ５６は、ビットライン分
離ゲート５４内のＮＭＯＳトランジスタ２２，２４を介
してセンシングビットライン対ＳＢＬ，ＳＢＬＢに導出
されたビットライン対ＢＬｉ，ＢＬＢｉの電位を、図２
のように感知・増幅する。図２のように感知・増幅され
たビットライン対ＢＬｉ，ＢＬＢｉの電位はコラム選択
ラインＣＳＬの活性化に応答して“ターンオン”される
コラム選択ゲート３１，３５を介して入出力ライン対Ｉ
Ｏ，ＩＯＢに伝送される。このように動作するセンスア
ンプ５６の電流駆動能力は上述したように半導体メモリ
装置の動作速度、半導体メモリ装置の動作電源電圧に極
めて密接に関係する。前記センスアンプ５６内のＮ型の
センスアンプの電流駆動能力は、半導体メモリ装置の動
作時、ＮＭＯＳトランジスタ２６，２８のトランスコン
ダクタンスＧｍにより下記の式１のように決められる。
Ｂｉの電位か導出された状態において、Ｎ型のセンスア
ンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号Ｌ
ＡＰＧが図２のように“ハイ”と“ロー”に遷移される
と、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ
３６はそれぞれ“ターンオン”される。この際、ノード
ＬＡＢは接地電圧Ｖｓｓのレベルにドライブされ、ノー
ドＬＡは電源電圧Ｖｃｃのレベルにドライブされる。し
たがって、前記Ｎ型のセンスアンプとＰ型のセンスアン
プより構成されたセンスアンプ５６は、ビットライン分
離ゲート５４内のＮＭＯＳトランジスタ２２，２４を介
してセンシングビットライン対ＳＢＬ，ＳＢＬＢに導出
されたビットライン対ＢＬｉ，ＢＬＢｉの電位を、図２
のように感知・増幅する。図２のように感知・増幅され
たビットライン対ＢＬｉ，ＢＬＢｉの電位はコラム選択
ラインＣＳＬの活性化に応答して“ターンオン”される
コラム選択ゲート３１，３５を介して入出力ライン対Ｉ
Ｏ，ＩＯＢに伝送される。このように動作するセンスア
ンプ５６の電流駆動能力は上述したように半導体メモリ
装置の動作速度、半導体メモリ装置の動作電源電圧に極
めて密接に関係する。前記センスアンプ５６内のＮ型の
センスアンプの電流駆動能力は、半導体メモリ装置の動
作時、ＮＭＯＳトランジスタ２６，２８のトランスコン
ダクタンスＧｍにより下記の式１のように決められる。
【００２１】
【数１】 前記式１におけるＷ及びＬはＮＭＯＳトランジスタの幅
及び長さであり、Ｃoxはゲート酸化膜によるキャパシタ
ンス、μnは電子の移動度、Ｖｃｃは電源電圧、ＶTHNは
ＮＭＯＳトランジスタのスレショルド電圧である。
及び長さであり、Ｃoxはゲート酸化膜によるキャパシタ
ンス、μnは電子の移動度、Ｖｃｃは電源電圧、ＶTHNは
ＮＭＯＳトランジスタのスレショルド電圧である。
【００２２】したがって、半導体メモリ装置の動作電源
電圧Ｖｃｃが１．５Ｖ、ＮＭＯＳトランジスタ２２，２
４のスレショルド電圧ＶTHNが約０．６５Ｖの場合、Ｎ
ＭＯＳトランジスタ２２，２４のトランスコンダクタン
スＧｍは、電源電圧Ｖｃｃが３．３Ｖである場合の約１
／１０に過ぎないため、メモリセルに充分な復元電圧を
供給できない問題が発生する。かつ、ビットラインプリ
チャージ電圧ＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）がほぼ
センスアンプ内のＭＯＳトランジスタのスレショルド電
圧ＶTHNであるとき、前記センスアンプ５６が動作しな
い問題が発生する。したがって、図１のような構造の半
導体メモリ装置においては、低電圧動作が制限される問
題が生ずる。
電圧Ｖｃｃが１．５Ｖ、ＮＭＯＳトランジスタ２２，２
４のスレショルド電圧ＶTHNが約０．６５Ｖの場合、Ｎ
ＭＯＳトランジスタ２２，２４のトランスコンダクタン
スＧｍは、電源電圧Ｖｃｃが３．３Ｖである場合の約１
／１０に過ぎないため、メモリセルに充分な復元電圧を
供給できない問題が発生する。かつ、ビットラインプリ
チャージ電圧ＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）がほぼ
センスアンプ内のＭＯＳトランジスタのスレショルド電
圧ＶTHNであるとき、前記センスアンプ５６が動作しな
い問題が発生する。したがって、図１のような構造の半
導体メモリ装置においては、低電圧動作が制限される問
題が生ずる。
【００２３】このようなセンスアンプの電流駆動能力の
問題を解決するための技術が日本国の“大石司”等によ
り提案された。前記“大石司”等により提案された技術
は米国で１９９４年４月に発行された“ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴ ＶＯＬ ２９， ＮＯ ４．”のページ４１２
〜４２０にかけて詳細に記載されている。ここでは、半
導体の基板上においてセンスアンプのウェルを周辺回路
のウェルとは相違するように作り出し、半導体メモリ装
置の動作時に前記センスアンプのウェルバイアスを周辺
回路のウェルバイアスより高としてボディー効果を低減
することにより、センスアンプのＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのスレショルド電圧を立下げ
てセンスアンプの電流駆動能力を向上させる技術が開示
されている。
問題を解決するための技術が日本国の“大石司”等によ
り提案された。前記“大石司”等により提案された技術
は米国で１９９４年４月に発行された“ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴ ＶＯＬ ２９， ＮＯ ４．”のページ４１２
〜４２０にかけて詳細に記載されている。ここでは、半
導体の基板上においてセンスアンプのウェルを周辺回路
のウェルとは相違するように作り出し、半導体メモリ装
置の動作時に前記センスアンプのウェルバイアスを周辺
回路のウェルバイアスより高としてボディー効果を低減
することにより、センスアンプのＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタのスレショルド電圧を立下げ
てセンスアンプの電流駆動能力を向上させる技術が開示
されている。
【００２４】しかしながら、前記“大石司”等により提
示された従来の方法は、センスアンプの位置する半導体
基板のウェルを周辺回路のウェルとは相違するように作
り出さなければならないので、チップの面積が増える問
題を引き起こす。かつ、Ｐ型のセンスアンプとＮ型のセ
ンスアンプを構成するＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのスレショルド電圧を工程上において正確
に制御すべきであり、これにより、チップの収率を高め
ることがごく困難である問題がある。
示された従来の方法は、センスアンプの位置する半導体
基板のウェルを周辺回路のウェルとは相違するように作
り出さなければならないので、チップの面積が増える問
題を引き起こす。かつ、Ｐ型のセンスアンプとＮ型のセ
ンスアンプを構成するＰＭＯＳトランジスタとＮＭＯＳ
トランジスタのスレショルド電圧を工程上において正確
に制御すべきであり、これにより、チップの収率を高め
ることがごく困難である問題がある。
【００２５】したがって、本発明ではウェルバイアスを
用いず、従来の半導体メモリ装置のデータセンシング回
路を改良して低電源電圧の動作電圧でもセンスアンプの
電流駆動能力を向上させようとする。
用いず、従来の半導体メモリ装置のデータセンシング回
路を改良して低電源電圧の動作電圧でもセンスアンプの
電流駆動能力を向上させようとする。
【００２６】以下、添付した図３及び図６を参照して本
発明による望ましい実施例を詳細に説明する。本発明の
実施例に関する図面において、上述した図面上の構成要
素と実質的に同一な機能を行う構成要素には上述した図
面上の参照符号及び参照番号を同じく付ける。
発明による望ましい実施例を詳細に説明する。本発明の
実施例に関する図面において、上述した図面上の構成要
素と実質的に同一な機能を行う構成要素には上述した図
面上の参照符号及び参照番号を同じく付ける。
【００２７】図３は発明による半導体メモリ装置のデー
タセンシング回路を示す詳細回路図である。
タセンシング回路を示す詳細回路図である。
【００２８】図３を参照すると、第１センシングビット
ラインＳＢＬと第２センシングビットラインＳＢＬＢの
それぞれに一側のノードが接続され、他側のノードに入
力される昇圧制御クロックφＢＳに応答して前記センシ
ングビットライン対ＳＢＬ，ＳＢＬＢの電位を昇圧する
昇圧用キャパシタ対Ｃが、図１の従来技術の回路にさら
に接続されている。
ラインＳＢＬと第２センシングビットラインＳＢＬＢの
それぞれに一側のノードが接続され、他側のノードに入
力される昇圧制御クロックφＢＳに応答して前記センシ
ングビットライン対ＳＢＬ，ＳＢＬＢの電位を昇圧する
昇圧用キャパシタ対Ｃが、図１の従来技術の回路にさら
に接続されている。
【００２９】図４は図３の動作を説明するための動作タ
イミング図である。
イミング図である。
【００３０】まず、図４の動作タイミング図を参照して
図３の動作を詳細に説明するために、ここではメモリセ
ルアレイ５０のメモリセル１２内のストレージキャパシ
タ８に貯蔵されたデータをセンシングする例を説明す
る。
図３の動作を詳細に説明するために、ここではメモリセ
ルアレイ５０のメモリセル１２内のストレージキャパシ
タ８に貯蔵されたデータをセンシングする例を説明す
る。
【００３１】図４に示したように、等化信号φＥＱｉと
φＥＱｊが“ハイ”状態として入力されると、等化回路
５２，６２の動作によりビットライン対ＢＬｉ，ＢＬＢ
ｉとＢＬｊ，ＢＬＢｊの各ビットラインは、電源電圧の
１／２（ＶＢＬ＝（１／２）・Ｖｃｃ）に設定されたビ
ットラインプリチャージ電圧ＶＢＬの電圧でプリチャー
ジされて同一なレベルに等化される。この際、ビットラ
イン分離クロックφＩＳＯｉとφＩＳＯｊが図４のよう
に初期に“ハイ”状態として入力されると、前記ビット
ライン対ＢＬｉ，ＢＬＢｉとＢＬｉ，ＢＬＢｊのビット
ラインプリチャージ電圧ＶＢＬがビットライン分離ゲー
ト５４，５８内のＮＭＯＳトランジスタ２２，２４のチ
ャンネルを介してセンシングビットライン対ＳＢＬ，Ｓ
ＢＬＢに伝えられる。したがって、前記センシングビッ
トライン対ＳＢＬ，ＳＢＬＢもそれぞれのビットライン
対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊと同一な電圧レ
ベルでプリチャージされて等化される。
φＥＱｊが“ハイ”状態として入力されると、等化回路
５２，６２の動作によりビットライン対ＢＬｉ，ＢＬＢ
ｉとＢＬｊ，ＢＬＢｊの各ビットラインは、電源電圧の
１／２（ＶＢＬ＝（１／２）・Ｖｃｃ）に設定されたビ
ットラインプリチャージ電圧ＶＢＬの電圧でプリチャー
ジされて同一なレベルに等化される。この際、ビットラ
イン分離クロックφＩＳＯｉとφＩＳＯｊが図４のよう
に初期に“ハイ”状態として入力されると、前記ビット
ライン対ＢＬｉ，ＢＬＢｉとＢＬｉ，ＢＬＢｊのビット
ラインプリチャージ電圧ＶＢＬがビットライン分離ゲー
ト５４，５８内のＮＭＯＳトランジスタ２２，２４のチ
ャンネルを介してセンシングビットライン対ＳＢＬ，Ｓ
ＢＬＢに伝えられる。したがって、前記センシングビッ
トライン対ＳＢＬ，ＳＢＬＢもそれぞれのビットライン
対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊと同一な電圧レ
ベルでプリチャージされて等化される。
【００３２】このような状態において、上述したように
メモリセルアレイ５０内のワードラインＷＬｉに接続さ
れたメモリセル１２のデータをアクセスするための制御
信号が半導体メモリ装置の外部から入力されると、ビッ
トライン分離クロックφＩＳＯｊが図４のように“ロ
ー”のレベルに遷移された後、等化信号φＥＱｉが図４
のように“ロー”に遷移される。このような動作により
ビットライン対ＢＬｊ，ＢＬＢｊは前記センシングヒッ
トライン対ＳＢＬ，ＳＢＬＢから分離され、ビットライ
ン対ＢＬｊ，ＢＬＢｊは浮遊状態に遷移される。
メモリセルアレイ５０内のワードラインＷＬｉに接続さ
れたメモリセル１２のデータをアクセスするための制御
信号が半導体メモリ装置の外部から入力されると、ビッ
トライン分離クロックφＩＳＯｊが図４のように“ロ
ー”のレベルに遷移された後、等化信号φＥＱｉが図４
のように“ロー”に遷移される。このような動作により
ビットライン対ＢＬｊ，ＢＬＢｊは前記センシングヒッ
トライン対ＳＢＬ，ＳＢＬＢから分離され、ビットライ
ン対ＢＬｊ，ＢＬＢｊは浮遊状態に遷移される。
【００３３】ワードラインＷＬｉが図４のように“ハ
イ”に遷移されて活性化されると、メモリセル１２内の
ＮＭＯＳトランジスタ１０が“ターンオン”される。前
記ＮＭＯＳトランジスタ１０が“ターンオン”される
と、ストレージキャパシタ８に貯蔵されたデータの電位
がビットラインＢＬｉに伝えられることにより、前記ビ
ットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライ
ン対ＳＢＬ，ＳＢＬＢの寄生キャパシタンスとの電荷分
配が行われて、図４のようにビットライン対ＢＬｉ，Ｂ
ＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの
電位差が導出される。この際、ワードラインＷＬｉが
“ハイ”状態に活性化されると、ワードラインＷＬｉと
ＢＬｉとの結合キャパシタンス、すなわち、ＮＭＯＳト
ランジスタ１０のゲートとドレインとのオーバーラップ
キャパシタンスがワードラインＷＬｉと相補ビットライ
ンＢＬＢｉとの結合キャパシタンスより大きいので、ビ
ットラインＢＬｉ側が相補ビットラインＢＬＢｉより雑
音を少なく受ける。このようなビットラインの雑音はセ
ンシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ接
続されたキャパシタＣにより雑音の影響ほど補償され
る。
イ”に遷移されて活性化されると、メモリセル１２内の
ＮＭＯＳトランジスタ１０が“ターンオン”される。前
記ＮＭＯＳトランジスタ１０が“ターンオン”される
と、ストレージキャパシタ８に貯蔵されたデータの電位
がビットラインＢＬｉに伝えられることにより、前記ビ
ットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライ
ン対ＳＢＬ，ＳＢＬＢの寄生キャパシタンスとの電荷分
配が行われて、図４のようにビットライン対ＢＬｉ，Ｂ
ＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの
電位差が導出される。この際、ワードラインＷＬｉが
“ハイ”状態に活性化されると、ワードラインＷＬｉと
ＢＬｉとの結合キャパシタンス、すなわち、ＮＭＯＳト
ランジスタ１０のゲートとドレインとのオーバーラップ
キャパシタンスがワードラインＷＬｉと相補ビットライ
ンＢＬＢｉとの結合キャパシタンスより大きいので、ビ
ットラインＢＬｉ側が相補ビットラインＢＬＢｉより雑
音を少なく受ける。このようなビットラインの雑音はセ
ンシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ接
続されたキャパシタＣにより雑音の影響ほど補償され
る。
【００３４】前記のような状態において、本発明による
ビットライン分離クロックφＩＳＯｉは、図４のように
“ロー”状態に遷移され、これに同期して昇圧制御クロ
ックφＢＳが“ハイ”状態に遷移される。このように前
記ビットライン分離クロックφＩＳＯｉを“ロー”に遷
移させることは、センシングビットラインＳＢＬとＳＢ
ＬＢに導出された各電位を容易に昇圧するためである。
前記ビットライン分離クロックφＩＳＯｉが“ロー”に
なると、ビットライン分離ゲート５４内のＮＭＯＳトラ
ンジスタ２２，２４が“ターンオフ”されてビットライ
ン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢ
Ｌ，ＳＢＬＢとの連結が分離される。
ビットライン分離クロックφＩＳＯｉは、図４のように
“ロー”状態に遷移され、これに同期して昇圧制御クロ
ックφＢＳが“ハイ”状態に遷移される。このように前
記ビットライン分離クロックφＩＳＯｉを“ロー”に遷
移させることは、センシングビットラインＳＢＬとＳＢ
ＬＢに導出された各電位を容易に昇圧するためである。
前記ビットライン分離クロックφＩＳＯｉが“ロー”に
なると、ビットライン分離ゲート５４内のＮＭＯＳトラ
ンジスタ２２，２４が“ターンオフ”されてビットライ
ン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢ
Ｌ，ＳＢＬＢとの連結が分離される。
【００３５】一方、前記センシングビットライン対ＳＢ
Ｌ，ＳＢＬＢの各々に一側の入力ノードが接続されたキ
ャパシタＣの他側の入力ノードに入力され、前記図４の
ように“ハイ”状態に遷移される昇圧制御クロックφＢ
Ｓに応答して前記センシングビットラインＳＢＬ及びＳ
ＢＬＢの電圧を図４のように昇圧する。前記センシング
ビットラインＳＢＬ及びＳＢＬＢの各昇圧電圧をＳＢＶ
とすると、これは下記の式２のようになる。
Ｌ，ＳＢＬＢの各々に一側の入力ノードが接続されたキ
ャパシタＣの他側の入力ノードに入力され、前記図４の
ように“ハイ”状態に遷移される昇圧制御クロックφＢ
Ｓに応答して前記センシングビットラインＳＢＬ及びＳ
ＢＬＢの電圧を図４のように昇圧する。前記センシング
ビットラインＳＢＬ及びＳＢＬＢの各昇圧電圧をＳＢＶ
とすると、これは下記の式２のようになる。
【００３６】
【数２】 但し、前記式２のＣBLはビットラインＢＬｉ、ＢＬＢｉ
の寄生キャパシタンスであり、Ｃは各ビットラインＢＬ
ｉ、ＢＬＢｉに接続されたキャパシタである。前記のよ
うにセンシングビットライン対ＳＢＬ，ＳＢＬＢの導出
電位を式２のように昇圧した状態でセンスアンプ５６を
動作させることにより、前記センスアンプ５６のトラン
スコンダクタンスＧｍの増加比をＧｍｉとすると、これ
は下記の式３のように向上される。すなわち、センスア
ンプ５６の電流駆動能力が良好になる。
の寄生キャパシタンスであり、Ｃは各ビットラインＢＬ
ｉ、ＢＬＢｉに接続されたキャパシタである。前記のよ
うにセンシングビットライン対ＳＢＬ，ＳＢＬＢの導出
電位を式２のように昇圧した状態でセンスアンプ５６を
動作させることにより、前記センスアンプ５６のトラン
スコンダクタンスＧｍの増加比をＧｍｉとすると、これ
は下記の式３のように向上される。すなわち、センスア
ンプ５６の電流駆動能力が良好になる。
【００３７】
【数３】 前記式３において、ＣBLはビットラインＢＬｉ，ＢＬＢ
ｉの寄生キャパシタンスであり、Ｃは各ビットラインＢ
Ｌｉ，ＢＬＢｉに接続されたキャパシタであり、Ｖｃｃ
は電源電圧、ＶTHNはＮＭＯＳトランジスタのスレショ
ルド電圧である。
ｉの寄生キャパシタンスであり、Ｃは各ビットラインＢ
Ｌｉ，ＢＬＢｉに接続されたキャパシタであり、Ｖｃｃ
は電源電圧、ＶTHNはＮＭＯＳトランジスタのスレショ
ルド電圧である。
【００３８】この際、前記センシングビットライン対Ｓ
ＢＬ，ＳＢＬＢの昇圧電圧はセンスアンプ５６内のＮ型
のセンスアンプを構成するＮＭＯＳトランジスタ２６，
２８のスレショルド電圧ＶTHNより低い。上述したよう
に、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位
が昇圧された状態で、Ｎ型のセンスアンプ制御信号ＬＡ
ＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧがそれぞれ
“ハイ”と“ロー”に遷移されると、Ｎ型のセンスアン
プのノードＬＡＢとＰ型のセンスアンプのノードＬＡへ
はそれぞれ接地電圧ＶＳＳと電源電圧ＶＣＣが供給され
る。したがって、前記センスアンプ５６は、図４のよう
に昇圧されたセンシングビットラインＳＢＬ，ＳＢＬＢ
の電位差を図４のように充分に導出する。
ＢＬ，ＳＢＬＢの昇圧電圧はセンスアンプ５６内のＮ型
のセンスアンプを構成するＮＭＯＳトランジスタ２６，
２８のスレショルド電圧ＶTHNより低い。上述したよう
に、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位
が昇圧された状態で、Ｎ型のセンスアンプ制御信号ＬＡ
ＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧがそれぞれ
“ハイ”と“ロー”に遷移されると、Ｎ型のセンスアン
プのノードＬＡＢとＰ型のセンスアンプのノードＬＡへ
はそれぞれ接地電圧ＶＳＳと電源電圧ＶＣＣが供給され
る。したがって、前記センスアンプ５６は、図４のよう
に昇圧されたセンシングビットラインＳＢＬ，ＳＢＬＢ
の電位差を図４のように充分に導出する。
【００３９】このように、センシングビットライン対Ｓ
ＢＬ，ＳＢＬＢの電位差が充分に導出された後、ビット
ライン分離クロックφＩＳＯｉは電源電圧Ｖｃｃより高
い昇圧電圧Ｖｐｐのレベルを有する“ハイ”信号に遷移
される。この際、ビットライン分離ゲート５４内のＮＭ
ＯＳトランジスタ２２，２４は前記昇圧電圧Ｖｐｐのレ
ベルに上昇されたビットライン分離クロックφＩＳＯｉ
の入力にそれぞれ応答して“ターンオン”されることに
より、電源電圧Ｖｃｃのレベルに充分に導出されたセン
シングビットライン対ＳＢＬ，ＳＢＬＢの電圧の大部分
がビットライン対ＢＬｉ，ＢＬＢｉに伝えられる。した
がって、本発明は、ビットライン対ＢＬｉ，ＢＬＢｉか
らセンシングビットライン対ＳＢＬ，ＳＢＬＢを分離し
た状態で、上述した式２のようにセンシングビットライ
ンＳＢＬ，ＳＢＬＢの電圧を昇圧させた後、センスアン
プ５６を動作させることにより、センスアンプ５６のト
ランスコンダクタンスを式３のように増やして電流駆動
能力を向上させることができる。
ＢＬ，ＳＢＬＢの電位差が充分に導出された後、ビット
ライン分離クロックφＩＳＯｉは電源電圧Ｖｃｃより高
い昇圧電圧Ｖｐｐのレベルを有する“ハイ”信号に遷移
される。この際、ビットライン分離ゲート５４内のＮＭ
ＯＳトランジスタ２２，２４は前記昇圧電圧Ｖｐｐのレ
ベルに上昇されたビットライン分離クロックφＩＳＯｉ
の入力にそれぞれ応答して“ターンオン”されることに
より、電源電圧Ｖｃｃのレベルに充分に導出されたセン
シングビットライン対ＳＢＬ，ＳＢＬＢの電圧の大部分
がビットライン対ＢＬｉ，ＢＬＢｉに伝えられる。した
がって、本発明は、ビットライン対ＢＬｉ，ＢＬＢｉか
らセンシングビットライン対ＳＢＬ，ＳＢＬＢを分離し
た状態で、上述した式２のようにセンシングビットライ
ンＳＢＬ，ＳＢＬＢの電圧を昇圧させた後、センスアン
プ５６を動作させることにより、センスアンプ５６のト
ランスコンダクタンスを式３のように増やして電流駆動
能力を向上させることができる。
【００４０】例えば、半導体メモリ装置の動作電源電圧
ＶＣＣが１．５Ｖ、センスアンプ５６内のＮＭＯＳトラ
ンジスタのスレショルド電圧ＶTHNが０．６５Ｖである
とき、本発明によるセンスアンプのトランスコンダクタ
ンスＧｍの増加比Ｇｍｉを前記式３に基づいて計算する
と、下記の式４のように約４倍程度に増える。
ＶＣＣが１．５Ｖ、センスアンプ５６内のＮＭＯＳトラ
ンジスタのスレショルド電圧ＶTHNが０．６５Ｖである
とき、本発明によるセンスアンプのトランスコンダクタ
ンスＧｍの増加比Ｇｍｉを前記式３に基づいて計算する
と、下記の式４のように約４倍程度に増える。
【００４１】
【数４】 但し、前記式４はビットライン寄生キャパシタンスＣBL
をキャパシタＣの１／４値に仮定して計算してものであ
る。Ｃは各ビットラインＢＬｉ，ＢＬＢｉに接続された
キャパシタである。
をキャパシタＣの１／４値に仮定して計算してものであ
る。Ｃは各ビットラインＢＬｉ，ＢＬＢｉに接続された
キャパシタである。
【００４２】かつ、本発明においては、センシングビッ
トライン対ＳＢＬ，ＳＢＬＢの電圧をセンスアンプ５６
が動作する前に所定のレベルの電圧に昇圧することによ
り、ビットラインプリチャージＶＢＬ（ＶＢＬ＝１／２
・Ｖｃｃ）≒ＶTHNの場合にも前記センスアンプ５６は
正常的に動作する。
トライン対ＳＢＬ，ＳＢＬＢの電圧をセンスアンプ５６
が動作する前に所定のレベルの電圧に昇圧することによ
り、ビットラインプリチャージＶＢＬ（ＶＢＬ＝１／２
・Ｖｃｃ）≒ＶTHNの場合にも前記センスアンプ５６は
正常的に動作する。
【００４３】したがって、図３のような構成を有する回
路は、センシングビットライン対ＳＢＬ，ＳＢＬＢにそ
れぞれ昇圧用キャパシタＣを接続し、これを適当な時期
に制御してセンシングビットライン対ＳＢＬ，ＳＢＬＢ
の電圧を昇圧し、ワードラインとビットラインとのアン
バランスを補償することにより、センスアンプの電流駆
動能力を向上させ得る。
路は、センシングビットライン対ＳＢＬ，ＳＢＬＢにそ
れぞれ昇圧用キャパシタＣを接続し、これを適当な時期
に制御してセンシングビットライン対ＳＢＬ，ＳＢＬＢ
の電圧を昇圧し、ワードラインとビットラインとのアン
バランスを補償することにより、センスアンプの電流駆
動能力を向上させ得る。
【００４４】前記実施例の動作の説明においては、ビッ
トラインＢＬｉに接続されたメモリセルをアクセスする
場合を説明したが、相補ビットラインＢＬＢｉに接続さ
れたメモリセルをアクセスする場合も同じく動作する。
トラインＢＬｉに接続されたメモリセルをアクセスする
場合を説明したが、相補ビットラインＢＬＢｉに接続さ
れたメモリセルをアクセスする場合も同じく動作する。
【００４５】図５は本発明によるビットライン分離ゲー
ト制御回路の回路図であり、ここには、図３のビットラ
イン分離制御クロックφＩＳＯｉ，φＩＳＯｊを発生す
る構成が示されている。この回路の構成を用いてビット
ライン分離制御クロックφＩＳＯｉ及びφＩＳＯｊをそ
れぞれ発生させるためには、二つの回路を必要とする。
図５における括弧内の符号は他の回路があるとき、該当
構成素子に入力及び出力される信号の状態を定義する。
ト制御回路の回路図であり、ここには、図３のビットラ
イン分離制御クロックφＩＳＯｉ，φＩＳＯｊを発生す
る構成が示されている。この回路の構成を用いてビット
ライン分離制御クロックφＩＳＯｉ及びφＩＳＯｊをそ
れぞれ発生させるためには、二つの回路を必要とする。
図５における括弧内の符号は他の回路があるとき、該当
構成素子に入力及び出力される信号の状態を定義する。
【００４６】図６は図５の構成による動作タイミング図
である。
である。
【００４７】図６のタイミング図を参照して図５の動作
を説明する。下記ではビットライン分離クロックφＩＳ
Ｏｉを活性化させ、φＩＳＯｊをディスエーブルさせる
場合の一例を説明する。
を説明する。下記ではビットライン分離クロックφＩＳ
Ｏｉを活性化させ、φＩＳＯｊをディスエーブルさせる
場合の一例を説明する。
【００４８】ブロック選択信号φＢＬＳｉｄｂが“ハ
イ”に入力される状態において、ブロック選択信号φＢ
ＬＳｉｂが図６のように“ロー”に遷移されると、ビッ
トライン分離クロックφＩＳＯｊが先にディスエーブル
される。前記のような状態において、ブロック選択信号
φＢＬＳｉｂｐが“ロー”に遷移されると、ＮＡＮＤゲ
ートの出力ノードのレベルが昇圧電圧ＶＰＰのレベルに
遷移される。したがって、電源電圧ＶＣＣと接地との間
に各チャンネルが直列に接続されたＰＭＯＳトランジス
タＭＰ１及び、ＮＭＯＳトランジスタＭＮ１，ＭＮ２は
それぞれ“ターンオフ、ターンオン、ターンオン”され
て、電源電圧ＶＣＣのレベルに保持された前記ビットラ
イン分離クロックφＩＳＯｉは、図６のように“ロー”
のレベルに遷移される。このような状態で、ブロック選
択信号φＢＬＳｉｄｂが図６のように“ロー”になる
と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はそれぞれ
“ターンオン”，“ターンオフ”されてビットライン分
離クロックφＩＳＯｉが昇圧電圧ＶＰＰのレベルに出力
される。
イ”に入力される状態において、ブロック選択信号φＢ
ＬＳｉｂが図６のように“ロー”に遷移されると、ビッ
トライン分離クロックφＩＳＯｊが先にディスエーブル
される。前記のような状態において、ブロック選択信号
φＢＬＳｉｂｐが“ロー”に遷移されると、ＮＡＮＤゲ
ートの出力ノードのレベルが昇圧電圧ＶＰＰのレベルに
遷移される。したがって、電源電圧ＶＣＣと接地との間
に各チャンネルが直列に接続されたＰＭＯＳトランジス
タＭＰ１及び、ＮＭＯＳトランジスタＭＮ１，ＭＮ２は
それぞれ“ターンオフ、ターンオン、ターンオン”され
て、電源電圧ＶＣＣのレベルに保持された前記ビットラ
イン分離クロックφＩＳＯｉは、図６のように“ロー”
のレベルに遷移される。このような状態で、ブロック選
択信号φＢＬＳｉｄｂが図６のように“ロー”になる
と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はそれぞれ
“ターンオン”，“ターンオフ”されてビットライン分
離クロックφＩＳＯｉが昇圧電圧ＶＰＰのレベルに出力
される。
【００４９】前記のように動作するビットライン分離ゲ
ートの制御回路はブロック選択信号の入力状態により、
図６に示したように電源電圧ＶＣＣレベルの信号、接地
電圧ＶＳＳレベルの信号及び昇圧電圧ＶＰＰレベルの信
号を選択的に発生して図３に示したビットライン分離ゲ
ート５４，５８を駆動する。
ートの制御回路はブロック選択信号の入力状態により、
図６に示したように電源電圧ＶＣＣレベルの信号、接地
電圧ＶＳＳレベルの信号及び昇圧電圧ＶＰＰレベルの信
号を選択的に発生して図３に示したビットライン分離ゲ
ート５４，５８を駆動する。
【００５０】
【発明の効果】上述したように、本発明は、センシング
ビットラインに電荷分配された電圧を昇圧した後、感知
・増幅することにより、ごく低いレベルの動作電源電圧
により動作するセンスアンプの電流駆動能力を向上させ
ることができる。かつ、ビットラインとワードラインと
のキャパシタンスの差によるアンバランスを補償するこ
とにより、雑音からの影響を低減する。
ビットラインに電荷分配された電圧を昇圧した後、感知
・増幅することにより、ごく低いレベルの動作電源電圧
により動作するセンスアンプの電流駆動能力を向上させ
ることができる。かつ、ビットラインとワードラインと
のキャパシタンスの差によるアンバランスを補償するこ
とにより、雑音からの影響を低減する。
【図１】 半導体メモリ装置における従来のデータセン
シング回路を示す詳細回路図である。
シング回路を示す詳細回路図である。
【図２】 図１の従来のデータセンシング回路のセンシ
ング動作タイミング図である。
ング動作タイミング図である。
【図３】 半導体メモリ装置における本発明によるデー
タセンシング回路を示す詳細回路図である。
タセンシング回路を示す詳細回路図である。
【図４】 図３の本発明によるデータセンシング回路の
センシング動作タイミング図である。
センシング動作タイミング図である。
【図５】 本発明によるビットライン分離ゲート制御回
路を示す回路図である。
路を示す回路図である。
【図６】 図５の本発明によるビットライン分離ゲート
制御回路の動作タイミング図である。
制御回路の動作タイミング図である。
１０ ＮＭＯＳトランジスタ １６，１８，２０ ＮＭＯＳトランジスタ ２２，２４ ＮＭＯＳトランジスタ ２６，２８ ＮＭＯＳトランジスタ ３０ ＮＭＯＳトランジスタ ３２，３４ ＰＭＯＳトランジスタ ３１，３５ コラム選択ゲート ３６ ＰＭＯＳトランジスタ ５０，６２ メモリセルアレイ ５２ 等化回路 ５４，５８ ビットライン分離ゲート ５６ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沈 載勳 大韓民国 京畿道 軍浦市 宮内洞 319 番地 白頭漢陽アパート 987棟 1302號
Claims (10)
- 【請求項１】 ビットライン対と、 センシングビットライン対と、 ビットライン分離クロックが第１電圧レベルを有すると
き、前記ビットライン対と前記センシングビットライン
対とを連結するスイッチング手段と、 前記ビットライン対のうち少なくとも一つに接続され、
該当ワードラインが活性化されると、貯蔵されたデータ
の電荷を前記ビットライン対と共有する多数のメモリセ
ルと、 前記センシングビットライン対の各々に接続され、前記
ビットライン分離クロックが第２電圧レベルを有すると
きに活性化される昇圧制御クロックに応答して前記セン
シングビットライン対をそれぞれ所定のレベルの電位に
昇圧する昇圧手段と、 前記センシングビットライン対の間に接続され、センス
アンプ制御信号に応答して前記昇圧されたセンシングビ
ットライン対の電位差を感知・増幅し、これを復元電圧
として前記ビットライン対に伝送するセンスアンプ手段
とを含むことを特徴とする半導体メモリ装置のデータセ
ンシング回路。 - 【請求項２】 前記昇圧手段は、前記センシングビット
ライン対の各々に一側のノードが接続され、他側の入力
ノードに入力される前記昇圧制御クロックに応答して前
記センシングビットライン対の各電圧を昇圧するキャパ
シタ対であることを特徴とする請求項１に記載の半導体
メモリ装置のデータセンシング回路。 - 【請求項３】 前記スイッチング手段は、前記ビットラ
イン対と前記センシングビットライン対との間にソース
とドレインがそれぞれ接続され、ゲートに接続された前
記ビットライン分離クロックの電圧レベルに応じてスイ
ッチングするＮＭＯＳトランジスタ対から構成されるこ
とを特徴とする請求項１に記載の半導体メモリ装置のデ
ータセンシング回路。 - 【請求項４】 前記ビットライン分離クロックは、前記
昇圧制御クロックが発生したのち、前記第１電圧レベル
より高い第３電圧レベルで前記スイッチング手段を駆動
して前記センシングビットライン対の復元電圧を前記ビ
ットライン対に伝送することを特徴とする請求項１に記
載の半導体メモリ装置のデータセンシング回路。 - 【請求項５】 前記スイッチング手段の前記ビットライ
ン分離クロックは所定の制御回路により発生し、 前記制御回路は、前記昇圧電圧を電源電圧として所定の
第１，第２及び第３制御信号を入力として論理演算を行
う論理手段と、 前記論理手段の出力に応答して電源電圧を前記ビットラ
イン分離クロックの前記第１電圧レベルとして出力する
第１プルアップ手段と、 前記第３制御信号に応答して前記電源電圧より高い昇圧
電圧を前記ビットライン分離クロックの前記第３電圧レ
ベルとして出力する第２プルアップ手段と、 前記論理手段の出力及び前記第３制御信号に応答して接
地電圧を前記ビットライン分離クロックの第２電圧レベ
ルとして出力するプルダウン手段とを含むことを特徴と
する請求項１または請求項４に記載の半導体メモリ装置
のデータセンシング回路。 - 【請求項６】 前記ビットライン対の間に接続され、等
化制御信号に応答して前記ビットライン対を所定のレベ
ルの電圧にプリチャージ及び等化する等化手段をさらに
含むことを特徴とする請求項１に記載の半導体メモリ装
置のデータセンシング回路。 - 【請求項７】 センシングビットライン対と、 ビットライン対のうち少なくとも一つのビットラインに
接続され、該当ワードラインが活性化されるときに貯蔵
されたデータの電荷を前記ビットライン対と共有する多
数のメモリセルに接続された第１，第２ビットライン対
と、 前記第１ビットライン対と前記センシングビットライン
対との間に接続され、第１ビットライン分離クロックが
第１電圧レベルを有するとき、前記第１ビットライン対
と前記センシングビットライン対とを連結する第１スイ
ッチング手段と、 前記第２ビットライン対と前記センシングビットライン
対との間に接続され、第２ビットライン分離クロックが
第１電圧レベルを有するとき、前記第２ビットライン対
と前記センシングビットライン対とを連結する第２スイ
ッチング手段と、 前記センシングビットライン対にそれぞれ接続され、前
記第１，第２ビットライン分離クロックが第２電圧のレ
ベルを有するときに活性化される昇圧制御クロックに応
答して前記センシングビットライン対をそれぞれ所定の
レベルの電位に昇圧する昇圧手段と、 前記センシングビットライン対の間に接続され、センス
アンプ制御信号に応答して前記昇圧されたセンシングビ
ットライン対の電位差を感知・増幅し、これを復元電圧
として前記ビットライン対に伝送するセンスアンプ手段
とを含むことを特徴とする半導体メモリ装置のデータセ
ンシング回路。 - 【請求項８】 前記昇圧手段は、前記センシングビット
ライン対の各々に一側のノードが接続され、他側の入力
ノードに入力される昇圧制御クロックに応答して前記セ
ンシングビットライン対の各電圧を昇圧するキャパシタ
対から構成されることを特徴とする請求項７に記載の半
導体メモリ装置のデータセンシング回路。 - 【請求項９】 前記第１，第２ビットライン分離クロッ
クは、前記昇圧制御クロックが発生した後、前記第１電
圧レベルより高い第３電圧レベルで前記第１，第２スイ
ッチング手段を駆動して前記センシングビットライン対
の復元電圧を前記第１，第２ビットライン対にそれぞれ
伝送することを特徴とする請求項７に記載の半導体メモ
リ装置のデータセンシング回路。 - 【請求項１０】 前記第１，第２ビットライン分離クロ
ックはそれぞれ前記第１，第２スイッチング手段の制御
回路により発生し、 前記各制御回路は、前記昇圧電圧を電源電圧として第
１、第２及び第３制御信号を入力として論理演算を行う
論理手段と、 前記論理手段の出力に応答して電源電圧を前記ビットラ
イン分離クロックの前記第１電圧レベルとして出力する
第１プルアップ手段と、 前記第３制御信号に応答して前記電源電圧より高い昇圧
電圧を前記ビットライン分離クロックの前記第３電圧レ
ベルとして出力する第２プルアップ手段と、 前記論理手段の出力及び前記第３制御信号に応答して接
地電圧を前記ビットライン分離クロックの第２電圧レベ
ルとして出力するプルダウン手段とを含むことを特徴と
する請求項７に記載の半導体メモリ装置のデータセンシ
ング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950026185A KR0177776B1 (ko) | 1995-08-23 | 1995-08-23 | 고집적 반도체 메모리 장치의 데이타 센싱회로 |
| KR1995-P-26185 | 1995-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171687A true JPH09171687A (ja) | 1997-06-30 |
| JP3802952B2 JP3802952B2 (ja) | 2006-08-02 |
Family
ID=19424267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22156696A Expired - Fee Related JP3802952B2 (ja) | 1995-08-23 | 1996-08-22 | 半導体メモリ装置のデータセンシング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5701268A (ja) |
| JP (1) | JP3802952B2 (ja) |
| KR (1) | KR0177776B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
| KR20210149194A (ko) * | 2017-05-09 | 2021-12-08 | 마이크론 테크놀로지, 인크. | 감지 증폭기 신호 부스트 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100207497B1 (ko) * | 1996-08-30 | 1999-07-15 | 윤종용 | 반도체장치의 신호 발생회로 |
| JP3130807B2 (ja) * | 1996-10-29 | 2001-01-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| US5877993A (en) * | 1997-05-13 | 1999-03-02 | Micron Technology, Inc. | Memory circuit voltage regulator |
| US5835433A (en) * | 1997-06-09 | 1998-11-10 | Micron Technology, Inc. | Floating isolation gate from DRAM sensing |
| KR100224702B1 (ko) * | 1997-06-17 | 1999-10-15 | 윤종용 | 기준 셀 커패시터로 선형 커패시터를 사용하는 강유전체 메모리소자, 그에 저장된 정보를 읽는 방법 및 그 제조방법 |
| CA2217359C (en) * | 1997-09-30 | 2005-04-12 | Mosaid Technologies Incorporated | Method for multilevel dram sensing |
| US5903502A (en) * | 1997-11-25 | 1999-05-11 | Micron Technology, Inc. | Variable equilibrate voltage circuit for paired digit lines |
| KR100261219B1 (ko) * | 1997-12-08 | 2000-07-01 | 윤종용 | 격리게이트들이 독립적으로 동작되는 반도체 메모리장치 |
| US6205076B1 (en) * | 1998-03-27 | 2001-03-20 | Fujitsu Limited | Destructive read type memory circuit, restoring circuit for the same and sense amplifier |
| KR100305031B1 (ko) * | 1998-05-30 | 2001-11-22 | 윤종용 | 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃 |
| US6033945A (en) * | 1998-06-03 | 2000-03-07 | G-Link Technology | Multiple equilibration circuits for a single bit line |
| KR100284742B1 (ko) | 1998-12-28 | 2001-04-02 | 윤종용 | 입출력 센스앰프의 개수가 최소화된 메모리장치 |
| KR100390983B1 (ko) * | 1999-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 제어방법 |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2001283592A (ja) * | 2000-03-30 | 2001-10-12 | Nec Corp | 半導体記憶装置およびその駆動方法 |
| FR2810782B1 (fr) * | 2000-06-26 | 2002-10-04 | St Microelectronics Sa | Procede de commande d'un acces en lesture d'une memoire vive dynamique et memoire correspondante |
| KR100413065B1 (ko) * | 2001-01-04 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| JP4149170B2 (ja) * | 2002-01-22 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6795361B2 (en) * | 2002-05-06 | 2004-09-21 | Micron Technology, Inc. | Low power consumption memory device having row-to-column short |
| US6862208B2 (en) * | 2003-04-11 | 2005-03-01 | Freescale Semiconductor, Inc. | Memory device with sense amplifier and self-timed latch |
| DE10322544B3 (de) * | 2003-05-20 | 2004-08-26 | Infineon Technologies Ag | DRAM-Speicherschaltung |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| US7313041B1 (en) | 2003-06-23 | 2007-12-25 | Cypress Semiconductor Corporation | Sense amplifier circuit and method |
| JP4304697B2 (ja) * | 2003-07-30 | 2009-07-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック半導体記憶装置及びその動作方法 |
| KR100558571B1 (ko) * | 2004-03-03 | 2006-03-13 | 삼성전자주식회사 | 반도체 메모리 장치의 전류 센스앰프 회로 |
| US7616513B1 (en) | 2004-10-29 | 2009-11-10 | Cypress Semiconductor Corporation | Memory device, current sense amplifier, and method of operating the same |
| US7956641B1 (en) | 2005-04-28 | 2011-06-07 | Cypress Semiconductor Corporation | Low voltage interface circuit |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| KR20090119143A (ko) * | 2008-05-15 | 2009-11-19 | 삼성전자주식회사 | 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 |
| KR101068340B1 (ko) * | 2010-05-28 | 2011-09-28 | 주식회사 하이닉스반도체 | 집적 회로 및 반도체 메모리 장치 |
| KR102072407B1 (ko) * | 2013-05-03 | 2020-02-03 | 삼성전자 주식회사 | 메모리 장치 및 그 구동 방법 |
| US9275702B2 (en) * | 2013-11-29 | 2016-03-01 | The Regents Of The University Of Michigan | Memory circuitry including read voltage boost |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| KR20160119490A (ko) * | 2015-04-06 | 2016-10-14 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR102507170B1 (ko) * | 2016-02-29 | 2023-03-09 | 에스케이하이닉스 주식회사 | 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로 |
| US11495284B2 (en) | 2020-07-17 | 2022-11-08 | Samsung Electronics Co., Ltd. | Memory device including bitline sense amplifier and operating method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114190A (ja) * | 1985-11-13 | 1987-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0271718B1 (de) * | 1986-11-18 | 1992-03-04 | Siemens Aktiengesellschaft | Digitalverstärkeranordnung in integrierten Schaltungen |
-
1995
- 1995-08-23 KR KR1019950026185A patent/KR0177776B1/ko not_active IP Right Cessation
-
1996
- 1996-08-22 JP JP22156696A patent/JP3802952B2/ja not_active Expired - Fee Related
- 1996-08-23 US US08/701,892 patent/US5701268A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
| US8767496B2 (en) | 2002-08-29 | 2014-07-01 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling device |
| US9633714B2 (en) | 2002-08-29 | 2017-04-25 | Micron Technology, Inc. | Methods for bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling devices |
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
| KR20210149194A (ko) * | 2017-05-09 | 2021-12-08 | 마이크론 테크놀로지, 인크. | 감지 증폭기 신호 부스트 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0177776B1 (ko) | 1999-04-15 |
| US5701268A (en) | 1997-12-23 |
| JP3802952B2 (ja) | 2006-08-02 |
| KR970012737A (ko) | 1997-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3802952B2 (ja) | 半導体メモリ装置のデータセンシング回路 | |
| US6067256A (en) | Static semiconductor memory device operating at high speed under lower power supply voltage | |
| US5228106A (en) | Track-and-regenerate amplifiers and memories using such amplifiers | |
| JP2001291389A (ja) | 半導体集積回路 | |
| JPH04370596A (ja) | 高速センシング動作を実行するセンスアンプ | |
| JPH0762955B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
| USRE45036E1 (en) | Semiconductor memory device | |
| JP2729423B2 (ja) | 半導体記憶装置 | |
| US5416371A (en) | Sense system for dynamic random access memory | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| US6049493A (en) | Semiconductor memory device having a precharge device | |
| JPH08147965A (ja) | 半導体記憶装置 | |
| JP2008059676A (ja) | 半導体記憶装置、およびデータ読み出し方法 | |
| US6292417B1 (en) | Memory device with reduced bit line pre-charge voltage | |
| US20030174533A1 (en) | Dynamic random access memory (DRAM) and method of operating the same | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| US5757707A (en) | Semiconductor memory device | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| JP4865121B2 (ja) | 少なくとも一つのメモリーセルにカップリングされたシングルビットラインを有する強誘電体メモリ素子 | |
| JP4406527B2 (ja) | 半導体集積回路装置 | |
| US6917535B2 (en) | Column select circuit of ferroelectric memory | |
| JP2995230B2 (ja) | ビットライン感知増幅器及びその制御方法 | |
| JP3445477B2 (ja) | 半導体記憶装置 | |
| KR100291747B1 (ko) | 프리차지 등화 회로 | |
| JP4338045B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050610 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060331 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060501 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |