KR20160069147A - 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

데이터 감지 증폭기는 메모리 셀이 선택되면 전위차가 발생하는 제1 및 제2외부노드; 상기 제1 및 제2외부노드의 전위차에 응답하여 상기 제1 및 제2노드의 전위차를 발생 및 증폭시키는 증폭부; 및 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2외부노드을 각각 상기 제1 및 제2노드와 전기적으로 연결하는 스위칭부를 포함할 수 있다.

Description

데이터 감지 증폭기 및 이를 포함하는 메모리 장치{DATA SENSE AMPLIFIER AND MEMORY DEVICE INCLUDING THE SAME}
본 특허문헌은 데이터 감지 증폭기 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 외부에서 필요로 하는 데이터(data)를 읽고(read), 쓰는(write) 동작을 기본으로 한다. 데이터를 보관하는 기본 단위를 메모리 셀(memory cell)이라고 하는데, 메모리 장치는 1비트의 데이터를 저장하기 위하여 하나의 메모리 셀이 하나의 캐패시터(capacitor)를 포함한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해, 메모리 장치는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 이를 위해 메모리 장치는 데이터를 캐패시터에 저장된 데이터를 증폭시키는 비트라인 감지 증폭기(bit line sense amplifier)를 포함하고 있다.
도 1는 비트라인 감지 증폭기 및 그 주변 구성을 도시한 도면이다.
도 1을 참조하면, 비트라인 감지 증폭기(110)는 정비트라인(BL) 및 부비트라인(BLB)과 연결될 수 있다. 정비트라인(BL) 및 부비트라인(BLB)과 워드라인(WL1, WL2)이 교차하는 지점에는 셀 트랜지스터(T1, T2) 및 셀 캐패시터(C1, C2)를 포함하는 메모리 셀(MC1, MC2)이 배치될 수 있다.
비트라인 감지 증폭기(110)의 동작을 살펴보면, 먼저 워드라인(WL1)이 액티브되어 메모리 셀(MC1)이 선택되면, 셀 트랜지스터(T1)가 턴온되고 정비트라인(BL)과 셀 캐패시터(C1) 사이에 전하 공유가 일어난다. 이러한 전하 공유에 의해 정비트라인(BL)과 부비트라인(BLB) 사이에 전위차가 발생하고, 비트라인 감지 증폭기(110)는 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)을 이용해 구동되는 크로스 커플드(cross-coupled)된 인버터(I1, I2)로 정비트라인(BL) 및 부비트라인(BLB)의 전위차를 증폭시킬 수 있다.
이퀄라이징부(120)는 이퀄라이징 신호(BLEQ)가 활성화된 구간에서 정/부비트라인(BL, BLB)의 전압이 프리차지 전압(VBLP)으로 동일하게 유지되도록 할 수 있다.
도 2는 메모리 장치의 셀 매트(210, 220) 및 증폭부(230 - 250)를 도시한 도면이다.
도 2를 참조하면, 셀 매트(210, 220)는 다수의 워드라인(WL), 다수의 비트라인(BL, BLB) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 증폭부(230 - 250)는 다수의 비트라인 감지 증폭기(BLSA)를 포함할 수 있다. 도 2의 비트라인 감지 증폭기(BLSA)는 도 1의 비트라인 감지 증폭기와 동일할 수 있다.
셀 매트(210, 220)의 사이즈를 증가시키면, 특히 비트라인(BL, BLB)의 길이를 증가시키면 셀 매트(210, 220)에 더 많은 메모리 셀(MC)을 집적시킬 수 있다. 다만 비트라인(BL, BLB)의 길이가 증가하면 비트라인(BL, BLB)에 존재하는 기생 캐패시터의 캐패시턴스가 함께 증가할 수 있다.
한편, 메모리 장치가 고집적화, 고용량화될수록 셀 캐패시터의 크기가 작아지고, 따라서 셀 캐패시터의 캐패시턴스가 감소한다. 즉, 셀 캐패시터가 저장할 수 있는 전하량이 줄어든다. 고집적화로 인해 셀 캐패시터의 캐패시턴스가 작아지고, 비트라인의 캐패시턴스가 커지면 셀 캐패시터와 비트라인의 전하 공유를 통해 비트라인쌍(BL, BLB)이 전위차를 일정 레벨 이상으로 만드는데 필요한 시간이 길어지고, 전위차의 크기도 줄어든다. 이를 해결하기 위해서는 셀 매트에 집적되는 메모리 셀의 개수를 줄여서, 비트라인(BL, BLB)의 길이를 줄임으로써 비트라인의 캐패시턴스를 감소시켜야 한다.
도 3은 셀 매트에 포함된 비트라인의 길이를 줄임으로써 발생하는 문제점을 설명하기 위한 도면이다.
310의 경우 비트라인의 길이를 줄이기 전의 도면이고, 320의 경우 비트라인의 길이를 줄인 후의 도면이다. 320이 310에 비해 비트라인의 길이를 절반으로 줄였다고 하자. 또한 집적되는 메모리 셀의 개수는 총 셀 매트(MT1, MT2)의 길이(즉, 비트라인의 길이)에 비례한다고 가정하자.
도 3을 참조하면, 320의 경우 셀 매트(MT2)의 길이를 310의 셀 매트(MT1)의 절반으로 줄였기 때문에 동일한 개수의 메모리 셀을 집적하기 위해 필요한 셀 매트의 개수는 310의 2배이다(도 3에는 310의 셀 매트(MT1)가 2개이고, 320의 셀 매트(MT2)가 4개인 경우에 대해 도시하였다.
셀 매트(MT1, MT2)의 데이터를 증폭하기 위해서는 각각의 셀 매트(MT1, MT2) 사이 및 외각에 증폭부(SA)를 배치해야 한다. 따라서 310의 경우 3개의 증폭부(SA)가 320의 경우 5개의 증폭부(SA)가 필요하다. 이때 1개의 증폭부(SA)가 차지하는 면적은 310과 320에서 동일하다. 따라서 동일한 개수의 메모리 셀을 집적하기 위해 필요한 면적은 320이 310보다 크다.
본 발명의 일 실시예는 비트라인과 셀 캐패시터의 전하 공유가 어느 정도 이루어져 비트라인쌍의 전위차가 충분히 확보된 후 비트라인 증폭기로 비트라인쌍의 데이터를 증폭시킴으로써 셀 매트의 집적도를 높이면서 셀 캐패시터의 사이즈 감소로 인한 오류를 방지할 수 있는 데이터 감지 증폭기 및 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 데이터 감지 증폭기는 메모리 셀이 선택되면 전위차가 발생하는 제1 및 제2외부노드; 상기 제1 및 제2외부노드의 전위차에 응답하여 상기 제1 및 제2노드의 전위차를 발생 및 증폭시키는 증폭부; 및 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2외부노드을 각각 상기 제1 및 제2노드와 전기적으로 연결하는 스위칭부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 워드라인; 각각 제1 및 제2비트라인을 포함하는 다수의 비트라인쌍; 상기 다수의 워드라인 및 상기 다수의 제1 및 제2비트라인 중 하나의 워드라인 및 하나의 비트라인에 대응하고, 대응하는 워드라인이 액티브되면 대응하는 비트라인과 전기적으로 연결되는 다수의 메모리 셀; 및 워드라인이 액티브되면 대응하는 비트라인쌍의 전위차에 응답하여 제1 및 제2노드의 전위차를 발생 및 증폭시키되, 상기 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 상기 제1 및 제2노드를 각각 대응하는 비트라인쌍의 제1 및 제2비트라인과 전기적으로 연결하는 하나 이상의 비트라인 감지 증폭부를 포함할 수 있다.
본 발명의 일 실시예에 따른 데이터 감지 증폭기는 메모리 셀이 선택되면 전위차가 발생하는 제1 및 제2노드; 상기 제1 및 제2노드의 전위차에 응답하여 상기 제1 및 제2노드를 제1구동함으로써 상기 제1 및 제2노드의 전위차를 증폭시키는 제1증폭부; 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2노드를 각각 제3 및 제4노드와 전기적으로 연결하는 스위칭부; 및 상기 제1 및 제2노드가 상기 제3 및 제4노드와 전기적으로 연결되면, 상기 제1 및 제2노드의 전위차에 응답하여 상기 제3 및 제4노드를 제2구동함으로써 상기 제1 및 제2노드의 전위차를 증폭시키는 제2증폭부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 워드라인; 각각 제1 및 제2비트라인을 포함하는 다수의 비트라인쌍; 상기 다수의 워드라인 및 상기 다수의 제1 및 제2비트라인 중 하나의 워드라인 및 하나의 비트라인에 대응하고, 대응하는 워드라인이 액티브되면 대응하는 비트라인과 전기적으로 연결되는 다수의 메모리 셀; 및 워드라인이 액티브되면 대응하는 비트라인쌍의 전위차에 응답하여 상기 대응하는 비트라인쌍을 구동함으로써, 상기 대응하는 비트라인쌍의 전위차를 증폭시키되, 상기 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 상기 대응하는 비트라인쌍의 전위차에 응답하여 상기 대응하는 비트라인쌍을 제1 및 제2구동함으로써 상기 대응하는 비트라인쌍의 전위차를 증폭시키는 비트라인 감지 증폭부를 포함할 수 있다.
본 기술은 메모리 장치에서 데이터 감지 증폭기가 메모리 셀과 비트라인이 전기적으로 연결된 시점으로부터 소정의 시간이 지난 후 비트라인쌍의 데이터를 증폭하도록 함으로써 센싱 마진을 충분히 확보하면서 셀 매트의 집적도를 높일 수 있다.
도 1는 비트라인 감지 증폭기 및 그 주변 구성을 도시한 도면,
도 2는 메모리 장치의 셀 매트(210, 220) 및 어레이 증폭부(230)를 도시한 도면,
도 3은 셀 매트에 포함된 비트라인의 길이를 줄임으로써 발생하는 문제점을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도,
도 5는 도 4의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도,
도 6은 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도,
도 7은 도 6의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도,
도 8은 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도,
도 9는 도 8의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서는 본 발명에 따른 데이터 감지 증폭기 및 메모리 장치가 오픈 비트라인 구조에 적용된 경우에 대해 설명한다. 그러나 본 발명에 따른 데이터 감지 증폭기 및 메모리 장치에는 폴디드 비트라인 구조에도 동일하게 적용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도이다.
도 4를 참조하면, 데이터 감지 증폭기는 제1 및 제2외부노드(EX1, EX2), 증폭부(410), 스위칭부(420)를 포함할 수 있다. 제1외부노드(EX1)는 정비트라인(BL)과 연결되고, 제2외부노드(EX2)는 부비트라인(BLB)과 연결될 수 있다. 따라서 정비트라인(BL)과 제1외부노드(EX1)의 전압은 동일하고, 부비트라인(BLB)과 제2외부노드(EX2)의 전압은 동일할 수 있다.
정/부비트라인(BL, BLB)과 워드라인(WL1, WL2)은 각각 메모리 셀(MC1, MC2)에 대응할 수 있다.메모리 셀(MC1, MC2)은 셀 트랜지스터(T1, T2) 및 셀 캐패시터(C1, C2)를 포함할 수 있다.
워드라인이 액티브되면, 액티브된 워드라인에 연결된 메모리 셀이 선택될 수 있다. 워드라인(WL1)이 선택되면 정비트라인(BL)에 대응하는 메모리 셀(MC1)이 선택되고, 워드라인(WL2)이 선택되면 부비트라인(BLB)에 대응하는 메모리 셀(MC2)이 선택될 수 있다. 이하에서는 워드라인(WL1)이 액티브되고,정비트라인(BL)에 연결된 메모리 셀(MC1)이 선택되는 경우에 대해 설명한다.
메모리 셀(MC1)이 선택되면, 선택된 메모리 셀(MC1)의 셀 트랜지스터(T1)가 턴온되고 선택된 메모리 셀(MC1)의 셀 캐패시터(C1)와 정비트라인(BL)이 전기적으로 연결되어 셀 캐패시터(C1)와 정비트라인(BL) 사이에 전하 교환이 일어나고 정비트라인(BL)의 전압이 변경될 수 있다.
메모리 셀(MC1)이 선택되기 이전에 정/부비트라인(BL, BLB)의 전압은 이퀄라이징부(430)에 의해 프리차지 전압(VBLP)으로 동일하게 유지될 수 있다. 따라서 메모리 셀(MC1)이 선택된 시점부터 정비트라인(BL)과 부비트라인(BLB) 사이에 전위차가 발생할 수 있다. 메모리 셀(MC1)의 데이터가 하이 데이터인 경우 정비트라인(BL)의 전압이 상승하고, 메모리 셀(MC2) 데이터가 로우 데이터인 경우 정비트라인(BL)의 전압이 하강할 수 있다.
증폭부(410)는 풀업 전원 전압단(RTO) 및 풀다운 전원 전압단(SB)이 활성화되면 정/부비트라인(BL, BLB)의 전위차에 응답하여 제1 및 제2노드(NO1, NO2)의 전위차를 발생 및 증폭시킬 수 있다. 증폭부(410)는 정비트라인(BL)의 전압이 상승하면 노드(NO2)의 전압을 하강시키고, 정비트라인(BL)의 전압이 하강하면 노드(NO2)의 전압을 상승시킬 수 있다. 따라서 메모리 셀(MC1)의 데이터가 하이 데이터이면 노드(NO2)의 전압이 하강하고, 로우 데이터이면 노드(NO2)의 전압이 상승할 수 있다.
증폭부(410)는 풀업 전원 전압단(RTO)과 노드(NO1) 사이에 연결되고, 제2외부노드(EX2)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P1), 풀업 전원 전압단(RTO)과 제2노드(NO2) 사이에 연결되고, 제1외부노드(EX2)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P2), 풀다운 전원 전압단(SB)과 제1노드(NO1) 사이에 연결되고, 제2외부노드(EX2)의 전압에 응답하여 턴온되거나 턴오프되는 엔모스 트랜지스터(N1) 및 풀다운 전원 전압단(SB)과 제2노드(NO2) 사이에 연결되고, 제1외부노드(EX1)의 전압에 응답하여 온/오프되는 엔모스 트랜지스터(N2)를 포함할 수 있다.
스위칭부(420)는 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 제1외부노드(EX1)을 노드(NO1)와 전기적으로 연결하고, 부비트라인(BLB)을 제2외부노드(EX2)와 전기적으로 연결할 수 있다. 스위칭부(420)는 제1외부노드(EX1)과 제1노드(NO1) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 스위치(N3) 및 제2외부노드(EX2)과 제2노드(NO2) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 스위치(N4)를 포함할 수 있다. 스위칭 신호(SW)는 메모리 셀이 선택된 시점, 즉 워드라인이 액티브되는 시점으로부터 소정의 시간이 지난 후 활성화되는 신호일 수 있다.
이퀄라이징부(430)는 프리차지 구간, 즉 비트라인의 데이터를 감지 및 증폭하지 않는 구간에서 정비트라인(BL) 및 부비트라인(BLB)의 전압이 프리차지(VBLP) 전압으로 유지되도록 할 수 있다. 이퀄라이징부(430)는 트랜지스터들(N5 - N7)를 포함할 수 있다. 트랜지스터들(N5 - N7)은 이퀄라이징 신호(BLEQ)에 응답하여 턴온되거나 턴오프될 수 있다. 이퀄라이징 신호(BLEQ)는 비트라인의 데이터를 감지 증폭하지 않는 구간에서 활성화될 수 있다.
도 4에서 메모리 셀이 선택되면, 선택된 메모리 셀과 비트라인 사이에 전하 공유로 인해 정비트라인(BL) 또는 부비트라인(BLB)의 전압이 변경된다. 증폭부(410)가 활성화되면, 정/부비트라인(BL, BLB)의 전위차에 응답하여 노드들(NO1, NO2)이 풀업 또는 풀다운 구동되고, 따라서 노드들(NO1, NO2)의 전위차가 발생 및 증폭될 수 있다.
여기서 노드들(NO1, NO2)은 비트라인들(BL, BLB)에 비해 캐패시턴스가 작으므로 풀업 및 풀다운 구동에 의해 전위차가 빠르게 증폭될 수 있다. 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후부터 노드들(NO1, NO2)과 비트라인들(BL, BLB)이 전기적으로 연결되면 증폭부(410)가 노드들(NO1, NO2)을 통해 비트라인들(BL, BLB)을 풀업 또는 풀다운 구동하여 비트라인쌍(BL, BLB)의 전위차를 증폭시킬 수 있다.
데이터 감지 증폭기는 증폭부(410)를 통해 비트라인(BL, BLB)의 전위차를 증폭하기 전에 먼저 캐패시턴스가 작은 노드들(NO1, NO2)의 전위차를 발생 및 증폭시키고 충분한 마진(전위차)이 확보된 상태에서 노드들(NO1, NO2)과 비트라인쌍(BL, BLB)을 전기적으로 연결함으로써 비트라인쌍(BL, BLB)의 전위차를 안정적으로 증폭시킬 수 있다.
따라서 셀 캐패시터의 캐패시턴스가 작거나 비트라인의 캐패시턴스가 크더라도 안정적으로 비트라인쌍의 데이터를 증폭시킬 수 있다. 결과적으로 메모리 셀을 고집적화하고, 셀 매트에 더욱 많은 메모리 셀을 집적할 수 있게 됨으로써 회로의 면적을 줄일 수 있다.
참고로 위에서는 정비트라인(BL)에 대응하는 메모리 셀(MC1)이 선택된 경우에 대해 설명하였으나, 부비트라인(BLB)에 대응하는 메모리 셀(MC2)이 선택된 경우에도 동일한 과정을 통해 비트라인쌍(BL, BLB)의 데이터가 증폭될 수 있다.
도 5는 도 4의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
501은 선택된 메모리 셀(MC1)의 데이터가 하이 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이고, 502는 선택된 메모리 셀(MC1)의 데이터가 로우 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
이하에서 WL1은 워드라인(WL1)의 전압 파형을 나타내고, BLEQ는 신호(BLEQ)의 파형을 나타내고, RTO는 풀업 전원 전압단(RTO)의 전압 파형을 나타내고, SB는 풀다운 전원 전압단(SB)의 전압 파형을 나타내고, SW는 스위칭 신호(SW)의 전압 파형을 나타내고, BL은 정비트라인(BL)의 전압 파형을 나타내고, BLB는 부비트라인(BLB)의 전압 파형을 나타내고, NO1은 노드(NO1)의 전압 파형을 나타내고, NO2는 노드(NO2)의 전압 파형을 나타낼 수 있다. 노드(NO1)의 전압은 비트라인(BL)의 전압과 동일하고, 노드(NO2)의 전압은 점선으로 표시된 부분을 제외하면 부비트라인(BLB)의 전압과 동일할 수 있다.
메모리 셀(MC1)의 데이터가 하이 데이터인 경우의 동작에 대해 설명한다. BLEQ가 하이 레벨로 활성화된 구간에서는 BL, BLB의 레벨이 VBLP로 동일하다. 데이터의 감지 및 증폭 동작을 위해 BLEQ가 비활성화되면 BL, BLB가 전기적으로 차단된다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 정비트라인(BL)과 메모리 셀(MC1) 사이에 전하 공유가 일어나서 BL이 상승하고, BL과 BLB 사이에 전위차(ΔV1)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 상승에 의해서 NO2가 하강하여 전위차(ΔV2)가 발생 및 증폭된다. SW가 활성화되면(S3) BL 및 BLB의 레벨 차이가 증폭되어 BL는 상승하고, BLB는 하강할 수 있다.
메모리 셀(MC1)의 데이터가 로우 데이터인 경우의 동작에 대해 설명한다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 BL이 하강하고, BL과 BLB 사이에 전위차(ΔV1)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 하강에 의해서 NO2가 상승하여 전위차(ΔV2)가 발생한다. SW가 활성화되면(S3) BL 및 BLB의 레벨 차이가 증폭되어 BL는 하강하고, BLB는 상승할 수 있다.
이때, 정/부비트라인(BL, BLB)의 전위차를 증폭하기 이전에 NO1, NO2의 전위차ΔV2를 확보함으로써 셀 캐패시터의 캐패시턴스와 비트라인의 캐패시턴스의 차이를 보상할 수 있다.
도 6은 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도이다.
도 6을 참조하면, 데이터 감지 증폭기는 제1 및 제2노드(NO1,NO2), 풀업 증폭부(610), 풀다운 증폭부(620), 스위칭부(630)를 포함할 수 있다. 제1노드(NO1)는 정비트라인(BL)과 연결되고, 제2노드(NO2)는 부비트라인(BLB)과 연결될 수 있다. 따라서 정비트라인(BL)과 제1노드(NO1)의 전압은 동일하고, 부비트라인(BLB)과 제2노드(NO2)의 전압은 동일할 수 있다. 이퀄라이징부(640)는 도 4의 설명에서 상술한 이퀄라이징부(430)와 동일한 구성 및 동작을 가질 수 있다.
정/부비트라인(BL, BLB)과 워드라인(WL1, WL2) 사이에는 메모리 셀(MC1, MC2)이 연결될 수 있다. 메모리 셀(MC1, MC2)은 셀 트랜지스터(T1, T2) 및 셀 캐패시터(C1, C2)를 포함할 수 있다.
메모리 셀이 선택되어 비트라인쌍(BL, BLB)에 전위차가 발생하는 과정은 도 4의 설명에서 상술한 바와 동일하다. 이하에서는 워드라인(WL1) 및 정비트라인(BL)에 연결된 메모리 셀(MC1)이 선택되는 경우에 대해 설명한다.
풀업 증폭부(610)는 풀업 전원 전압(RTO)이 활성화되면 정/부비트라인(BL, BLB)의 전위차에 응답하여 정/부비트라인(BL, BLB)을 풀업 구동함으로써 정/부비트라인(BL, BLB)의 전위차를 증폭시킬 수 있다. 풀업 증폭부(610)는 정비트라인(BL)의 전압이 상승한 경우, 정비트라인(BL)을 풀업 구동하여 정비트라인(BL)의 전압을 더욱 상승시킬 수 있다. 또한 풀업 증폭부(610)는 정비트라인(BL)의 전압이 하강한 경우, 부비트라인(BLB)을 풀업 구동하여 부비트라인(BLB)의 전압을 상승시킬 수 있다.
풀업 증폭부(610)는 풀업 전원 전압단(RTO)과 제1노드(NO1) 사이에 연결되고, 제2노드(NO2)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P1) 및 풀업 전원 전압단(RTO)과 제2노드 사이(NO2)에 연결되고, 제1노드(NO1)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P2)를 포함할 수 있다.
스위칭부(630)는 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 제1 및 제2노드(NO1, NO2)를 각각 제3 및 제4노드(NO3, NO4)와 전기적으로 연결할 수 있다. 스위칭부(630)는 제1노드(NO1)와 제3노드(NO3) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 엔모스 트랜지스터(N3) 및 제2노드(NO2)와 제4노드(NO4) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 엔모스 트랜지스터(N4)를 포함할 수 있다. 스위칭 신호(SW)는 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후부터 활성화되는 신호일 수 있다.
풀다운 증폭부(620)는 풀다운 전원 전압(SB)이 활성화되고, 제3 및 제4노드(NO3, NO4)가 각각 제1 및 제2노드(NO1, NO2)와 전기적으로 연결되면 정/부비트라인(BL, BLB)의 전위차에 응답하여 정/부비트라인(BL, BLB)을 풀다운 구동함으로써 정/부비트라인(BL, BLB)의 전위차를 증폭시킬 수 있다. 이때 풀다운 증폭부(620)는 제3 및 제4노드(NO3, NO4)를 통해 정/부비트라인(BL, BLB)을 풀다운 구동할 수 있다.
풀다운 증폭부(620)는 정비트라인(BL)의 전압이 부비트라인(BLB)의 전압보다 높은 경우, 부비트라인(BLB)을 풀다운 구동하여 부비트라인(BLB)의 전압을 하강시킬 수 있다. 또한 풀다운 증폭부(620)는 부비트라인(BLB)의 전압이 정비트라인(BL)의 전압보다 높은 경우, 정비트라인(BL)을 풀다운 구동하여 정비트라인(BL)의 전압을 하강시킬 수 있다.
풀다운 증폭부(620)는 풀다운 전원 전압단(SB)과 제3노드(NO3) 사이에 연결되고, 제2노드(NO2)의 전압에 응답하여 턴온되거나 턴오프되는 엔모스 트랜지스터(N1) 및 풀다운 전원 전압단(SB)과 제4노드(NO4) 사이에 연결되고, 제1노드(NO1)의 전압에 응답하여 턴온되거나 턴오프되는 엔모스 트랜지스터(N2)를 포함할 수 있다.
참고로 위에서는 정비트라인(BL)에 대응하는 메모리 셀(MC1)이 선택된 경우에 대해 설명하였으나, 부비트라인(BLB)에 대응하는 메모리 셀(MC2)이 선택된 경우에도 동일한 과정을 통해 비트라인쌍(BL, BLB)의 데이터가 증폭될 수 있다.
도 7은 도 6의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
701은 선택된 메모리 셀(MC1)의 데이터가 하이 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이고, 702는 선택된 메모리 셀(MC2)의 데이터가 로우 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
이하에서 WL1은 워드라인(WL1)의 전압 파형을 나타내고, BLEQ는 신호(BLEQ)의 파형을 나타내고, RTO는 풀업 전원 전압(RTO)의 전압 파형을 나타내고, SB는 풀다운 전원전압(SB)의 전압 파형을 나타내고, SW는 스위칭 신호(SW)의 전압 파형을 나타내고, BL은 정비트라인(BL)의 전압 파형을 나타내고, BLB는 부비트라인(BLB)의 전압 파형을 나타낼 수 있다.
메모리 셀(MC1)의 데이터가 하이 데이터인 경우의 동작에 대해 설명한다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 BL이 상승하고, BL과 BLB 사이에 전위차(ΔV)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 상승에 의해서 정비트라인(BL)이 풀업 구동되어 BL이 더욱 상승한다. SW가 활성화되면(S3) 비트라인쌍(BL, BLB)이 풀업 및 풀다운 구동되어 BL 및 BLB의 레벨 차이가 증폭되어 BL는 상승하고, BLB는 하강할 수 있다.
메모리 셀(MC1)의 데이터가 로우 데이터인 경우의 동작에 대해 설명한다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 BL이 하강하고, BL과 BLB 사이에 전위차(ΔV)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 하강에 의해서 부비트라인(BLB)이 풀업 구동되어 BLB가 상승한다. SW가 활성화되면(S3) 비트라인쌍(BL, BLB)이 풀업 및 풀다운 구동되어 BL 및 BLB의 레벨 차이가 증폭되어 BL는 하강하고, BLB는 상승할 수 있다.
이때, 풀업 및 풀다운 구동을 모두 이용하여 정/부비트라인(BL, BLB)의 전위차를 증폭하기 이전에 미리 정/부비트라인(BL, BLB) 중 전압이 높은 비트라인을 풀업 구동하여 더 큰 전위차를 확보함으로써 셀 캐패시터의 캐패시턴스와 비트라인의 캐패시턴스의 큰 차이를 보상할 수 있다.
도 8은 본 발명의 일 실시예에 따른 데이터 감지 증폭기의 구성도이다.
도 8을 참조하면, 데이터 감지 증폭기는 제1 및 제2노드(NO1,NO2), 풀다운 증폭부(810), 풀업 증폭부(820), 스위칭부(830)를 포함할 수 있다. 제1노드(NO1)는 정비트라인(BL)과 연결되고, 제2노드(NO2)는 부비트라인(BLB)과 연결될 수 있다. 따라서 정비트라인(BL)과 제1노드(NO1)의 전압은 동일하고, 부비트라인(BLB)과 제2노드(NO2)의 전압은 동일할 수 있다. 이퀄라이징부(840)는 도 4의 설명에서 상술한 이퀄라이징부(430)와 동일한 구성 및 동작을 가질 수 있다.
메모리 셀이 선택되어 비트라인쌍(BL, BLB)에 전위차가 발생하는 과정은 도 4의 설명에서 상술한 바와 동일하다. 이하에서는 워드라인(WL1) 및 정비트라인(BL)에 연결된 메모리 셀(MC1)이 선택되는 경우에 대해 설명한다.
풀다운 증폭부(810)는 풀다운 전원 전압(RTO)이 활성화되면 정/부비트라인(BL, BLB)의 전위차에 응답하여 정/부비트라인(BL, BLB)을 풀다운 구동함으로써 정/부비트라인(BL, BLB)의 전위차를 증폭시킬 수 있다. 풀다운 증폭부(810)는 정비트라인(BL)의 전압이 상승한 경우, 부비트라인(BLB)을 풀다운 구동하여 부비트라인(BLB)의 전압을 하강시킬 수 있다. 또한 풀다운 증폭부(810)는 정비트라인(BL)의 전압이 하강한 경우, 정비트라인(BL)을 풀다운 구동하여 정비트라인(BL)의 전압을 더욱 하강시킬 수 있다.
풀다운 증폭부(810)는 풀다운 전원 전압단(SB)과 제1노드(NO1) 사이에 연결되고, 제2노드(NO2)의 전압에 응답하여 턴온되거나 턴오프되는 엔모스 트랜지스터(N1) 및 풀다운 전원 전압단(RTO)과 제2노드 사이(NO2)에 연결되고, 제1노드(NO1)의 전압에 응답하여 턴온되거나 턴오프되는 엔모스 트랜지스터(N2)를 포함할 수 있다.
스위칭부(830)는 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 제1 및 제2노드(NO1, NO2)를 각각 제3 및 제4노드(NO3, NO4)와 전기적으로 연결할 수 있다. 스위칭부(830)는 제1노드(NO1)와 제3노드(NO3) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 피모스 트랜지스터(P3) 및 제2노드(NO2)와 제4노드(NO4) 사이에 연결되고, 스위칭 신호(SW)에 의해 턴온되거나 턴오프되는 피모스 트랜지스터(P4)를 포함할 수 있다. 스위칭 신호(SW)는 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후부터 활성화(로우 레벨로 활성화됨)되는 신호일 수 있다.
풀업 증폭부(820)는 풀업 전원 전압(RTO)이 활성화되고, 제3 및 제4노드(NO3, NO4)가 각각 제1 및 제2노드(NO1, NO2)와 전기적으로 연결되면 정/부비트라인(BL, BLB)의 전위차에 응답하여 정/부비트라인(BL, BLB)을 풀업 구동함으로써 정/부비트라인(BL, BLB)의 전위차를 증폭시킬 수 있다. 이때 풀업 증폭부(820)는 제3 및 제4노드(NO3, NO4)를 통해 정/부비트라인(BL, BLB)을 풀업 구동할 수 있다.
풀업 증폭부(820)는 정비트라인(BL)의 전압이 부비트라인(BLB)의 전압보다 높은 경우, 정비트라인(BL)을 풀업 구동하여 정비트라인(BL)의 전압을 상승시킬 수 있다. 또한 풀업 증폭부(820)는 부비트라인(BLB)의 전압이 정비트라인(BL)의 전압보다 높은 경우, 부비트라인(BLB)을 풀업 구동하여 부비트라인(BL)의 전압을 상승시킬 수 있다.
풀업 증폭부(820)는 풀업 전원 전압단(SB)과 제3노드(NO3) 사이에 연결되고, 제2노드(NO2)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P1) 및 풀업 전원 전압단(RTO)과 제4노드(NO4) 사이에 연결되고, 제1노드(NO1)의 전압에 응답하여 턴온되거나 턴오프되는 피모스 트랜지스터(P2)를 포함할 수 있다.
참고로 위에서는 정비트라인(BL)에 대응하는 메모리 셀(MC1)이 선택된 경우에 대해 설명하였으나, 부비트라인(BLB)에 대응하는 메모리 셀(MC2)이 선택된 경우에도 동일한 과정을 통해 비트라인쌍(BL, BLB)의 데이터가 증폭될 수 있다.
도 9는 도 8의 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
901은 선택된 메모리 셀(MC1)의 데이터가 하이 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이고, 902는 선택된 메모리 셀(MC2)의 데이터가 로우 데이터인 경우 데이터 감지 증폭기의 동작을 설명하기 위한 파형도이다.
메모리 셀(MC1)의 데이터가 하이 데이터인 경우의 동작에 대해 설명한다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 BL이 상승하고, BL과 BLB 사이에 전위차(ΔV)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 상승에 의해서 부비트라인(BLB)이 풀다운 구동되어 BLB가 하강한다. SW가 활성화되면(S3) 비트라인쌍(BL, BLB)이 풀업 및 풀다운 구동되어 BL 및 BLB의 레벨 차이가 증폭되어 BL는 상승하고, BLB는 하강할 수 있다.
메모리 셀(MC1)의 데이터가 로우 데이터인 경우의 동작에 대해 설명한다. WL1이 액티브되면(S1) 메모리 셀(MC1)이 선택되어 BL이 하강하고, BL과 BLB 사이에 전위차(ΔV)가 발생한다. 이후 RTO가 상승하고, SB가 하강하면(S2) BL의 하강에 의해서 비트라인(BL)이 풀다운 구동되어 BL가 더욱 하강한다. SW가 활성화되면(S3) 비트라인쌍(BL, BLB)이 풀업 및 풀다운 구동되어 BL 및 BLB의 레벨 차이가 증폭되어 BL는 하강하고, BLB는 상승할 수 있다.
이때, 풀업 및 풀다운 구동을 모두 이용하여 정/부비트라인(BL, BLB)의 전위차를 증폭하기 이전에 미리 정/부비트라인(BL, BLB) 중 전압이 낮은 비트라인을 풀다운 구동하여 더 큰 전위차를 확보함으로써 셀 캐패시터의 캐패시턴스와 비트라인의 캐패시턴스의 큰 차이를 보상할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 10을 참조하면, 메모리 장치는 다수의 워드라인(WL1 - WL4), 다수의 비트라인쌍(BL1/BLB1 - BL4/BLB4), 다수의 메모리 셀(MC), 다수의 비트라인 감지 증폭부(BLSA1 - BLSA4) 및 이퀄라이징부(EQ1 - EQ4)를 포함할 수 있다.
워드라인이 액티브되면 비트라인쌍의 정/부비트라인 중 하나의 비트라인이 메모리 셀(MC)과 전기적으로 연결되어 전하 교환이 일어나서 비트라인의 전압이 변하게 되고 따라서 비트라인쌍에 전위차가 발생할 수 있다.
이퀄라이징부(EQ1 - EQ4)는 도 4의 이퀄라이징부(430)와 동일한 구성 및 동작을 가지며 프리차지 구간에서 비트라인쌍의 정/부비트라인의 전압이 동일하게 프리차지 전압(VBLP)으로 유지되도록 할 수 있다.
다수의 비트라인 감지 증폭부(BLSA1 - BLSA4)는 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 데이터를 증폭할 수 있다. 더욱 자세히 살펴보면, 다수의 비트라인 감지 증폭부(BLSA1 - BLSA4)는 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차를 증폭할 수 있다.
다수의 비트라인 감지 증폭부(BLSA1 - BLSA4)는 도 4, 도 6 및 도 8의 데이터 감지 증폭기 중 하나일 수 있다. 비트라인 감지 증폭부(BLSA1 - BLSA4)가 도 4의 데이터 감지 증폭기인 경우 비트라인 감지 증폭부(BLSA1 - BLSA4)는 워드라인이 액티브되면 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차에 응답하여 제1 및 제2노드(NO1, NO2)의 전위차를 발생 및 증폭시키되, 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 제1 및 제2노드(NO1, NO2)를 각각 대응하는 비트라인쌍의 정/부비트라인(BL1/BLB1 - BL4/BLB4)과 전기적으로 연결할 수 있다.
비트라인 감지 증폭부(BLSA1 - BLSA4)가 도 6의 데이터 감지 증폭기인 경우 비트라인 감지 증폭부(BLSA1 - BLSA4)는 워드라인이 액티브되면 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차에 응답하여 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)을 풀업 구동함으로써, 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차를 증폭시키되, 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차에 응답하여 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)을 풀업 및 풀다운 구동함으로써 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차를 증폭시킬 수 있다.
비트라인 감지 증폭부(BLSA1 - BLSA4)가 도 8의 데이터 감지 증폭기인 경우 비트라인 감지 증폭부(BLSA1 - BLSA4)는 워드라인이 액티브되면 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차에 응답하여 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)을 풀다운 구동함으로써, 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차를 증폭시키되, 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차에 응답하여 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)을 풀업 및 풀다운 구동함으로써 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)의 전위차를 증폭시킬 수 있다.
메모리 장치는 컬럼 선택 스위치(CSW1 - CLW4)를 더 포함할 수 있다. 컬럼 선택 스위치(CSW1 - CLW4)는 대응하는 컬럼 선택신호(YI1 - YI4)가 활성화되면 대응하는 비트라인쌍(BL1/BLB1 - BL4/BLB4)과 입출력 라인쌍(IO/IOB)을 전기적으로 연결할 수 있다. 이를 통해 비트라인쌍(BL1/BLB1 - BL4/BLB4)과 입출력 라인쌍(I0/IOB) 사이에 데이터가 전달될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (23)

  1. 메모리 셀이 선택되면 전위차가 발생하는 제1 및 제2외부노드;
    상기 제1 및 제2외부노드의 전위차에 응답하여 상기 제1 및 제2노드의 전위차를 발생 및 증폭시키는 증폭부; 및
    상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2외부노드을 각각 상기 제1 및 제2노드와 전기적으로 연결하는 스위칭부
    를 포함하는 데이터 감지 증폭기.
  2. 제 1항에 있어서,
    상기 선택된 메모리 셀이 상기 제1외부노드에 연결된 경우 상기 선택된 메모리 셀의 데이터에 따라 상기 제1외부노드의 전압이 상승 또는 하강하고,
    상기 선택된 메모리 셀이 상기 제2외부노드에 연결된 경우 상기 선택된 메모리 셀의 데이터에 따라 상기 제2외부노드의 전압이 상승 또는 하강하는 데이터 감지 증폭기.
  3. 제 1항에 있어서,
    상기 증폭부는
    상기 제1외부노드의 전압이 상승한 경우 상기 제2노드의 전압을 하강시키고, 상기 제1외부노드의 전압이 하강한 경우 상기 제2노드의 전압을 상승시키고,
    상기 제2외부노드의 전압이 상승한 경우 상기 제1노드의 전압을 하강시키고, 상기 제2외부노드의 전압이 하강한 경우 상기 제1노드의 전압을 상승시키는 데이터 감지 증폭기.
  4. 제 1항에 있어서,
    상기 증폭부는
    풀업 전원 전압단과 상기 제1노드 사이에 연결되고, 상기 제2외부노드의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터;
    상기 풀업 전원 전압단과 상기 제2노드 사이에 연결되고, 상기 제1외부노드의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터;
    풀다운 전원 전압단과 상기 제1노드 사이에 연결되고, 상기 제2외부노드의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터; 및
    풀다운 전원 전압단과 상기 제2노드 사이에 연결되고, 상기 제1외부노드의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터
    를 포함하는 데이터 감지 증폭기.
  5. 제 1항에 있어서,
    상기 스위칭부는
    상기 제1외부노드과 상기 제1노드 사이에 연결되고, 스위칭 신호에 의해 온/오프되는 제1스위치; 및
    상기 제2외부노드과 상기 제2노드 사이에 연결되고, 상기 스위칭 신호에 의해 온/오프되는 제2스위치를 포함하고,
    상기 스위칭 신호는 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 활성화되는 데이터 감지 증폭기.
  6. 다수의 워드라인;
    각각 제1 및 제2비트라인을 포함하는 다수의 비트라인쌍;
    상기 다수의 워드라인 및 상기 다수의 제1 및 제2비트라인 중 하나의 워드라인 및 하나의 비트라인에 대응하고, 대응하는 워드라인이 액티브되면 대응하는 비트라인과 전기적으로 연결되는 다수의 메모리 셀; 및
    워드라인이 액티브되면 대응하는 비트라인쌍의 전위차에 응답하여 제1 및 제2노드의 전위차를 발생 및 증폭시키되, 상기 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 상기 제1 및 제2노드를 각각 대응하는 비트라인쌍의 제1 및 제2비트라인과 전기적으로 연결하는 하나 이상의 비트라인 감지 증폭부
    를 포함하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 비트라인쌍은
    상기 워드라인이 액티브된 시점부터 전위차가 발생하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 비트라인 감지 증폭부는
    상기 제1 및 제2비트라인의 전위차에 응답하여 상기 제1 및 제2노드의 전위차를 발생 및 증폭시키는 증폭부; 및
    상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2비트라인을 각각 상기 제1 및 제2노드와 전기적으로 연결하는 스위칭부
    를 포함하는 메모리 장치.
  9. 제 6항에 있어서,
    상기 비트라인 감지 증폭부는
    상기 제1비트라인의 전압이 상승한 경우 상기 제2노드의 전압을 하강시키고, 상기 제1비트라인의 전압이 하강한 경우 상기 제2노드의 전압을 상승시키고,
    상기 제2비트라인의 전압이 상승한 경우 상기 제1노드의 전압을 하강시키고, 상기 제2비트라인의 전압이 하강한 경우 상기 제1노드의 전압을 상승시키는 데이터 감지 증폭기.
  10. 제 6항에 있어서,
    프리차지 구간에서 상기 제1 및 제2비트라인의 전압이 프리차지 전압으로 유지되도록 구동하는 이퀄라이징부
    를 포함하는 메모리 장치.
  11. 메모리 셀이 선택되면 전위차가 발생하는 제1 및 제2노드;
    상기 제1 및 제2노드의 전위차에 응답하여 상기 제1 및 제2노드를 제1구동함으로써 상기 제1 및 제2노드의 전위차를 증폭시키는 제1증폭부;
    상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 상기 제1 및 제2노드를 각각 제3 및 제4노드와 전기적으로 연결하는 스위칭부; 및
    상기 제1 및 제2노드가 상기 제3 및 제4노드와 전기적으로 연결되면, 상기 제1 및 제2노드의 전위차에 응답하여 상기 제3 및 제4노드를 제2구동함으로써 상기 제1 및 제2노드의 전위차를 증폭시키는 제2증폭부
    를 포함하는 데이터 감지 증폭기.
  12. 제 11항에 있어서,
    상기 선택된 메모리 셀이 상기 제1노드에 연결된 경우 상기 선택된 메모리 셀의 데이터에 따라 상기 제1노드의 전압이 상승 또는 하강하고,
    상기 선택된 메모리 셀이 상기 제2노드에 연결된 경우 상기 선택된 메모리 셀의 데이터에 따라 상기 제2노드의 전압이 상승 또는 하강하는 데이터 감지 증폭기.
  13. 제 11항에 있어서,
    상기 제1구동은 풀업 구동이고, 상기 제2구동은 풀다운 구동인 데이터 감지증폭기.
  14. 제 13항에 있어서,
    상기 제1증폭부는
    풀업 전원 전압단과 상기 제1노드 사이에 연결되고, 상기 제2노드의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터; 및
    상기 풀업 전원 전압단과 상기 제2노드 사이에 연결되고, 상기 제1노드의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터를 포함하고,
    상기 제2증폭부는
    풀다운 전원 전압단과 상기 제3노드 사이에 연결되고, 상기 제2노드의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터; 및
    상기 풀다운 전원 전압단과 상기 제4노드 사이에 연결되고, 상기 제1노드의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터를 포함하는 데이터 감지 증폭기.
  15. 제 14항에 있어서,
    상기 스위칭부는
    상기 제1노드와 상기 제3노드 사이에 연결되고, 스위칭 신호에 의해 온/오프되는 제3엔모스 트랜지스터; 및
    상기 제2노드와 상기 제4노드 사이에 연결되고, 상기 스위칭 신호에 의해 온/오프되는 제4엔모스 트랜지스터를 포함하고,
    상기 스위칭 신호는 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 활성화되는 데이터 감지 증폭기.
  16. 제 11항에 있어서,
    상기 제1구동은 풀다운 구동이고, 상기 제2구동은 풀업 구동인 데이터 감지증폭기.
  17. 제 16항에 있어서,
    상기 제1증폭부는
    풀다운 전원 전압단과 상기 제1노드 사이에 연결되고, 상기 제2노드의 전압에 응답하여 온/오프되는 제1엔모스 트랜지스터; 및
    상기 풀다운 전원 전압단과 상기 제2노드 사이에 연결되고, 상기 제1노드의 전압에 응답하여 온/오프되는 제2엔모스 트랜지스터를 포함하고,
    상기 제2증폭부는
    풀업 전원 전압단과 상기 제3노드 사이에 연결되고, 상기 제2노드의 전압에 응답하여 온/오프되는 제1피모스 트랜지스터; 및
    상기 풀업 전원 전압단과 상기 제4노드 사이에 연결되고, 상기 제1노드의 전압에 응답하여 온/오프되는 제2피모스 트랜지스터를 포함하는 데이터 감지 증폭기.
  18. 제 17항에 있어서,
    상기 스위칭부는
    상기 제1노드와 상기 제3노드 사이에 연결되고, 스위칭 신호에 의해 온/오프되는 제3피모스 트랜지스터; 및
    상기 제2노드와 상기 제4노드 사이에 연결되고, 상기 스위칭 신호에 의해 온/오프되는 제4피모스 트랜지스터를 포함하고,
    상기 스위칭 신호는 상기 메모리 셀이 선택된 시점으로부터 소정의 시간이 지난 후 활성화되는 데이터 감지 증폭기.
  19. 다수의 워드라인;
    각각 제1 및 제2비트라인을 포함하는 다수의 비트라인쌍;
    상기 다수의 워드라인 및 상기 다수의 제1 및 제2비트라인 중 하나의 워드라인 및 하나의 비트라인에 대응하고, 대응하는 워드라인이 액티브되면 대응하는 비트라인과 전기적으로 연결되는 다수의 메모리 셀; 및
    워드라인이 액티브되면 대응하는 비트라인쌍의 전위차에 응답하여 상기 대응하는 비트라인쌍을 제1구동함으로써, 상기 대응하는 비트라인쌍의 전위차를 증폭시키되, 상기 워드라인이 액티브된 시점으로부터 소정의 시간이 지난 후부터 상기 대응하는 비트라인쌍의 전위차에 응답하여 상기 대응하는 비트라인쌍을 제1 및 제2구동함으로써 상기 대응하는 비트라인쌍의 전위차를 증폭시키는 비트라인 감지 증폭부
    를 포함하는 메모리 장치.
  20. 제 19항에 있어서,
    상기 비트라인쌍은
    상기 워드라인이 액티브된 시점부터 전위차가 발생하는 메모리 장치.
  21. 제 19항에 있어서,
    상기 제1구동은 풀업 구동이고, 상기 제2구동은 풀다운 구동인 메모리 장치.
  22. 제 19항에 있어서,
    상기 제1구동은 풀다운 구동이고, 상기 제2구동은 풀업 구동인 메모리 장치.
  23. 제 19항에 있어서,
    상기 비트라인 구동부는
    프리차지 구간에서 상기 제1 및 제2비트라인의 전압이 프리차지 전압으로 유지되도록 구동하는 이퀄라이징부
    를 포함하는 메모리 장치.
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