KR101301281B1 - 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치 - Google Patents

미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치 Download PDF

Info

Publication number
KR101301281B1
KR101301281B1 KR1020090018842A KR20090018842A KR101301281B1 KR 101301281 B1 KR101301281 B1 KR 101301281B1 KR 1020090018842 A KR1020090018842 A KR 1020090018842A KR 20090018842 A KR20090018842 A KR 20090018842A KR 101301281 B1 KR101301281 B1 KR 101301281B1
Authority
KR
South Korea
Prior art keywords
bit line
control signal
inverter
sense amplifier
amplifier circuit
Prior art date
Application number
KR1020090018842A
Other languages
English (en)
Other versions
KR20100100132A (ko
Inventor
박문숙
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090018842A priority Critical patent/KR101301281B1/ko
Publication of KR20100100132A publication Critical patent/KR20100100132A/ko
Application granted granted Critical
Publication of KR101301281B1 publication Critical patent/KR101301281B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Abstract

반도체 메모리 장치의 센스 앰프 회로가 개시된다. 본 발명은 비트라인(BL)과 부비트라인(BLB) 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로에 있어서, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 입력받는 제1 인버터 및 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 입력받는 제2 인버터를 포함하되, 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭한다. 즉, 본 발명은 센스 앰프 회로를 구성하는 트랜지스터들의 동작 특성에 의해 비트라인 쌍의 전압 레벨을 결정한다. 따라서, 본 발명은 센스 앰프 회로 내에 존재하는 미스 매치로 인해 발생하는 센싱 오류를 최소화할 수 있으며, 비트라인쌍 양단의 전위차를 정확히 센싱하여 증폭할 수 있다.
센스 앰프, SA, 미스매치, 보상, 비트라인

Description

미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치{Sense amplifier for compensating for mismatch and semi-conductor memory device having the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.
메모리 장치는 외부에서 필요로 하는 데이터(data)를 읽고(read), 쓰는(write) 동작을 기본으로 한다. 데이터를 보관하는 기본 단위를 셀(cell)이라고 하는데, 메모리 장치는 하나의 데이터를 저장하기 위하여 하나의 커패시터(capacitor)를 구비한다. 커패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해, 메모리 장치는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 이를 위해 메모리 장치는 데이터를 상기 커패시터에 저장된 데이터를 증폭시키는 장치로서 비트라인 센스 앰프 회로(bit line sense amplifier)를 구비하고 있다.
도 1은 통상적인 비트라인 센스 앰프 회로를 도시한 도면으로서, 가장 보편적으로 사용되는 크로스 커플드 래치형(cross-coupled latch type) 센스 앰프 회로 의 예를 도시하고 있다. 도 1을 참조하면, 통상적인 비트라인 센스 앰프 회로(100)는 증폭 회로(amplification circuit)(110)와, 프리차아지 회로(precharge circuit)(120)를 포함한다.
증폭 회로(110)는 크로스 커플드(cross-coupled) 래치형 증폭부로서, 비트라인쌍(BL, BLB)을 차동 쌍 센싱 방식으로 감지 증폭한다.
프리차아지 회로(120)는 프리차아지 제어 신호(BLEQ)에 응답하여, 비트라인쌍(BL, BLB)을 소정의 프리차아지 전압(VBL)으로 프리차아지(precharge) 및 이퀄라이징(equalizing)한다.
이러한 비트라인 센스 앰프 회로(100)는 비트라인쌍(BL, BLB) 양단의 전위차가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 한다. 이를 위해 센싱을 담당하는 증폭회로(110) 내의 래치(latch) PMOS 쌍(P1, P2)과 래치 MNOS 쌍(N1, N2)이 동일하게 제작되어야 한다.
그러나 현실에서는 구조적으로 레이아웃(layout)이 정확히 대칭적으로 그려지지 못하는 문제, 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제 및 콘택(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 인해 증폭회로(110) 내에, 즉 센스 앰프 회로(100) 내에, 미스매치가 존재하며, 이러한 미스 매치로 인해 유효하지 못한 센싱이 존재할 수 있다.
따라서 본 발명은 비트라인쌍(BL, BLB) 양단의 전위차를 정확히 센싱하여 증폭할 수 있는 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치를 제공하고자 한다.
또한 본 발명은 센스 앰프 회로 내에 존재하는 미스 매치를 보상하여, 상기 미스 매치에 의한 오류를 최소화할 수 있는 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치를 제공하고자 한다.
또한 본 발명은 센스 앰프 회로를 구성하는 트랜지스터들의 동작 특성에 의해 비트라인 쌍의 전압 레벨을 결정하는 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치를 제공하고자 한다.
상기 기술적 과제를 달성하기 위해 본 발명에서 제공하는 센스 앰프 회로는 비트라인(BL)과 부비트라인(BLB) 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로에 있어서, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 입력받는 제1 인버터 및 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 입력받는 제2 인버터를 포함하되, 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비 트라인 전압의 전위차를 증폭한다.
이 때 상기 센스 앰프 회로는 상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 제1 인버터의 입력단에 연결시키는 제1 스위치 소자; 상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 제2 인버터의 입력단에 연결시키는 제2 스위치 소자; 상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 비트라인과 부비트라인 중 다른 하나의 신호라인에 연결시키는 제3 스위치 소자; 및 상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 비트라인과 부비트라인 중 어느 하나의 신호라인에 연결시키는 제4 스위치 소자를 더 포함하는 것이 바람직하다.
또한 상기 제1 및 제2 스위치 소자 쌍과 상기 제3 및 제4 스위치 소자 쌍은 서로 배타적으로 동작하는 것이 바람직하다.
한편 상기 기술적 과제를 달성하기 위해 본 발명에서 제공하는 반도체 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에 걸쳐 뻗어있는 비트라인(BL) 및 부비트라인(BLB); 상기 비트라인과 부비트라인 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로를 포함하되, 상기 센스 앰프 회로는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 반전시키는 제1 인버터; 및 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 제2 인버터를 포함하되, 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라 인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭하도록 구성하는 것이 바람직하다.
또한 상기 기술적 과제를 달성하기 위해 본 발명에서 제공하는 메모리 시스템은 상기 메모리 시스템의 전체적인 동작을 제어하는 중앙 처리 장치; 상기 중앙 처리 장치에 의해 처리된/처리될 데이터를 저장하되, 제1 제어신호에 응답하여 PMOS 트랜지스터와 NMOS 트랜지스터 쌍으로 구성된 제1 및 제2 인버터 각각의 문턱전압을 비트라인 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭하는 센스 앰프 회로를 구비한 반도체 메모리 장치 및 상기 중앙 처리 장치의 제어에 기초하여 상기 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다.
상술한 바와 같은 본 발명의 센스 앰프 회로는 그 센스 앰프 회로를 구성하는 트랜지스터들의 동작 특성에 의해 비트라인 쌍의 전압 레벨을 결정함으로서, 상기 트랜지스터들의 미스 매치로 인한 오류를 최소화할 수 있다. 또한 본 발명은 비트라인 쌍 양단의 전위차를 정확히 센싱하여 증폭할 수 있다. 따라서 본 발명은 반도체 메모리 장치의 읽기 동작을 보다 정확하게 수행할 수 있는 장점이 있다. 또한 본 발명은 프리차지 및 이퀄라이제이션을 위한 별도의 이퀄라이저 트랜지스터들(예컨대, 3개의 트랜지스터들)을 제거함으로써, 반도체 메모리 장치의 면적을 줄일 수 있으며, 또한 반도체 메모리 장치의 배선이 간소해지는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 센스 앰프 회로를 도시한 도면들이다.
먼저, 도 2를 참조하면 본 발명의 일 실시 예에 따른 센스 앰프 회로(200)는 복수의 인버터들(210, 220) 및 다수의 스위치 소자들(SW1 내지 SW4)을 포함한다.
제1 인버터(210)는 제1 PMOS 트랜지스터(P11)와 제1 NMOS 트랜지스터(N11) 쌍으로 구성되어 부비트라인(BLB)을 입력받고, 제2 인버터(220)는 제2 PMOS 트랜지스터(P12)와 제2 NMOS 트랜지스터(N12) 쌍으로 구성되어 비트라인(BL)을 입력받는다.
도 2의 예에서는 제1 인버터(210)가 부비트라인(BLB)을 입력받고, 제2 인버터(220)가 비트라인(BL)을 입력받는 경우를 예시하고 있으나, 본 발명은 상기 예에 의해 한정되는 것은 아니다. 즉, 제1 인버터(210)가 비트라인(BL)을 입력받고, 제2 인버터(220)가 부비트라인(BLB)을 입력받는 경우도 가능한 것이다.
제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)는 제1 제어신호(cont1)에 의해 ‘온(on)/오프(off)’가 제어된다. 즉, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)는 제1 제어신호(cont1)가 ‘하이(high)’인 경우 ‘온(on)’되어 제1 인버터(210)의 출력단(out1)과 입력단(in1) 및 제2 인버터(220)의 출력단(out2)과 입력단(in2)을 각각 연결시킨다.
제3 스위치 소자(SW3) 및 제4 스위치 소자(SW4)는 제2 제어신호(cont2)에 의해 ‘온(on)/오프(off)’가 제어된다. 즉, 제3 스위치 소자(SW3)는 제2 제어신호(cont2)가 ‘하이(high)’인 경우 ‘온(on)’되어 제1 인버터(210)의 출력단(out1)과 비트라인(BL)을 연결하고, 제4 스위치 소자(SW4)는 제2 제어신호(cont2)가 ‘하이(high)’인 경우 ‘온(on)’되어 제2 인버터(220)의 출력단(out2)과 부비트라인(BLB)을 연결한다.
도 2의 예에서는 제2 제어신호(cont2)가 ‘하이(high)’인 경우 제1 인버터(210)의 출력단(out1)을 비트라인(BL)과 연결하고, 제2 인버터(220)의 출력단(out2)을 부비트라인(BLB)과 연결하는 경우를 예로 들어 설명하고 있으나, 본 발명은 상기 예에 의해 한정되는 것은 아니다. 즉 제1 인버터(210)의 출력단(out1)을 부비트라인(BLB)과 연결하고, 제2 인버터(220)의 출력단(out2)을 비트라인(BL)과 연결하는 것도 가능한 것이다.
이 때, 제1 및 제2 스위치 소자(SW1 및 SW2) 쌍과 제3 및 제4 스위치 소자(SW3 및 SW4) 쌍은 서로 배타적으로 동작한다. 이를 위해 제1 및 제어 신호(cont1 및 cont2)는 서로 반전 관계인 것이 바람직하다.
도 3은 제1 제어신호(cont1)가 프리차아지 제어신호(BLEQ)이고, 제2 제어신호(cont2)가 프리차아지 제어신호의 반전신호(BLEQB)인 예를 도시하고 있다.
도 2 및 도 3의 예에서 제1 내지 제4 스위치 소자(SW1 내지 SW4) 각각은 트랜지스터 또는 전송 게이트로 구현될 수 있다. 도 2 및 도 3의 예에서는 제1 내지 제4 스위치 소자(SW1 내지 SW4)가 NMOS 트랜지스터로 구현된 예를 도시하고 있다.
도 4는 도 2 및 도 3의 예에서, 제1 및 제2 스위치(SW1, SW2)가 ‘온(on)’이고, 제3 및 제4 스위치(SW3, SW4)가 ‘오프(off)’일 때 센스 앰프 회로(200)의 동작을 설명하기 위한 도면이다.
도 2의 제1 제어신호(cont1) 또는 도 3의 프리차아지 제어신호(BLEQ)가 ‘하이(high)’인 경우 본 발명의 센스 앰프 회로(200)는 도 4에 예시된 바와 같이 동작한다. 즉, 제1 인버터(210)의 출력단(out1)과 입력단(in1)이 모두 부비트라인(BLB)과 연결되고, 제2 인버터(220)의 출력단(out2)과 입력단(in2)이 모두 비트라인(BL)과 연결된다.
이 경우 제1 인버터(210)의 문턱전압(vt1)이 부비트라인(BLB)의 전압으로 설정되고, 제2 인버터(220)의 문턱전압(vt2)이 비트라인(BL)의 전압으로 설정된다. 이는 인버터의 입/출력단(in/out)을 연결하면, 그 인버터를 구성하는 트랜지스터들의 특성에 따라 일정한 전압값을 가지게 되는 특성, 즉 인버터를 구성하는 트랜지스터의 문턱전압이 높으면 해당 인버터는 더 높은 전압값으로 설정되는 특성을 이용한 것이다.
도 5는 도 4에 예시된 제1 및 제2 인버터(210, 220)의 입/출력단(in/out)을 연결한 경우 전압값이 설정되는 경우의 예를 도시한 그래프이다. 도 5의 예에서, 실선은 제1 인버터(210)의 특성곡선이고, 점선은 제2 인버터(220)의 특성곡선이라 할 경우 제1 인버터(210)의 문턱전압은 ‘vt1’이고, 제2 인버터(220)의 문턱전압은 ‘vt2’이다. 이와 같이 제1 인버터(210)와 제2 인버터(220)의 문턱전압이 서로 다른 값을 가지는 것은 제1 인버터(210)와 제2 인버터(220)를 구성하는 트랜지스터들이 서로 미스 매치를 갖기 때문이다.
도 4 및 도 5를 참조하면, 제1 인버터(210)의 입/출력단과 연결된 부비트라인(BLB)의 전압 레벨은 ‘vt1’이고, 제2 인버터(220)의 입/출력단과 연결된 비트라인(BL)의 전압 레벨은 ‘vt2’로 설정될 것이다. 이 경우 비트라인(BL)의 전압 레벨이 부비트라인(BLB)의 전압 레벨 보다 ‘vt2-vt1’만큼 큰 값을 가지게 될 것이다.
본 발명은 이와 같이 센스 앰프 회로(200)를 구성하는 제1 인버터(210) 및 제2 인버터(220) 각각의 문턱전압을 이용하여 비트라인(BL) 또는 부비트라인(BLB)의 전압 레벨을 결정함으로써, 센스 앰프 회로(200)를 구성하는 소자들의 미스매치를 보상할 수 있는 것이다. 즉 센스 앰프 회로(200)를 구성하는 소자들의 미스매치로 인한 제1 인버터(210) 및 제2 인버터(220)의 문턱전압 차이를 비트라인(BL) 및 부비트라인(BLB)에 미리 적용함으로써 상기 미스매치를 보상할 수 있는 것이다.
따라서 본 발명은 종래의 센스 앰프 회로와 같이 프리차아지 전압을 이용하여 비트라인(BL) 및 부비트라인(BLB)을 프리차아지(precharge)하고 이퀄라이징(equalizing)하는 동작을 수행하지 않아도 된다.
도 6은 도 2 및 도 3의 예에서, 제1 및 제2 스위치(SW1, SW2)가 ‘오프(off)’이고 제3 및 제4 스위치(SW3, SW4)가 ‘온(on)’일 때 센스 앰프 회로(200)의 동작을 설명하기 위한 도면이다.
도 2의 제2 제어신호(cont2) 또는 도 3의 프리차아지 제어신호의 반전신호(BLEQB)가 ‘하이(high)’인 경우 본 발명의 센스 앰프 회로(200)는 도 6에 예시된 바와 같이 동작한다. 즉, 제1 인버터(210)의 출력단(out1)은 비트라인(BL)에 입력단(in1)은 부비트라인(BLB)에 각각 연결되고, 제2 인버터(220)의 출력단(out2)은 부비트라인(BLB)에 입력단(in2)은 비트라인(BL)에 각각 연결된다.
이 경우 센스 앰프 회로(200)는 통상적인 센스 앰프 회로와 같이 동작한다. 즉, 비트라인(BL)과 부비트라인(BLB)의 전위차를 센싱하고, 그 차이를 증폭한다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 미스매치 보상 동작을 설명하기 위한 타이밍도이다. 도 7a는 본 발명의 실시 예에 따른 센스 앰프 회로에 미스매치가 존재하지 않는 경우의 동작을 설명하기 위한 타이밍도이고, 도 7b는 본 발명의 실시 예에 따른 센스 앰프 회로에 미스매치가 존재하는 경우의 동작을 설명하기 위한 타이밍도이다.
도 7a 및 도 7b에서, 구간 ‘A’는 제1 제어신호(cont1) 또는 프리차아지 제어신호(BLEQ)가 ‘하이(high)’이고, 제2 제어신호(cont2) 또는 프리차아지 제어신호의 반전신호(BLEQB)가 ‘로우(low)’인 구간으로서, 본 발명의 센스 앰프 회로가 도 4에 예시된 바와 같이 동작하여, 비트라인(BL) 및 부비트라인(BLB) 전압을 설정하는 구간을 나타낸다. 한편, 구간 ‘B’및 구간 ‘C’는 제1 제어신호(cont1) 또 는 프리차아지 제어신호(BLEQ)가 ‘로우(low)’이고, 제2 제어신호(cont2) 또는 프리차아지 제어신호의 반전신호(BLEQB)가 ‘하이(high)’인 구간으로서, 본 발명의 센스 앰프 회로가 도 6에 예시된 바와 같이 동작하여, 비트라인(BL) 및 부비트라인(BLB)의 전압차를 감지하고 그 전압차를 증폭하는 구간을 나타낸다.
도 7a를 참조하면, 구간 ‘A’에서 비트라인(BL)과 부비트라인(BLB)의 전압은 동일하다. 이는 도 2 및 도 3의 제1 인버터(210)와 제2 인버터(220)의 문턱 전압이 동일한 것을 나타내는 것으로서, 제1 인버터(210)와 제2 인버터(220) 간에 미스매치가 존재하지 않음을 나타낸다.
한편 도 7b를 참조하면, 구간 ‘A’에서 비트라인(BL) 전압과 부비트라인(BLB) 전압간에 소정의 전압차(△V)가 존재한다. 이는 도 2 및 도 3의 제1 인버터(210)와 제2 인버터(220)의 문턱 전압 간에 상기 전압차(△V)가 존재한다는 것을 나타낸다. 즉, 도 2 및 도 3에 예시된 제1 인버터(210)의 문턱전압이 제2 인버터(220)의 문턱전압 보다 높아서, 제1 인버터(210)에 연결된 부비트라인(BLB) 전압을 상기 전압 차 만큼 높여준 경우의 예를 도시한다.
이 때, 상기 부비트라인(BLB) 전압 레벨을 높이는 것은 별도의 전압 제어 장치가 있는 것이 아니라, 제1 인버터(210)의 문턱전압으로 부비트라인(BLB) 전압을 설정하고 제2 인버터(220)의 문턱전압으로 비트라인(BL) 전압을 설정함으로써 가능한 것이다.
도 8 내지 도 10은 상기 센스 앰프 회로를 구비한 반도체 메모리 장치의 응용 예를 도시한 도면들이다.
도 8은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이다. 도 9는 본 발명의 일실시 예에 따른 반도체 메모리 장치를 구비하는 메모리 모듈의 일 예를 개략적으로 도시한 블록도이다. 도 10은 본 발명의 일실시 예에 따른 반도체 메모리 모듈을 장착한 시스템의 일예를 개략적으로 도시한 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 센스앰프 회로(200), 칼럼 디코더(340), 제어부(350), 커맨드 디코더(360), MRS(Mode Register Set) 회로(370), 어드레스 버퍼(380), 및 데이터 입출력 회로(390)를 구비할 수 있다. 메모리 장치(300)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(310)는 수많은 메모리 셀들이 로우(row)방향과 칼럼(column) 방향으로 배열되어 있는 데이터 저장 장소이다.
센스 앰프 회로(200)는 상술한 바와 같으므로, 이에 대한 설명은 생략한다.
데이터 입출력 회로(390)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(310)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(310)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(390)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출될 메모리셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(380)로 입력된다. 어드레스 버퍼(380)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다.
로우 디코더(320)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 워드라인 을 지정하기 위하여 어드레스 버퍼(380)로부터 출력된 어드레스 신호(ADD) 중 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(320)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(380)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블한다.
칼럼 디코더(340)는 데이터가 입력 혹은 출력될 메모리셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(380)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다.
커맨드 디코더(360)는 외부로부터 인가되는 명령 신호(CMD), 예컨대, /CBR, /CKE 등의 신호를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다. MRS 회로(370)는 반도체 메모리 장치(300)의 동작 모드를 지정하기 위한 MRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 제어부(350)는 커맨드 디코더(360)에서 출력되는 명령에 응답하여 반도체 메모리 장치(300)의 동작을 제어할 수 있다.
또한 도 8에 도시되지는 않았지만, 반도체 메모리 장치(300)는 클럭 신호를 발생하기 위한 클럭 회로(미도시), 외부로부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로(미도시) 등을 더 구비할 수 있다.
도 9를 참조하면, 메모리 모듈(500)은 적어도 하나의 본 발명의 일 실시예에 따른 반도체 메모리 장치(300, 300', 300")를 포함할 수 있다. 반도체 메모리 장치(300, 300', 300")는 메모리 컨트롤러(400)에 의해 제어될 수 있다. 반도체 메모리 장치(300, 300', 300")의 구성 및 동작은 상술한 반도체 메모리 장치(300)와 동 일/유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 메모리 장치(300) 그리고/또는 메모리 컨트롤러(400)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 실시 예들에 따른 반도체 메모리 장치나 메모리 모듈은 컴퓨팅 시스템(예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템)에 장착되어질 수 있다. 이러한 시스템의 일 예가 도 10에 예시되어 있다. 도 10을 참조하면 시스템(700)은 본 발명의 실실예에 따른 메모리 모듈(500), 전원(power supply)(710), 중앙 처리 장치(CPU)(720), 램(RAM)(730), 유저 인터페이스(User Interface)(740) 들이 시스템 버스(750)를 통해 전기적으로 연결되어 있다.
CPU(720)는 시스템(700)의 전체적인 동작을 제어하고, RAM(730)은 시스템(700)의 동작을 위해 필요한 정보들을 저장하고, User Interface(740)는 시스 템(700)과 사용자와의 인터페이스를 제공한다. 메모리 모듈(500)의 메모리에는 유저 인터페이스(740)를 통해서 제공되거나 또는 중앙 처리 장치(720)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장된다.
도 10의 예에서는 CPU(720)가 도 9의 메모리 컨트롤러(400)의 기능을 포함할 수 있다. 다른 실시예에서는, CPU(720)와 별도로 메모리 컨트롤러(400)가 더 구비될 수 있다. 비록 도면에는 도시되지 않았지만, 상기 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상적인 비트라인 센스 앰프 회로를 도시한 도면이다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 센스 앰프 회로를 도시한 도면들이다.
도 4 및 도 5는 도 2 및 도 3의 예에서, 제1 및 제2 스위치(SW1, SW2)가 ‘온’이고, 제3 및 제4 스위치(SW3, SW4)가 ‘오프’일 때 센스 앰프 회로의 동작을 설명하기 위한 도면이다.
도 6은 도 2 및 도 3의 예에서, 제1 및 제2 스위치(SW1, SW2)가 ‘오프’이고 제3 및 제4 스위치(SW3, SW4)가 ‘온’일 때 센스 앰프 회로의 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 미스매치 보상 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도이다.
도 9는 본 발명의 일실시 예에 따른 반도체 메모리 장치를 구비하는 메모리 모듈의 일 예를 개략적으로 도시한 블록도이다.
도 10은 본 발명의 일실시 예에 따른 반도체 메모리 모듈을 장착한 시스템의 일예를 개략적으로 도시한 블록도이다.

Claims (10)

  1. 비트라인(BL)과 부비트라인(BLB) 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로에 있어서,
    제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 입력받는 제1 인버터;
    제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 입력받는 제2 인버터;
    제1 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 제1 인버터의 입력단에 연결시키는 제1 스위치 소자;
    상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 제2 인버터의 입력단에 연결시키는 제2 스위치 소자;
    제2 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 비트라인과 부비트라인 중 다른 하나의 신호라인에 연결시키는 제3 스위치 소자; 및
    상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 비트라인과 부비트라인 중 어느 하나의 신호라인에 연결시키는 제4 스위치 소자를 포함하되,
    상기 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 상기 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭하며,
    상기 제1 제어신호는 프리차아지 제어신호이고, 상기 제2 제어신호는 프리차아지 제어신호의 반전신호인 센스 앰프 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 스위치 소자 쌍과 상기 제3 및 제4 스위치 소자 쌍은 서로 배타적으로 동작하는 센스 앰프 회로.
  4. 제1항에 있어서, 상기 제2 제어신호는
    상기 제1 제어신호의 반전 신호인 센스 앰프 회로.
  5. 제1항에 있어서, 상기 제1 내지 제4 스위치 소자 각각은
    트랜지스터 또는 전송 게이트로 구현되는 센스 앰프 회로.
  6. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 걸쳐 뻗어있는 비트라인(BL) 및 부비트라인(BLB);
    상기 비트라인과 부비트라인 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로를 포함하되,
    상기 센스 앰프 회로는
    제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 반전시키는 제1 인버터;
    제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 반전시키는 제2 인버터;
    제1 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 제1 인버터의 입력단에 연결시키는 제1 스위치 소자;
    상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 제2 인버터의 입력단에 연결시키는 제2 스위치 소자;
    제2 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 비트라인과 부비트라인 중 다른 하나의 신호라인에 연결시키는 제3 스위치 소자; 및
    상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 비트라인과 부비트라인 중 어느 하나의 신호라인에 연결시키는 제4 스위치 소자를 포함하되,
    상기 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 상기 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭하며,
    상기 제1 제어신호는 프리차아지 제어신호이고, 상기 제2 제어신호는 프리차아지 제어신호의 반전신호인 반도체 메모리 장치.
  7. 삭제
  8. 제6항에 있어서, 상기 제2 제어신호는
    상기 제1 제어신호의 반전 신호인 반도체 메모리 장치.
  9. 제 6항의 반도체 메모리 장치를 포함하는 메모리 시스템.
  10. 메모리 시스템에 있어서,
    상기 메모리 시스템의 전체적인 동작을 제어하는 중앙 처리 장치;
    상기 중앙 처리 장치에 의해 처리된/처리될 데이터를 저장하되, 제1 제어신호에 응답하여 PMOS 트랜지스터와 NMOS 트랜지스터 쌍으로 구성된 제1 및 제2 인버터 각각의 문턱전압을 비트라인 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭하는 센스앰프회로를 구비한 반도체 메모리 장치; 및
    상기 중앙 처리 장치의 제어에 기초하여 상기 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하며,
    상기 센스앰프회로는,
    상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 제1 인버터의 입력단에 연결시키는 제1 스위치 소자;
    상기 제1 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 제2 인버터의 입력단에 연결시키는 제2 스위치 소자;
    상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제1 인버터의 출력단을 상기 비트라인과 부비트라인 중 다른 하나의 신호라인에 연결시키는 제3 스위치 소자; 및
    상기 제2 제어신호에 의해 온/오프가 제어되어 상기 제2 인버터의 출력단을 상기 비트라인과 부비트라인 중 어느 하나의 신호라인에 연결시키는 제4 스위치 소자를 더 포함하며,
    상기 제1 제어신호는 프리차아지 제어신호이고, 상기 제2 제어신호는 프리차아지 제어신호의 반전신호인 시스템.
KR1020090018842A 2009-03-05 2009-03-05 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치 KR101301281B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090018842A KR101301281B1 (ko) 2009-03-05 2009-03-05 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090018842A KR101301281B1 (ko) 2009-03-05 2009-03-05 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100100132A KR20100100132A (ko) 2010-09-15
KR101301281B1 true KR101301281B1 (ko) 2013-08-28

Family

ID=43006245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090018842A KR101301281B1 (ko) 2009-03-05 2009-03-05 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR101301281B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9990962B2 (en) 2014-12-08 2018-06-05 SK Hynix Inc. Data sense amplifier and a memory device with open or folded bit line structure

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230615B2 (en) * 2011-10-24 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
KR102076602B1 (ko) * 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치
KR102103470B1 (ko) 2013-11-29 2020-04-23 에스케이하이닉스 주식회사 반도체 장치의 버퍼 회로
KR102161737B1 (ko) 2013-12-02 2020-10-05 삼성전자주식회사 반도체 메모리 장치의 비트라인 센싱 방법
KR102234600B1 (ko) * 2014-07-09 2021-04-02 삼성전자주식회사 트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치
KR102282192B1 (ko) * 2015-07-23 2021-07-27 삼성전자 주식회사 미스매치 검출 및 보상 회로를 갖는 반도체 장치
KR102319827B1 (ko) * 2017-06-28 2021-11-01 에스케이하이닉스 주식회사 증폭기 회로
KR102643532B1 (ko) * 2018-08-28 2024-03-06 에스케이하이닉스 주식회사 비트라인 센스앰프 회로
CN112447208A (zh) * 2019-08-30 2021-03-05 长鑫存储技术有限公司 灵敏放大器及其驱动方法、存储器
KR20210111107A (ko) 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 데이터 전송 회로 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164612B1 (en) * 2003-10-10 2007-01-16 Sun Microsystems, Inc. Test circuit for measuring sense amplifier and memory mismatches
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164612B1 (en) * 2003-10-10 2007-01-16 Sun Microsystems, Inc. Test circuit for measuring sense amplifier and memory mismatches
US7221605B2 (en) * 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9990962B2 (en) 2014-12-08 2018-06-05 SK Hynix Inc. Data sense amplifier and a memory device with open or folded bit line structure

Also Published As

Publication number Publication date
KR20100100132A (ko) 2010-09-15

Similar Documents

Publication Publication Date Title
KR101301281B1 (ko) 미스매치 보상 가능한 센스 앰프 회로 및 이를 구비한 반도체 메모리 장치
US11024365B1 (en) Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
US6985394B2 (en) Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices
US7251169B2 (en) Voltage supply circuit and semiconductor memory
KR102234600B1 (ko) 트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치
US9406353B2 (en) Sense amplifiers, memories, and apparatuses and methods for sensing a data state of a memory cell
KR100930384B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
JP2006338793A (ja) 半導体記憶装置
US8553484B2 (en) Semiconductor memory device for data sensing
WO2022048073A1 (zh) 灵敏放大器、存储器和灵敏放大器的控制方法
KR102161737B1 (ko) 반도체 메모리 장치의 비트라인 센싱 방법
US8111570B2 (en) Devices and methods for a threshold voltage difference compensated sense amplifier
CN113760174A (zh) 读写转换电路以及存储器
US8644095B2 (en) Input-output line sense amplifier having adjustable output drive capability
US7821817B2 (en) Semiconductor storage device
US5757711A (en) Amplifier circuit and complementary amplifier circuit with limiting function for output lower limit
US10811061B1 (en) Reduced die size and improved memory cell restore using shared common source driver
US7679970B2 (en) Semiconductor memory device for simultaneously performing read access and write access
WO2023273554A1 (zh) 读出电路结构
US8542547B2 (en) Semiconductor device and data processing system
KR100831678B1 (ko) 반도체 장치의 센스 앰프
US9401185B1 (en) Sense amplifier and semiconductor device including the same
KR20080045018A (ko) 반도체 메모리 장치 및 이 장치의 동작 방법
TWI755211B (zh) 對資料在記憶體陣列區塊間作讀取、寫入及複製的方法、及記憶體晶片
US6108258A (en) Sense amplifier for high-speed integrated circuit memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 6