KR20080045018A - 반도체 메모리 장치 및 이 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 동작 방법 Download PDF

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KR20080045018A
KR20080045018A KR1020060113999A KR20060113999A KR20080045018A KR 20080045018 A KR20080045018 A KR 20080045018A KR 1020060113999 A KR1020060113999 A KR 1020060113999A KR 20060113999 A KR20060113999 A KR 20060113999A KR 20080045018 A KR20080045018 A KR 20080045018A
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 동작 방법을 공개한다. 이 장치는 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 메모리 셀 어레이 블록의 일측에 배치되어 복수개의 제1비트 라인들 및 제1비트 라인들 각각에 대응되는 제1센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제1센싱 블록, 및 메모리 셀 어레이 블록의 타측에 배치되어 복수개의 제2비트 라인들 및 제2비트 라인들 각각에 대응되는 제2센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제2센싱 블록들을 구비하고, 메모리 셀 어레이 블록의 제1센싱 블록과 제2센싱 블록의 하나의 센싱 블록이 센싱 동작을 수행하는 동안 다른 하나의 센싱 블록은 센싱 동작을 수행하지 않는 것을 특징으로 한다. 따라서, 인접 비트 라인들간의 커플링 캐패시턴스로 인한 커플링 노이즈를 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 동작 방법{Semiconductor memory device and operation method of the same}
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도2는 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 것이다.
도3은 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것이다.
도4는 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 것이다.
도6은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트 라인들간의 배치 간격이 좁은 반도체 메모리 장치 및 이 장치의 동작 방법에 관한 것이다.
종래의 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 메모리 셀 어레이 블록들과 복수개의 센싱 블록들로 이루어지며, 두 개의 메모리 셀 어레이 블록들사이에 하나의 센싱 블록이 배치되어 있다. 그리고, 메모리 셀 어레이 블록들 각각은 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비하며, 복수개의 메모리 셀들 각각은 하나의 캐패시터와 하나의 트랜지스터로 구성되어 있다.
도1은 종래의 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, i개의 메모리 셀 어레이 블록들(BK1 ~ BKi)과 (i+1)개의 센싱 블록들(SA1 ~ SAi)로 구성된 메모리 셀 어레이(100), 로우 디코더(110), 컬럼 디코더(120), 및 제어부(130)로 구성되어 있다. 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각은 워드 라인들((WL11 ~ WL1k), (WL21 ~ WL2k), ..., (WLi1 ~ WLik))과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), (BL3, BL3B), ...)중 하나의 라인사이에 연결된 메모리 셀들(MC)로 구성되고, 메모리 셀들(MC) 각각은 NMOS트랜지스터(N)와 캐패시터(C)로 구성되어 있다. 센싱 블록들(SA1 ~ SAi) 각각은 센스 증폭부들((SA11, ...), (SA12-1, SA12-2, ...), ..., (SAi-1, ...))로 구성되고, 센스 증폭부들 각각은 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2), 프리차지 회로(PRE), 비트 라인 센스 증폭기(BSA), 및 컬럼 선택 게이트(CSG)로 구성되고, 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N1, N2)로 구성되고, 프리차지 회로(PRE)는 NMOS트랜지스터들(N3, N4, N5)로 구성되고, 비트 라인 센스 증폭 기(BSA)는 PMOS트랜지스터들(P1, P2)로 구성된 PMOS센스 증폭기와 NMOS트랜지스터들(N6, N7)로 구성된 NMOS센스 증폭기로 구성되고, 컬럼 선택 게이트(CSG)는 NMOS트랜지스터들(N8, N9)로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BK1 ~ BKi) 각각은 워드 라인들((WL11 ~ WL1k), ..., (WLi1 ~ WLik))중 선택된 하나의 워드 라인과 선택된 비트 라인쌍중의 하나의 라인사이에 연결된 하나의 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다. 로우 디코더(110)는 액티브 명령(ACT)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 복수개의 워드 라인들중의 하나의 워드 라인을 선택한다. 컬럼 디코더(120)는 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 복수개의 컬럼 선택 신호들(CSL1 ~ CSLn)중의 하나의 컬럼 선택 신호를 활성화한다. 제어부(130)는 액티브 명령(ACT)에 응답하여 메모리 셀 어레이 블록을 지정하는 제2로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이 블록을 선택하고, 프리차지 동작시에 센싱 블록들(SA1 ~ SAi) 각각의 제어신호들(CON1 ~ CONi)의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2) 및 프리차지 제어신호(PRE)를 활성화하고, 라이트 동작 또는 리드 동작시에 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 선택된 메모리 셀 어레이 블록의 좌우의 센싱 블록들의 제어신호들의 센스 증폭기 인에이블 신호(LA, LAB)를 활성화한다. 예를 들면, 라이트 동작 또는 리드 동작시에 메모리 셀 어레이 블록(BK1)이 선택되면 센싱 블록들(SA1, SA12)의 제어신호들(CON1, CON12)의 센스 증폭기 인에이블 신호(LA, LAB)가 활성화되어 센싱 블록 들(SA1, SA12)의 비트 라인 센스 증폭기들이 모두 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), (BL3, BL3B), ...) 각각의 라인들사이의 전압 차를 증폭한다.
도1에 나타낸 종래의 반도체 메모리 장치의 메모리 셀 어레이는 제2로우 어드레스(RA2)에 의해서 메모리 셀 어레이 블록이 지정되면 지정된 메모리 셀 어레이 블록의 좌우측의 센싱 블록들의 비트 라인 센스 증폭기들이 모두 인에이블되어 비트 라인쌍들 각각의 라인들사이의 전압 차를 증폭한다. 이에 따라, 지정된 메모리 셀 어레이 블록의 비트 라인쌍들의 데이터가 모두 증폭된다.
그런데, 반도체 메모리 장치의 고용량화 및 고집적화에 따라 비트 라인쌍들 각각의 라인들사이의 배치 간격이 좁아지게 되고, 이에 따라, 인접 비트 라인들간의 커플링 캐패시턴스로 인하여 커플링 노이즈가 발생하게 됨으로써 비트 라인의 데이터가 변경될 수 있다는 문제가 있다. 도1을 참고로 하여 설명하면, 비트 라인(BL2)의 데이터가 "하이"레벨로 천이하는 경우에 인접 반전 비트 라인(BL1B) 및 인접 반전 비트 라인(BL2B)이 "로우"레벨로 천이하면 비트 라인 커플링 캐패시턴스에 의해서 커플링 노이즈가 유발되어 비트 라인(BL2)의 데이터의 전압 레벨이 떨어지게 되고, 반면에 반전 비트 라인들(BL1B, BL2B)의 데이터의 전압 레벨이 올라가게 되어, 비트 라인의 데이터가 변경될 수 있게 된다.
최근에, 반도체 메모리 장치의 집적도를 증가하기 위하여 캐패시터가 없는 메모리 셀이 개발되었으며, 이에 따라, 비트 라인사이의 간격이 도1에 나타낸 종래의 반도체 메모리 장치의 비트 라인사이의 간격보다 좁아지게 되었다. 예를 들면, 본 발명의 출원인에 의해서 출원된 국내 특허 출원번호 제2006-105838호에 기재된 반도체 메모리 장치는 비트 라인사이의 간격이 좁고, 센싱 동작시에 메모리 셀 어레이 블록의 양측의 센싱 블록들이 모두 동작하기 때문에 인접 비트 라인들간의 커플링 캐패시턴스에 의해서 커플링 노이즈가 유발되게 된다. 상술한 캐패시터가 없는 동적 메모리 셀에 대한 기술은 미국 공개 특허번호 제2005/0068807호, 미국 특허번호 제6,567,330호, 및 미국 특허번호 제6,882,008호 등에 소개되어 있다.
따라서, 비트 라인들사이의 배치 간격이 좁은 반도체 메모리 장치에서 발생될 수 있는 비트 라인 커플링 캐패시턴스를 줄일 수 있는 방법이 필요하게 되었다.
본 발명의 목적은 비트 라인 커플링 캐패시턴스를 줄일 수 있는 메모리 셀을 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 상기 메모리 셀 어레이 블록의 일측에 배치되어 상기 복수개의 제1비트 라인들 및 상기 제1비트 라인들 각각에 대응되는 제1센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제1센싱 블록, 및 상기 메모리 셀 어레이 블록의 타측에 배치되어 상기 복수개의 제2비트 라인들 및 상기 제2비트 라인들 각각에 대응되는 제2센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제2센싱 블록들을 구비하고, 상기 메 모리 셀 어레이 블록의 상기 제1센싱 블록과 상기 제2센싱 블록의 하나의 센싱 블록이 상기 센싱 동작을 수행하는 동안 다른 하나의 상기 센싱 블록은 상기 센싱 동작을 수행하지 않는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 셀 어레이 블록들, 및 상기 메모리 셀 어레이 블록들 각각의 좌측에 배치되어 상기 복수개의 제1비트 라인들 및 상기 복수개의 제1비트 라인들 각각에 대응되는 제1센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 복수개의 제1센싱 블록들, 및 상기 메모리 셀 어레이 블록들 각각의 우측에 배치되어 상기 복수개의 제2비트 라인들 및 상기 복수개의 제2비트 라인들 각각에 대응되는 제2센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 복수개의 제2센싱 블록들을 구비하고, 상기 메모리 셀 어레이 블록들중 선택된 메모리 셀 어레이 블록의 양측에 배치된 상기 제1센싱 블록과 상기 제2센싱 블록의 하나의 센싱 블록이 상기 센싱 동작을 수행하는 동안 다른 하나의 상기 센싱 블록은 상기 센싱 동작을 수행하지 않는 것을 특징으로 한다.
상기 제1형태 및 제2형태의 반도체 메모리 장치의 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은 2개의 라인들로 이루어지고, 폴디드 비트 라인 구조를 가지고 배치되거나, 하나의 라인으로 이루어지고, 오픈 비트 라인 구조를 가지고 배치되고 상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 한다. 상기 복수개의 메모리 셀들 각각은 캐패시터를 구비하는 동적 메모리 셀인 것을 특징으로 하거나, 플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀인 것을 특징으로 한다.
상기 제1형태의 반도체 메모리 장치의 상기 제1센싱 블록은 프리차지 동작시에 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제1프리차지부, 및 라이트 동작 또는 리드 동작시에 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제1비트 라인 센스 증폭부를 구비하고, 상기 제2센싱 블록은 상기 프리차지 동작시에 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍을 상기 프리차지 전압 레벨로 프리차지하는 제2프리차지부, 및 상기 라이트 동작 또는 상기 리드 동작시에 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제2비트 라인 센스 증폭부를 구비하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 상기 라이트 동작 또는 상기 리드 동작 전에 상기 프리차지 동작을 수행하고, 상기 라이트 동작 또는 상기 리드 동작시에 상기 제1비트 라인 센스 증폭부가 상기 제1센싱 동작을 수행하는 동안 상기 제2비트 라인 센스 증폭부는 상기 제2센싱 동작을 수행하지 않고, 상기 제2비트 라인 센스 증폭부가 상기 제2센싱 동작을 수행하는 동안 상기 제1비트 라인 센스 증폭부는 상기 제1센싱 동작을 수행하지 않는 것을 특징으로 한다.
상기 제2형태의 반도체 메모리 장치는 프리차지 동작시에 상기 제1 및 제2센싱 블록들로 인가되는 프리차지 제어신호를 활성화하고, 라이트 동작 또는 리드 동작시에 어드레스에 응답하여 선택된 상기 메모리 셀 어레이 블록의 양측에 배치된 상기 제1 및 제2센싱 블록들중 하나의 센싱 블록들로 인가되는 센스 증폭기 인에이블 제어신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 한다. 상기 제1센싱 블록들 각각은 상기 프리차지 제어신호에 응답하여 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제1프리차지부, 및 상기 센스 증폭기 인에이블 제어신호에 응답하여 제1비트 라인 및 상기 제1센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제1비트 라인 센스 증폭부를 구비하고, 상기 제2센싱 블록들 각각은 상기 프리차지 제어신호에 응답하여 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍을 상기 프리차지 전압 레벨로 프리차지하는 제2프리차지부, 및 상기 센스 증폭기 인에이블 제어신호에 응답하여 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제2비트 라인 센스 증폭부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 동작 방법은 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록을 구비하는 반도체 메모리 장치의 동작 방법에 있어서, 센싱 동작시에 상기 복수개의 제1비트 라인들에 연결된 상기 메모리 셀들에 대한 센싱 동작 동안 상기 복수개의 제2비트 라인들에 연결된 상기 메모리 셀들에 대한 센싱 동작을 수행하지 않는 것을 특징으로 한다.
상기 동작 방법은 상기 센싱 동작 전에 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들을 프리차지 전압 레벨로 프리차지하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 동작 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 제1실시예의 구성을 나타내는 것으로, 도1의 제어부(130)를 제어부(130')로 대체하여 구성한 것을 제외하면 도1의 구성과 동일하다.
도2에 나타낸 블록들중 동일한 참조 번호를 가진 블록들은 도1의 블록들의 기능과 동일한 기능을 가진다. 따라서, 여기에서는 대체되는 블록, 제어부(130')의 기능에 대해서만 설명하기로 한다.
제어부(130')는 액티브 명령(ACT)에 응답하여 메모리 셀 어레이 블록을 지정하는 제2로우 어드레스(RA)를 디코딩하여 메모리 셀 어레이 블록을 선택하고, 프리차지 동작시에 센싱 블록들(SA1 ~ SAi) 각각의 제어신호들(CON1 ~ CONi)의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2) 및 프리차지 제어신호(PRE)를 활성화하고, 라이트 동작 또는 리드 동작시에 라이트 명령(WR) 또는 리드 명령(RD) 및 선택된 메모리 셀 어레이 블록의 홀수번째 비트 라인 또는 짝수번째 비트 라인을 지정하는 어드레스(A)에 응답하여 선택된 메모리 셀 어레이 블록의 좌측 또는 우측의 센싱 블록의 제어신호의 센스 증폭기 인에이블 신호(LA, LAB)를 활성화한다. 예를 들면, 라이트 동작 또는 리드 동작시에 메모리 셀 어레이 블록(BK1)이 선택되고 어드레스(A)에 응답하여 메모리 셀 어레이 블록(BK1)의 좌측의 센싱 블록(SA1)의 제어신호(CON1)의 센스 증폭기 인에이블 신호(LA, LAB)가 활성화되면, 센싱 블 록(SA1)의 비트 라인 센스 증폭기들이 모두 동작하여 홀수번째 비트 라인쌍들((BL1, BL1B), (BL3, BL3B), ...) 각각의 라인들사이의 전압 차를 증폭한다. 이때, 우측의 센싱 블록(SA12)의 제어신호(CON12)의 센스 증폭기 인에이블 신호(LA, LAB)는 비활성화되어 짝수번째 비트 라인쌍들((BL2, BL2B), ...) 각각은 라이트 동작 또는 리드 동작 전의 프리차지 동작시에 프리차지된 레벨(VPRE)을 유지한다.
따라서, 본 발명의 반도체 메모리 장치는 비트 라인(BL2)이 "하이"레벨로 천이하는 경우에 인접 반전 비트 라인(BL1B) 및 인접 비트 라인(BL3)의 레벨이 천이하지 않고 프리차지 전압(VPRE) 레벨을 유지하기 때문에 커플링 캐패시턴스에 의한 커플링 노이즈를 줄일 수 있다. 즉, 짝수번째 비트 라인쌍들이 레벨을 천이하는 경우에 홀수번째 비트 라인쌍들이 프리차지 전압(VPRE) 레벨을 유지하고, 홀수번째 비트 라인쌍들이 레벨을 천이하는 경우에 짝수번째 비트 라인쌍들이 프리차지 전압(VPRE) 레벨을 유지함으로써 인접 비트 라인쌍사이에 유발될 수 있는 커플링 캐패시턴스에 의한 커플링 노이즈를 차단할 수 있다.
도2의 반도체 메모리 장치는 비트 라인들이 폴디드 비트 라인 구조를 가지고 배치되는 경우의 구성을 나타내었으나, 도시하지는 않았지만 반도체 메모리 장치가 오픈 비트 라인 구조를 가지고 배치되는 경우에도 도2의 반도체 메모리 장치의 동작 방법을 적용하는 것이 가능하다.
도3은 본 발명의 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것으로, 도3의 반도체 메모리 장치는 메모리 셀 어레이(200), 로우 디코더(210), 컬럼 디코더(220), 및 제어부(230)로 구성되고, 메모리 셀 어레이(200)는 i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 및 센싱 블록들(SA1, SA12, ..., SAi)로 구성되어 있다. 센싱 블록들(SA1, SA12, ..., SAi) 각각은 센스 증폭부들((SA1-1, SA1-2, ...), ..., (SAi-1, SAi-2, ...))로 구성되고, 센스 증폭부들 각각은 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2), 비트 라인 센스 증폭기(BSA), 컬럼 선택 게이트(CSG), 및 프리차지 회로(PRE)로 구성되어 있다. 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2) 각각은 NMOS트랜지스터들(N1, N2)로 구성되어 있다. 그리고, i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각은 워드 라인들((WL11 ~ WL1k), ..., (WLi1 ~ WLik)) 각각과 비트 라인들(BL1, BL2, BL3, BL4, ...)사이에 연결된 플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 복수개의 메모리 셀들(FN)로 구성되고, 복수개의 메모리 셀들(FN) 각각은 비트 라인들(BL1, BL2, BL3, BL4, ...) 중 대응하는 비트 라인에 공통 연결된 제1전극(드레인)과 소스 전압(VSN)이 공통 인가되는 제2전극(소스)과 워드 라인들((WL11 ~ WL1k), ..., (WLi1 ~ WLik)) 각각에 연결된 게이트를 가진다. 도3의 반도체 메모리 장치는 비트 라인쌍들이 폴디드 비트 라인 구조를 가지고 배치되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 선택된 워드 라인과 컬럼 선택 신호에 의해서 선택된 하나의 비트 라인쌍사이에 연결된 1쌍의 메모리 셀에 데이터를 라이트하거나, 1쌍의 메모리 셀들로부터 데이터를 리드하는 것이 가능하다. 메모리 셀 어레이 블록(BK1)의 좌측 또는 우측의 1개의 데이터 입출력 라인쌍((DO1, DOB1)(미도시) 또는 (DO12, DOB12))을 통하여 전송되는 데이터를 라이트하고, 저장된 데이터를 1개 의 데이터 입출력 라인쌍((DO1, DOB1)(미도시) 또는 (DO12, DOB12))을 통하여 데이터를 리드한다. 메모리 셀 어레이 블록들(BK2 ~ BKi) 각각은 좌측 또는 우측에 배치된 1개의 데이터 입출력 라인쌍을 통하여 데이터를 입출력한다. 로우 디코더(200)는 액티브 명령(ACT)이 인가되면 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL11 ~ WL1k, ..., WLi1 ~ WLik)중의 하나의 워드 라인 선택신호를 활성화한다. 컬럼 디코더(300)는 리드 명령(RD) 또는 라이트 명령(WR)이 인가되면 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인들(CSL1 ~ CSLn)을 선택하기 위한 컬럼 선택 신호들을 발생한다. 제어부(400)는 프리차지 동작시에 제어신호들(CON1 ~ CONi)의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2)을 활성화하고, 라이트 동작 또는 리드 동작시에 메모리 셀 어레이 블록들(BK1 ~ BKi)중의 하나의 블록을 지정하는 제2로우 어드레스(RA2) 및 지정된 블록의 좌측 또는 우측의 센싱 블록을 지정하는, 즉, 지정된 블록의 홀수번째 비트 라인쌍 또는 짝수번째 비트 라인쌍을 지정하는 어드레스(A)에 응답하여 지정된 블록의 좌측 또는 우측의 센싱 블록으로 인가되는 제어신호의 센스 증폭기 인에이블 제어신호들(LA, LAB)을 활성화한다. 지정된 블록의 좌측(또는, 우측)의 센싱 블록의 비트 라인 센스 증폭기들(BSA)만 동작을 수행하여 짝수번째 비트 라인쌍들((BL2, BL2B), ...)의 데이터에 대한 증폭이 되고, 지정된 블록의 우측(또는, 좌측)의 센싱 블록의 비트 라인 센스 증폭기들(BSA)은 동작을 수행하지 않기 때문에 홀수번째 비트 라인쌍들((BL1, BL1B), (BL3, BL3B), ...)은 프리차지 전압(VPRE) 레벨을 유지하게 된다. 예를 들어 설명하면, 지정된 메모리 셀 어레이 블록이 블록(BK1)인 경우에, 블록(BK1)의 좌측의 센싱 블록(SA1)으로 인가되는 센스 증폭기 인에이블 신호들(LA, LAB)만 활성화하고, 우측의 센싱 블록(SA12)으로 인가되는 센스 증폭기 인에이블 신호들(LA, LAB)은 비활성화하면 메모리 셀 어레이 블록(BK1)의 짝수번째 비트 라인쌍들((BL2, BL2B), ...)의 데이터는 증폭되고, 홀수번째 비트 라인쌍들((BL1, BL1B), (BL3, BL3B), ...)의 데이터는 프리차지 전압(VPRE) 레벨을 유지하게 된다. 따라서, 인접 비트 라인들과의 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 된다.
도4는 본 발명의 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것으로, 도4의 반도체 메모리 장치는 도3의 반도체 메모리 장치의 메모리 셀 어레이(200)를 메모리 셀 어레이(200')로 대체하여 구성되어 있다. 즉, 도4의 반도체 메모리 장치는 도3의 반도체 메모리 장치의 비트 라인이 폴디드 비트 라인 구조를 가지고 배치되는 것과 달리 오픈 비트 라인 구조를 가지고 배치되는 것이 상이하다. 비트 라인 아이솔레이션 게이트(ISOG1)는 NMOS트랜지스터(N1)로 구성되고, 비트 라인 아이솔레이션 게이트(ISOG2)는 NMOS트랜지스터(N2)로 구성되어 있다.
도4에 나타낸 블록들 각각의 기능은 도3의 설명을 참고로 하면 쉽게 이해될 것이다. 여기에서는 도4에 나타낸 반도체 메모리 장치의 동작에 대해서만 간단하게 설명하기로 한다.
프리차지 동작시에 제어신호들(CON1 ~ CONi)의 비트 라인 아이솔레이션 제어신호들(ISO1, ISO2)이 활성화되어 비트 라인들(BL1, BL1B, BL2, BL2B, BL3, BL3B, ...)을 프리차지 전압(VPRE) 레벨로 프리차지하고, 라이트 동작 또는 리드 동작시에 메모리 셀 어레이 블록들(BK1 ~ BKi)중의 하나의 블록을 지정하는 제2로 우 어드레스(RA2) 및 지정된 블록의 좌측 또는 우측의 센싱 블록을 지정하는, 즉, 지정된 블록의 홀수번째 비트 라인쌍 또는 짝수번째 비트 라인쌍을 지정하는 어드레스(A)에 응답하여 지정된 블록의 좌측 또는 우측의 센싱 블록으로 인가되는 제어신호의 센스 증폭기 인에이블 제어신호들(LA, LAB)을 활성화한다. 지정된 블록의 좌측(또는, 우측)의 센싱 블록의 비트 라인 센스 증폭기들(BSA)만 동작을 수행하여 짝수번째 비트 라인들(BL2, BL4, ...)의 데이터에 대한 증폭이 되고, 지정된 블록의 우측(또는, 좌측)의 센싱 블록의 비트 라인 센스 증폭기들(BSA)은 동작을 수행하지 않기 때문에 홀수번째 비트 라인들(BL1, BL3, ...)은 프리차지 전압(VPRE) 레벨을 유지하게 된다. 비트 라인 센스 증폭기들(BSA)은 메모리 셀(FN)로부터 리드되는 데이터의 전압 레벨과 프리차지전압(VREF) 레벨사이의 전압 차를 증폭한다. 따라서, 인접 비트 라인들과의 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 된다.
도3 및 도4에 나타낸 본 발명의 반도체 메모리 장치의 센싱 블록들 각각의 센스 증폭부는 도2에 나타낸 반도체 메모리 장치의 센스 증폭부와 동일한 구성을 가지도록 구성하거나, 다른 구성을 가지도록 구성하더라도 상관없다. 단지, 선택된 메모리 셀 어레이 블록의 좌측의 센싱 블록에 대한 센싱 동작이 수행될 때 우측의 센싱 블록에 대한 센싱 동작이 수행되지 않도록 구성하면 된다.
또한, 도3 및 도4에 나타낸 본 발명의 반도체 메모리 장치는 라이트 동작시에 비트 라인쌍에 연결된 2개의 메모리 셀들(FN)중의 하나의 메모리 셀(FN)에 데이터 "1"이 다른 하나의 메모리 셀(FN)에 데이터 "0"이 저장되고, 이에 따라 데이터 "1"이 저장된 메모리 셀(FN)의 문턱전압이 낮고, 데이터 "0"이 저장된 메모리 셀(FN)의 문턱전압이 높아지게 된다. 이에 따라, 리드 동작시에 데이터 "1"이 저장된 메모리 셀(FN)은 데이터 "0"이 저장된 메모리 셀(FN)에 비해서 많은 전류를 흐르게 하므로, 이때 비트 라인쌍사이에 유발되는 전압 차를 비트 라인 센스 증폭기에 의해서 증폭하게 된다. 캐패시터가 없는 메모리 셀들(FN)의 동작은 일반적으로 공개된 기술에 따른다.
도3 및 도4에 나타낸 반도체 메모리 장치는 워드 라인과 비트 라인쌍의 각 라인사이에 메모리 셀(FN)이 구성되어 있는 것을 예로 나타내었으나, 워드 라인과 비트 라인쌍중의 하나의 라인사이에 메모리 셀(FN)이 구성되더라도 상관없다. 이 경우의 라이트 동작시에 비트 라인쌍중의 하나의 라인에 연결된 메모리 셀(FN)에 데이터 "1" 또는 데이터 "0"이 저장되고, 데이터 "1"이 저장된 메모리 셀(FN)의 문턱전압이 낮고, 데이터 "0"이 저장된 메모리 셀(FN)의 문턱전압이 높아지게 된다. 이에 따라, 리드 동작시에 데이터 "1"이 저장된 메모리 셀(FN)은 데이터 "0"이 저장된 메모리 셀(FN)에 비해서 많은 전류를 흐르게 하여 프리차지 전압(VPRE) 레벨보다 낮아지게 되고, 데이터 "0"이 저장된 메모리 셀(FN)은 데이터 "1"이 저장된 메모리 셀(FN)보다 작은 전류를 흐르게 하여 프리차지 전압(VPRE) 레벨보다 높아지게 되므로, 이때 비트 라인 또는 반전 비트 라인에 유발되는 전압과 프리차지 전압(VPRE)사이의 전압 차를 비트 라인 센스 증폭기에 의해서 증폭하게 된다. 즉, 도3 및 도4에 나타낸 반도체 메모리 장치의 메모리 셀들(FN)의 배치를 도1 및 도2에 나타낸 반도체 메모리 장치의 메모리 셀들(MC)의 배치와 동일하게 배치하더라도 상 관없다.
그리고, 도3 및 도4에서, 메모리 셀들(FN)의 공통 소스로 전압(VSN)이 인가되도록 구성되게 구성되어 있으나, 메모리 셀들(FN)의 소스가 반드시 공통으로 연결되어 구성될 필요는 없다.
도5는 본 발명의 반도체 메모리 장치의 제4실시예의 구성을 나타내는 것으로, 도5의 반도체 메모리 장치는 메모리 셀 어레이(300), 로우 디코더(310), 컬럼 디코더(320), 및 제어부(330)로 구성되고, 메모리 셀 어레이(300)는 i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 및 센싱 블록들(SA1, SA12, ..., SAi)로 구성되어 있다.
센싱 블록들(SA1, SA12, ..., SAi) 각각은 센스 증폭부들((SA1-1, SA1-2, ...), ..., (SAi-1, SAi-2, ...))로 구성되고, 센스 증폭부들 각각은 비트 라인 아이솔레이션 게이트들(ISOG1 ~ ISOG4), 비트 라인 센스 증폭기(BSA), 컬럼 선택 게이트(CSG), 프리차지 회로들(PRE1, PRE2), 및 등화 회로(EQ)로 구성되어 있다. 비트 라인 아이솔레이션 게이트들(ISOG1 ~ ISOG4) 각각은 NMOS트랜지스터들(N1-1, N8-1, N1-2, N8-2)로 각각 구성되어 있다. 비트 라인 센스 증폭기(BSA), 프리차지 회로들(PRE1, PRE2), 컬럼 선택 게이트(CSG), 및 등화 회로(EQ)는 도2와 동일하게 구성되어 있다. 그리고, i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각은 워드 라인들((WL11 ~ WL1k), ..., (WLi1 ~ WLik)) 각각과 비트 라인들(BL1, BL2, BL3, BL4, ...)사이에 연결된 플로팅 바디를 가지는 복수개의 메모리 셀들(FN)로 구성되고, 복수개의 메모리 셀들(FN) 각각은 비트 라인들(BL1, BL2, BL3, BL4, ...) 중 대응하는 비트 라인에 공통 연결된 제1전극(드레인)과 소스 전압(VSN)이 공통 인가되는 제2전극(소스)과 워드 라인들((WL11 ~ WL1k), ..., (WLi1 ~ WLik)) 각각에 연결된 게이트를 가진다. 도5의 반도체 메모리 장치는 비트 라인들(BL1, BL2, BL3, BL4, ...)이 폴디드 비트 라인 구조를 가지고 배치되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 선택된 워드 라인과 컬럼 선택 신호에 의해서 선택된 1개의 비트 라인사이에 연결된 1개의 메모리 셀에 데이터를 라이트하거나, 1개의 메모리 셀로부터 데이터를 리드하는 것이 가능하다. 메모리 셀 어레이 블록(BK1)은 좌측 또는 우측의 1개의 데이터 입출력 라인쌍((DO1, DOB1)(미도시), (DO12, DOB12))을 통하여 전송되는 데이터를 라이트하고, 저장된 데이터를 1개의 데이터 입출력 라인쌍((DO1, DOB1)(미도시), (DO12, DOB12))을 통하여 리드한다. 메모리 셀 어레이 블록들(BK2 ~ BKi) 각각은 좌측 또는 우측에 배치된 1개의 데이터 입출력 라인쌍을 통하여 데이터를 입출력한다.
로우 디코더(310)는 액티브 명령(ACT)이 인가되면 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL11 ~ WL1k, ..., WLi1 ~ WLik)중의 하나의 워드 라인 선택신호를 활성화한다. 컬럼 디코더(320)는 리드 명령(RD) 또는 라이트 명령(WR)이 인가되면 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인들(CSL1 ~ CSLn)을 선택하기 위한 컬럼 선택 신호들을 발생한다. 제어부(330)는 로우 어드레스(RA2) 및 어드레스들(A1, A2)에 응답하여 비트 라인 아이솔레이션 제어신호들(ISO1 ~ ISOi), 센스 인에이블 제어신호쌍들((LA1, LAB1), (LA12, LAB12), (LA23, LAB23), ..., (LAi, LABi)), 등화 제어신호들(EQ0 ~ EQi), 및 프리차지 제어신호들(P0 ~ Pi)을 발생한다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(300)는 선택된 워드 라인과 컬럼 선택 신호에 의해서 선택된 1개의 비트 라인사이에 연결된 1개의 메모리 셀(FN)에 데이터를 라이트하거나, 1개의 메모리 셀(FN)로부터 데이터를 리드하는 것이 가능하다. 메모리 셀 어레이 블록(BK1)은 1개의 데이터 입출력 라인쌍((DO1, DOB1)(미도시), (DO12, DOB12))을 통하여 전송되는 데이터를 라이트하고, 저장된 데이터를 1개의 데이터 입출력 라인쌍((DO1, DOB1)(미도시), (DO12, DOB12))을 통하여 리드한다. 메모리 셀 어레이 블록들(BK2 ~ BKi) 각각은 양측에 배치된 1개의 데이터 입출력 라인쌍을 통하여 데이터를 입출력한다. 로우 디코더(310)는 액티브 명령(ACT)이 인가되면 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL11 ~ WL1k, ..., WLi1 ~ WLik)중의 하나의 워드 라인 선택신호를 활성화한다. 컬럼 디코더(320)는 리드 명령(RD) 또는 라이트 명령(WR)이 인가되면 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인들(CSL1 ~ CSLn)을 선택하기 위한 컬럼 선택 신호들을 발생한다. 제어부(330)는 액티브 명령(ACT)이 인가되면 메모리 셀 어레이 블록들(BK1 ~ BKi)을 지정하는 제2로우 어드레스(RA2), 짝수번째 비트 라인들 또는 홀수번째 비트 라인들을 지정하는 어드레스(A1) 및 좌측 또는 우측의 센싱 블록을 지정하는 어드레스(A2)에 응답하여 비트 라인 아이솔레이션 제어신호들(ISO1 ~ ISOi), 센스 인에이블 제어신호쌍들((LA1, LAB1), (LA12, LAB12), (LA23, LAB23), ..., (LAi, LABi)), 등화 제어신 호들(EQ0 ~ EQi), 및 프리차지 제어신호들(P0 ~ Pi)을 발생한다.
도5에 나타낸 반도체 메모리 장치의 라이트 동작을 설명하면 다음과 같다.
등화 동작시에 제어부(330)는 내부 전압(VINTA) 레벨을 가지는 프리차지 제어신호들(P1 ~ Pi), 및 고전압(VPP) 레벨을 가지는 등화 제어신호들(EQ1 ~ EQi) 및 비트 라인 아이솔레이션 제어신호들(ISO1 ~ ISOi)를 발생한다. 그러면, 프리차지 회로들(PRE1, PRE2) 각각의 PMOS트랜지스터들(P1, P2, P5, P6)이 오프되고, 등화 회로들(EQ) 각각의 NMOS트랜지스터들(N2, N3)이 온되고, 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2)의 NMOS트랜지스터들(N1, N8)이 온되어, 비트 라인들(BL1, BL2, ...) 및 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)을 등화 전압(VSN) 레벨로 등화한다.
등화 동작 후의 라이트 동작시에 제어부(330)는 제2로우 어드레스(RA2)가 메모리 셀 어레이 블록(BK1)을 지정하고, 어드레스(A1)가 홀수번째 비트 라인들을 지정하고, 어드레스(A2)가 좌측의 센싱 블록을 지정하면 제어부(330)는 메모리 셀 어레이 블록(BK1)의 좌측의 센싱 블록(SA1)으로 접지전압(VSS) 레벨의 등화 제어신호(EQ0) 및 고전압(VPP) 레벨의 등화 제어신호(EQ1 ~ EQi)를 발생하고, 비트 라인 아이솔레이션 제어신호들(ISO1 ~ ISOi)은 고전압(VPP) 레벨을 유지한다. 그러면, 메모리 셀 어레이 블록(BK1)의 좌측의 등화 회로(EQ)가 오프된다. 이 후, 로우 디코더(310)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11)을 선택하기 위한 선택 전압(VWL=VSN+(Vth0+Vth1)/2 또는 기준 전압(VREF), VSN(<VPP, <VREF, >VSS) 레벨을 가지는 워드 라인 선택신호를 발생한다. Vth0는 데이터 "0"이 저장된 메모리 셀(FN)의 문턱전압을 나타내고, Vth1은 데이터 "1"이 저장된 메모리 셀(FN)의 문턱전압을 나타내며, 문턱전압(Vth0)이 문턱전압(Vth1)보다 높다. 그리고, 제어부(330)는 센싱 블록(SA1)으로 고전압(VPP) 레벨의 센스 인에이블 제어신호들(LA1)을 발생하고, 컬럼 디코더(320)는 라이트 명령(WR) 및 컬럼 어드레스(CA)에 응답하여 고전압(VPP) 레벨의 컬럼 선택신호(CSL2)를 발생한다. 그러면, 메모리 셀 어레이 블록(BK1)의 좌측의 컬럼 선택 게이트(CSG)가 온되어 데이터 라인쌍들((DO1, DO1B)(미도시))의 "하이"레벨과 "로우"레벨의 데이터 쌍을 좌측의 센스 비트 라인쌍들(SBL1, SBL1B)로 전송하고, 좌측의 비트 라인 센스 증폭기들(BSA)이 온되어 센스 비트 라인쌍들(SBL1, SBL1B) 각각으로 전송된 데이터 쌍을 증폭하여 고전압(VPP) 레벨과 접지전압(VSS) 레벨로 만든다. 그리고, 메모리 셀 어레이 블록(BK1)의 좌측의 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2)이 온되어 있으므로 좌측의 센스 비트 라인들(SBL1B, SBL1) 각각의 증폭된 데이터가 비트 라인들(BL3, ...)로 전송된다. 이때, 메모리 셀 어레이 블록(BK1)내의 1개의 메모리 셀(FN)의 게이트로 선택 전압(VWL)이 인가되고 있으므로, 1개의 메모리 셀에 "1" 또는 "0"의 데이터가 라이트된다. 이에 따라, 데이터 "1"이 저장된 메모리 셀(FN)의 문턱전압은 Vth1을 가지게 되고, 데이터 "0"이 저장된 메모리 셀(FN)의 문턱전압은 Vth0을 가지게 된다.
상술한 바와 같이, 라이트 동작시에 메모리 셀 어레이 블록(BK1), 홀수번째 비트 라인들 및 좌측의 센싱 블록(SA1)이 지정되면 메모리 셀 어레이 블록(BK1)의 좌측의 센싱 블록(SA1)이 센싱 동작을 수행하는 동안 우측의 센싱 블록(SA12)가 센 싱 동작을 수행하지 않고 등화 동작시의 등화 전압(VSN) 레벨을 그대로 유지하게 된다. 따라서, 인접한 비트 라인들사이에 발생될 수 있는 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 된다.
도5에 나타낸 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
먼저, 라이트 동작시와 동일하게 등화 동작을 수행한다.
이 후, 프리차지 동작시에 제어부(330)는 제2로우 어드레스(RA2) 및 어드레스들(A1, A2)에 응답하여 센싱 블록(SA1)으로 인가되는 프리차지 제어신호(P0)를 접지전압(VSS) 레벨로 만들고, 등화 제어신호(EQ0)를 접지전압(VSS) 레벨로 만들고, 비트 라인 아이솔레이션 제어신호들(ISO0 ~ ISOi)을 고전압(VPP) 레벨로 유지한다. 그러면, 메모리 셀 어레이 블록(BK1)의 좌측의 프리차지 회로(PRE2)가 온되어 좌측의 센스 비트 라인(SBL1)과 비트 라인(BL3)을 내부 전압(VINTA(<VPP, >VSN)) 레벨로 만들고, 좌측의 반전 센스 비트 라인(SBL1B)을 기준 전압(VREF(<VINTA, >VSN)) 레벨로 만든다. 즉, 프리차지 동작시에 프리차지 회로(PRE2)가 동작하여 데이터가 리드되는 라인을 내부 전압(VINTA) 레벨로 만들고, 다른 하나의 라인은 기준 전압(VREF) 레벨로 만든다.
제1리드 동작시에 제어부(330)는 내부 전압(VINTA) 레벨의 프리차지 제어신호(P1)를 발생하고, 등화 제어신호(EQ0)를 접지전압(VSS) 레벨로 유지하고, 로우 디코더(200)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11)을 선택하기 위한 선택 전압(VWL=VSN+(Vth0+Vth1)/2 또는 VREF) 레벨을 가지는 워드 라인 선택신호를 발생한다. 그러면, 워드 라인(WL11)과 비트 라인(BL1)사이에 연결된 메모리 셀(FN)에 데이터 "1"이 저장되어 있으면, 선택 전압의 레벨이 문턱전압(Vth1)보다 높으므로 전류가 흐르게 되고, 반면에 워드 라인(WL11)과 비트 라인(BL2)사이에 연결된 메모리 셀(FN)에는 데이터 "0"이 저장되어 있으면, 선택 전압의 레벨이 문턱전압(Vth0)보다 낮으므로 전류가 흐르지 않게 된다. 따라서, 센스 비트 라인쌍들((SBL1, SBL1B), ...)사이에 전압 차가 발생되고, 이 전압 차 비트 라인 센스 증폭기(SA1)에 의해서 감지되게 된다.
제2리드 동작시에 제어부(400)는 고전압(VPP) 레벨의 센스 인에이블 제어 신호(LA1), 접지전압(VSS) 레벨의 센스 인에이블 제어 신호(LAB1)과 비트 라인 아이솔레이션 제어신호(ISO4)를 발생한다. 그러면, 메모리 셀 어레이 블록(BK1)의 좌측의 비트 라인 아이솔레이션 게이트(ISOG4)의 NMOS트랜지스터(N8-2)이 오프되어 비트 라인(BL3)과 센스 비트 라인(SBL1)사이가 분리된다. 또한, 메모리 셀 어레이 블록(BK1)의 좌측의 비트 라인 센스 증폭기들이 온되어 센스 비트 라인쌍들((SBL1, SBL1B), ...)의 전압 차를 증폭하여 접지전압(VSS) 레벨과 고전압(VPP) 레벨로 증폭한다. 이 후, 컬럼 디코더(320)가 컬럼 어드레스(CA)를 디코딩하여 고전압(VPP) 레벨의 컬럼 선택신호(CSL2)를 발생하면 메모리 셀 어레이 블록(BK1)의 좌측의 컬럼 선택 게이트(CSG)의 NMOS트랜지스터들(N6, N7)이 온되어 좌측의 센스 비트 라인쌍(SBL1, SBL1B)의 데이터 쌍을 데이터 라인쌍들((DO1, DO1B)(미도시))로 전송한다.
상술한 바와 같이, 라이트 동작시와 마찬가지로 리드 동작시에도 메모리 셀 어레이 블록(BK1), 홀수번째 비트 라인들 및 좌측의 센싱 블록(SA1)이 지정되면 메 모리 셀 어레이 블록(BK1)의 좌측의 센싱 블록(SA1)이 센싱 동작을 수행하는 동안 우측의 센싱 블록(SA12)가 센싱 동작을 수행하지 않고 등화 동작시의 등화 전압(VSN) 레벨을 그대로 유지하게 된다. 따라서, 라이트 동작시와 마찬가지로 인접한 비트 라인들사이에 발생될 수 있는 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 된다.
도6은 본 발명의 반도체 메모리 장치의 제5실시예의 구성을 나타내는 것으로, 도6의 반도체 메모리 장치는 도5의 반도체 메모리 장치의 메모리 셀 어레이(300) 및 제어부(330)를 메모리 셀 어레이(300') 및 제어부(330')로 대체하여 구성되어 있다.
센싱 블록들(SA1, SA12, ..., SAi) 각각은 센스 증폭부들((SA1-1, SA1-2, ...), ..., (SAi-1, SAi-2, ...))로 구성되고, 센스 증폭부들 각각은 비트 라인 아이솔레이션 게이트들(ISOG1, ISOG2), 비트 라인 센스 증폭기(BSA), 컬럼 선택 게이트(CSG), 프리차지 회로들(PRE1, PRE2), 및 등화 회로(EQ)로 구성되어 있다. 비트 라인 아이솔레이션 게이트(ISOG1)는 NMOS트랜지스터(N1)로 구성되고, 비트 라인 아이솔레이션 게이트(ISOG2)는 NMOS트랜지스터들(N8)로 구성되어 있다. 비트 라인 센스 증폭기(BSA), 프리차지 회로들(PRE1, PRE2), 컬럼 선택 게이트(CSG), 및 등화 회로(EQ)는 도2와 동일하게 구성되어 있다. 그리고, i개의 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각의 메모리 셀들(FN) 또한 도2와 동일하게 구성되어 있으나, 비트 라인들(BL1, BL2, BL3, BL4, ...)이 오픈 비트 라인 구조를 가지고 배치되어 있다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(300')는 도5의 메모리 셀 어레이(300)와 다른 구성을 가지나, 도5의 메모리 셀 어레이(300)와 마찬가지로 선택된 워드 라인과 컬럼 선택 신호에 의해서 선택된 1개의 비트 라인에 연결된 1개의 메모리 셀에 데이터를 라이트하거나, 1개의 메모리 셀로부터 데이터를 리드하는 것이 가능하다. 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각의 기능 또한 도2의 메모리 셀 어레이 블록들의 기능과 동일하다. 로우 디코더(310) 및 컬럼 디코더(320)의 기능 또한 도5의 로우 디코더 및 컬럼 디코더와 동일한 기능을 수행한다. 제어부(330')는 액티브 명령(ACT)이 인가되면 메모리 셀 어레이 블록들(BK1 ~ BKi)을 지정하는 제2로우 어드레스(RA2) 및 홀수번째 비트 라인들 또는 짝수번째 비트 라인들을 구분하는, 즉, 메모리 셀 어레이 블록들(BK1 ~ BKi) 각각의 좌측의 센싱 블록 또는 우측의 센싱 블록을 지정하는 어드레스(A)에 응답하여 비트 라인 아이솔레이션 제어신호들(ISO0 ~ ISOi), 센스 인에이블 제어 신호쌍들((LA1, LAB1), (LA12, LAB12), (LA23, LAB23), ..., (LAi, LABi)), 등화 제어신호들(EQ0 ~ EQi), 및 프리차지 제어신호들(P0 ~ Pi)을 발생한다.
상술한 바와 같이, 라이트 동작 및 리드 동작시에 메모리 셀 어레이 블록(BK1), 홀수번째 비트 라인들이 지정되면 메모리 셀 어레이 블록(BK1)의 좌측의 센싱 블록(SA1)이 센싱 동작을 수행하는 동안 우측의 센싱 블록(SA12)가 센싱 동작을 수행하지 않고 등화 동작시의 등화 전압(VSN) 레벨을 그대로 유지하게 된다. 따라서, 인접한 비트 라인들사이에 발생될 수 있는 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 된다.
상술한 실시예들은 메모리 셀이 동적 메모리 셀로 구성된 반도체 메모리 장치를 이용하여 설명하였지만, 메모리 셀이 동적 메모리 셀이 아닌 상변화 메모리(PRAM; Phase Change Random Access Memory) 셀 또는 마그네틱 메모리(MRAM; Magnetic Random Access Memory) 셀 등으로 구성된 반도체 메모리 장치들에도 본 발명의 방법이 적용가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 동작 방법은 메모리 셀 어레이블록의 좌측(또는 우측)의 센싱 블록에 대한 센싱 동작시에 우측(또는 좌측)의 센싱 블록이 센싱 동작을 수행하지 않게 된다. 따라서, 인접한 비트 라인들사이에 발생될 수 있는 커플링 캐패시턴스로 인한 커플링 노이즈가 줄어들게 되어 라이트 동작 또는 리드 동작시에 데이터 오류를 방지할 수 있다.

Claims (20)

  1. 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록;
    상기 메모리 셀 어레이 블록의 일측에 배치되어 상기 복수개의 제1비트 라인들 및 상기 제1비트 라인들 각각에 대응되는 제1센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제1센싱 블록; 및
    상기 메모리 셀 어레이 블록의 타측에 배치되어 상기 복수개의 제2비트 라인들 및 상기 제2비트 라인들 각각에 대응되는 제2센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 제2센싱 블록들을 구비하고,
    상기 메모리 셀 어레이 블록의 상기 제1센싱 블록과 상기 제2센싱 블록의 하나의 센싱 블록이 상기 센싱 동작을 수행하는 동안 다른 하나의 상기 센싱 블록은상기 센싱 동작을 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    2개의 라인들로 이루어지고,
    폴디드 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    하나의 라인으로 이루어지고,
    오픈 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수개의 메모리 셀들 각각은
    캐패시터를 구비하는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 복수개의 메모리 셀들 각각은
    플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1센싱 블록은
    프리차지 동작시에 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제1프리차지부; 및
    라이트 동작 또는 리드 동작시에 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제1비트 라인 센스 증폭부를 구비하고,
    상기 제2센싱 블록은
    상기 프리차지 동작시에 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍을 상기 프리차지 전압 레벨로 프리차지하는 제2프리차지부; 및
    상기 라이트 동작 또는 상기 리드 동작시에 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제2비트 라인 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 동작 또는 상기 리드 동작 전에 상기 프리차지 동작을 수행하고,
    상기 라이트 동작 또는 상기 리드 동작시에 상기 제1비트 라인 센스 증폭부가 상기 제1센싱 동작을 수행하는 동안 상기 제2비트 라인 센스 증폭부는 상기 제2센싱 동작을 수행하지 않고, 상기 제2비트 라인 센스 증폭부가 상기 제2센싱 동작을 수행하는 동안 상기 제1비트 라인 센스 증폭부는 상기 제1센싱 동작을 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  8. 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 각각 구비하는 복수개의 메모리 셀 어레이 블록들; 및
    상기 메모리 셀 어레이 블록들 각각의 좌측에 배치되어 상기 복수개의 제1비트 라인들 및 상기 복수개의 제1비트 라인들 각각에 대응되는 제1센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 복수개의 제1센싱 블록들; 및
    상기 메모리 셀 어레이 블록들 각각의 우측에 배치되어 상기 복수개의 제2비트 라인들 및 상기 복수개의 제2비트 라인들 각각에 대응되는 제2센스 비트 라인쌍들사이의 전압 차를 증폭하는 센싱 동작을 수행하는 복수개의 제2센싱 블록들을 구비하고,
    상기 메모리 셀 어레이 블록들중 선택된 메모리 셀 어레이 블록의 양측에 배치된 상기 제1센싱 블록과 상기 제2센싱 블록의 하나의 센싱 블록이 상기 센싱 동작을 수행하는 동안 다른 하나의 상기 센싱 블록은 상기 센싱 동작을 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    2개의 라인들로 이루어지고,
    폴디드 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    하나의 라인으로 이루어지고,
    오픈 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 복수개의 메모리 셀들 각각은
    캐패시터를 구비하는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제8항에 있어서, 상기 복수개의 메모리 셀들 각각은
    플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제8항에 있어서, 상기 반도체 메모리 장치는
    프리차지 동작시에 상기 제1 및 제2센싱 블록들로 인가되는 프리차지 제어신호를 활성화하고,
    라이트 동작 또는 리드 동작시에 어드레스에 응답하여 선택된 상기 메모리 셀 어레이 블록의 양측에 배치된 상기 제1 및 제2센싱 블록들중 하나의 센싱 블록들로 인가되는 센스 증폭기 인에이블 제어신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제1센싱 블록들 각각은
    상기 프리차지 제어신호에 응답하여 상기 제1비트 라인 및 상기 제1센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제1프리차지부; 및
    상기 센스 증폭기 인에이블 제어신호에 응답하여 제1비트 라인 및 상기 제1센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제1비트 라인 센스 증폭부를 구비하고,
    상기 제2센싱 블록들 각각은
    상기 프리차지 제어신호에 응답하여 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍을 상기 프리차지 전압 레벨로 프리차지하는 제2프리차지부; 및
    상기 센스 증폭기 인에이블 제어신호에 응답하여 상기 제2비트 라인 및 상기 제2센스 비트 라인쌍의 데이터를 증폭하는 상기 센싱 동작을 수행하는 제2비트 라인 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 워드 라인들과 복수개의 제1비트 라인들 및 복수개의 제2비트 라인들에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록을 구비하는 반도체 메모리 장치의 동작 방법에 있어서,
    센싱 동작시에 상기 복수개의 제1비트 라인들에 연결된 상기 메모리 셀들에 대한 센싱 동작 동안 상기 복수개의 제2비트 라인들에 연결된 상기 메모리 셀들에 대한 센싱 동작을 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 동작 방법은
    상기 센싱 동작 전에 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들을 프리차지 전압 레벨로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  17. 제15항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    2개의 라인들로 이루어지고,
    폴디드 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  18. 제15항에 있어서, 상기 복수개의 제1비트 라인들 및 상기 복수개의 제2비트 라인들 각각은
    하나의 라인으로 이루어지고,
    오픈 비트 라인 구조를 가지고 배치되고,
    상기 제1비트 라인과 상기 제2비트 라인이 서로 인접하여 배치되는 것을 특 징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제15항에 있어서, 상기 복수개의 메모리 셀들 각각은
    캐패시터를 구비하는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제15항에 있어서, 상기 복수개의 메모리 셀들 각각은
    플로팅 바디를 가지는 트랜지스터로 구성된 캐패시터가 없는 동적 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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